JP2530169B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 プレーナ型バイポーラトランジスタの製造方法の改良
に関し、 LOCOS法に使用されるマスクを使用後除去する必要が
なく、その中にバイポーラトランジスタの要素（エミッ
タ・ベース・コレクタの少なくとも一つ）を形成するこ
とができ、ヘテロバイポーラトランジスタとすることが
できる半導体装置の製造方法を提供することを目的と
し、 禁制帯幅がシリコンより大きい半導体である単結晶炭
化シリコンの中に、エミッタを形成することとし、さら
に、酸化レートの小さい単結晶炭化シリコン層をLOCOS
酸化用マスクとしてヘテロバイポーラトランジスタを製
造するように構成されている。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法の改良に関する。特
に、プレーナ型バイポーラトランジスタの製造方法の改
良に関する。

〔従来の技術〕

従来技術に係るプレーナ型バイポーラトランジスタの
１例を第９図に示す。図において、１はｐ型の半導体基
板であり、２は高濃度ｎ型の埋め込み層であり、３はコ
レクタをなすｎ型エピタキシャル層であり、４はｐ型の
ベースであり、５はｎ型のエミッタであり、６は高濃度
ｎ型のコレクタ電極コンタクト領域であり、７は絶縁膜
であり、８は素子分離領域であり、９・10・11はそれぞ
れコレクタ電極・ベース電極・エミッタ電極である。

〔発明が解決しようとする問題点〕

上記せる従来技術に係るプレーナ型バイポーラトラン
ジスタの製造方法は、下記の要望を内包する。

1.素子形成領域上に窒化シリコン膜等が形成されている
状態で素子形成領域以外を酸化するいわゆるLOCOS法が
使用されているが、このLOCOS法に使用される窒化シリ
コン膜等のマスクは使用後除去されねばならない。この
窒化シリコン膜等のマスクは半導体ではないからであ
る。もし、半導体をもって、このLOCOS法に使用される
マスクを製造しうれば、甚だ好都合であり、半導体マス
クをもってLOCOS酸化する方法の開発が要望されてい
る。工程が短縮するばかりでなく、位置合わせ誤差に対
する裕度も必要でなくなり、集積度の向上に寄与し、し
かも、この方法によればベースやエミッタを小さくする
ことができるようになり、ベースやエミッタの面積が小
さくなると、これにともなって寄生容量を削減すること
ができ、動作速度の向上が望めるからである。

2.コレクタ・ベース・エミッタは、すべて同一の半導体
をもって形成されているが、もし、エミッタをベース・
コレクタの半導体より禁制帯幅の大きな半導体をもって
製造することができれば、ヘテロバイポーラトランジス
タとなり、エミッタの注入効率が向上するので、高濃度
で低抵抗の浅いベースを形成することが可能となり、動
作速度が向上する。よって、単結晶シリコンと接触して
成長させることができ、シリコンより禁制帯幅の大きな
単結晶半導体を開発し、その半導体を使用して、エミッ
タを製造して、上記に述べた種々な利益が実現されるよ
うなバイポーラトランジスタの製造方法の開発が要望さ
れている。

本発明の目的は、これらの要望に応えることにあり、
LOCOS法に使用されるマスクを使用後除去する必要がな
く、その中にバイポーラトランジスタの要素（エミッタ
・ベース・コレクタの少なくとも一つ）を形成すること
ができ、ヘテロバイポーラトランジスタとすることがで
きる半導体装置の製造方法を提供することにある。

〔問題点を解決するための手段〕

上記の目的は、下記の二つの手段のいづれをもっても
達成することができる。

［１］第１の手段は、コレクタをなす一導電型のシリコ
ン層（３）上の一部領域（ベース形成領域）に反対導電
型の不純物を導入してベース（４）を形成し、一導電型
不純物を含有する炭化シリコン層を全面に形成した後、
この炭化シリコン層を、前記ベース（４）上の一部領域
以外から、除去して、残留した炭化シリコン層をもって
エミッタ（51）を形成し、このエミッタ（51）をマスク
としてLOCOS酸化をなして絶縁膜（71）を形成し、絶縁
膜（71）に各電極用開口を形成して、それぞれ、コレク
タ（３）・ベース（４）・エミッタ（51）と接触するコ
レクタ電極（９）・ベース電極（10）・エミッタ電極
（11）を形成することにある。

［２］第２の手段は、コレクタをなす一導電型のシリコ
ン層（３）上に、一導電型不純物を含有する炭化シリコ
ン層（52）を形成し、該炭化シリコン層（52）をパター
ニングしてエミッタ（51）を形成し、該エミッタ（51）
の領域を含み前記コレクタをなす一導電型のシリコン層
（３）の一部領域の表層に反対導電型の不純物を導入し
てベース（41）を形成し、前記エミッタ（51）をマスク
として酸化をなして絶縁膜（71）を形成し、該絶縁膜
（71）に各電極用開口を形成して、それぞれ、コレクタ
（３）・ベース（41）・エミッタ（51）と接触するコレ
クタ電極（９）・ベース電極（10）・エミッタ電極（1
1）を形成することにある。

〔作用〕

本発明は、単結晶炭化シリコンが、単結晶シリコンと
接触して成長することができ、その禁制帯幅はシリコン
のそれより大きいので、ヘテロバイポーラトランジスタ
のエミッタとして、極めて有用であり、また、酸化レー
トも小さいので、LOCOS酸化用のマスクとしても有用で
あるという性質を利用したものであり、本発明に係る半
導体装置の製造方法においては、 イ．少なくともエミッタは単結晶炭化シリコン層に形成
されて、ヘテロバイポーラトランジスタとされており、 ロ．単結晶炭化シリコン層がLOCOS酸化用マスクとされ
ているので、工程が短縮し、位置合わせ裕度が不要にな
りエミッタとベースと面積の縮小を可能にしている。

なお、本出願に含まれる第１の発明にあっては、第３
図から明らかなように、ベース４の深さ特に、エミッタ
51と直接接触している真性ベース領域の深さが深くな
り、特性上好ましくなく、なお改良の余地があるが、本
出願に含まれる第２の発明にあっては、第1b図から明ら
かなように、エミッタ51と直接接触している真性ベース
領域の深さが浅く、電子走行時間が短縮されて動作速度
がさらに向上して特性は向上しており、それにもかゝわ
らず、電極引き出し領域でのベース領域の深さは十分深
く電極引き出し領域の抵抗は低くされている。

〔実施例〕

以下、図面を参照しつゝ、本出願に含まれる各発明の
実施例に係る半導体装置の製造方法についてそれぞれ１
例をさらに説明する。

第１例 第２図参照 例えばｐ型のシリコン基板１上に高濃度ｎ型の領域２
を形成し、ｎ型のエピタキシャル層３を形成し、ｐ型の
ベース４と高濃度ｎ型のコレクタ電極コンタクト領域６
と高濃度ｐ型の素子分離領域８とを形成する。

第３図参照 ｎ型の炭化シリコン層を2,000Å厚に形成する。

この工程は、トリクロロシランをシリコンソースガス
とし、プロパンまたはアセチレンを炭素ソースガスと
し、水素をキャリヤーガスとし、200paに減圧された上
記の雰囲気中においてなすCVD法を使用すれば、炭素ソ
ースガスとしてのプロパンまたはアセチレンにそれぞれ
対応して、それぞれ1,000℃または850℃の成長温度をも
って実施可能である。

その後、このｎ型炭化シリコン層をエミッタ領域以外
から除去して、残留したｎ型炭化シリコン層よりなるエ
ミッタ51を形成する。

第４図参照 ｎ型炭化シリコン層よりなるエミッタ51をマスクとし
てLOCOS酸化をなして、二酸化シリコン膜71を厚さ2,000
〜8,000Åに形成する。このとき、ｎ型炭化シリコン層
よりなるエミッタ51の上部は、二酸化シリコン膜71の膜
厚の1/10程度酸化しされる。

第1a図参照 つゞいて、二酸化シリコンのコントロールエッチング
をして炭化シリコンよりなるエミッタ51上の酸化膜のみ
を除去する。炭化シリコン上に成長する酸化膜の厚さは
シリコン上に成長する酸化膜の厚さの1/10程度なので、
充分に余裕をもって炭化シリコンの膜51上の酸化膜のみ
のコントロール除去が可能である。このようにして、位
置合わせによらずセルフアラインでエミッタの窓開きが
できる。

コレクタ電極コンタクト領域６上とベース４上とに電
極形成用開口を形成し、多結晶シリコン層61を厚さ1,00
0Åに形成し、コレクタ、エミッタ、ベース領域に、そ
れぞれｎ、ｐ、ｎ不純物をドープし、アルミニウム膜を
形成した後、リソグラフィー法を使用してこれを各電極
形成用開口上のみに残留して多結晶シリコン層61とアル
ミニウム層とをもって各電極９、10、11を形成する。

第２例 第５図参照 例えばｐ型のシリコン基板１上に高濃度ｎ型の領域２
を形成し、ｎ型のエピタキシャル層３を形成し、高濃度
ｎ型のコレクタ電極コンタクト領域６と高濃度ｐ型の素
子分離領域８とを形成する。

ｎ型のエピタキシャル層３上に炭化シリコン層52を形
成する。この工程は上記と同様、トリクロロシランをシ
リコンソースガスとし、プロパンまたはアセチレンを炭
素ソースガスとし、水素をキャリヤーガスとし、200pa
に減圧された上記の雰囲気中においてなすCVD法を使用
すれば、炭素ソースガスとしてのプロパンまたはアセチ
レンにそれぞれ対応して、それぞれ1,000℃または850℃
の成長温度をもって実施可能である。

第６図参照 炭化シリコン層52をエミッタ形成領域のみに残留して
炭化シリコン層よりなるエミッタ51とし、その他の領域
から除去する。

第７図参照 ベース形成領域以外にレジストマスク53を形成し、こ
のマスク53を使用し、炭化シリコン層51を貫通してｐ型
不純物をイオン注入した後、熱処理してベース41を形成
する。このようにして形成されるベース41は真性ベース
領域（炭化シリコン層よりなるエミッタ51の直下の領
域）においては厚さが極めて薄くなり、ベース電極引き
出し領域においては厚さが厚く、抵抗が小さくなる。

第８図参照 使用済みのレジストマスク53を除去した後、炭化シリ
コン層よりなるエミッタ51をマスクとして、LOCOS酸化
をして、二酸化シリコン膜71を厚さ2,000〜8,000Åに形
成する。このとき、ｎ型炭化シリコン層よりなるエミッ
タ51の上部は、二酸化シリコン膜71の膜厚の1/10程度酸
化しされる。

第1b図参照 つゞいて、二酸化シリコンのコントロールエッチング
をして炭化シリコンよりなるエミッタ51上の酸化膜のみ
を除去する。炭化シリコン上に成長する酸化膜の厚さは
シリコン上に成長する酸化膜の厚さの1/10程度なので、
充分に余裕をもって炭化シリコンの膜51上の酸化膜のみ
のコントロール除去が可能である。このようにして、位
置合わせによらずセルフアラインでエミッタの窓開きが
できる。

コレクタ電極コンタクト領域６上とベース４上とに電
極形成用開口を形成し、他結晶シリコン層61を厚さ1,00
0Åに形成し、コレクタ、エミッタ、ベース領域にそれ
ぞれｎ、ｐ、ｎ不純物をドープし、アルミニウム膜を形
成した後、リソグラフィー法を使用してこれを各電極形
成用開口上のみに残留して多結晶シリコン層61とアルミ
ニウム層との二重層をもって各電極９、10、11を形成す
る。

この工程をもって製造されるバイポーラトランジスタ
は、第1b図から明らかなように、エミッタ51と直接接触
している真性ベース領域の深さが浅く、電子走行時間が
短縮されて動作速度がさらに向上して特性は向上してお
り、それにもかゝわらず、電極引き出し領域でのベース
領域の深さは十分深く電極引き出し領域の抵抗は低くさ
れている。

〔発明の効果〕

以上説明せるとおり、本発明に係る半導体装置の製造
方法においては、禁制帯幅がシリコンより大きく不純物
拡散係数が小さい半導体である単結晶炭化シリコンの中
にエミッタが形成されて、ヘテロバイポーラトランジス
タをなすので、ベースを高濃度にシャロー化しても電気
利得を損なうことなくトランジスタの形成ができ、動作
速度の向上が望める。また、炭化シリコンは酸化レート
も小さく、この単結晶炭化シリコン層がLOCOS酸化用マ
スクとしても使用されているので、工程が短縮され、位
置合わせ裕度が不要になり、このため、エミッタ、ベー
スの面積の縮少化が図れ、ベース／エミッタ、ベース／
コレクタ間の寄生容量の低減が可能となり、動作速度の
向上が望める。

特に、第２の発明においては、真性ベースの深さ浅く
できて、電子走行時間を短縮することができて動作速度
がさらに向上し、しかも、電極引き出し領域のベース領
域の深さは十分深くできて、ベース極引き出し領域の抵
抗を低くすることができる。

【図面の簡単な説明】

第1a図は、本出願に含まれる第１の発明の一実施例に係
る半導体装置の製造方法を実施して製造したプレーナバ
イポーラトランジスタの断面図である。 第1b図は、本出願に含まれる第２の発明の一実施例に係
る半導体装置の製造方法を実施して製造したプレーナバ
イポーラトランジスタの断面図である。 第２〜４図は、本出願に含まれる第１の発明の一実施例
に係る半導体装置の製造方法の工程説明図である。 第５〜８図は、本出願に含まれる第２の発明の一実施例
に係る半導体装置の製造方法の工程説明図である。 第９図は、従来技術に係るプレーナバイポーラトランジ
スタの断面図である。 １……ｐ型の半導体基板、 ２……高濃度ｎ型の埋め込み層、 ３……一導電型の（ｎ型）のエピタキシャル層（コレク
タ）、 ４……第１の発明のｐ型のベース、 41……第２の発明のｐ型のベース、 ５……エミッタ、 51……本発明の要旨に係るｎ型の炭化シリコン層よりな
るエミッタ、 52……炭化シリコン層、 53……レジストマスク、 ６……高濃度ｎ型のコレクタ電極コンタクト領域、 61……多結晶シリコン層、 ７、71……絶縁膜、 ８……素子分離領域、 ９……コレクタ電極、 10……ベース電極、 11……エミッタ電極。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】コレクタをなす一導電型のシリコン層
   （３）上の一部領域に反対導電型の不純物を導入してベ
   ース（４）を形成し、 一導電型不純物を含有する炭化シリコン層を形成した
   後、前記ベース（４）上の一部領域以外から、これを除
   去して、炭化シリコン層よりなるエミッタ（51）を形成
   し、 該エミッタ（51）をマスクとして酸化をなして絶縁膜
   （71）を形成し、 該絶縁膜（71）に各電極用開口を形成して、それぞれ、
   コレクタ（３）・ベース（４）・エミッタ（51）と接触
   するコレクタ電極（９）・ベース電極（10）・エミッタ
   電極（11）を形成する 工程を有する半導体装置の製造方法。
2. 【請求項２】コレクタをなす一導電型のシリコン層
   （３）上に、一導電型不純物を含有する炭化シリコン層
   （52）を形成し、 該炭化シリコン層（52）をパターニングしてエミッタ
   （51）を形成し、 該エミッタ（51）の領域を含み前記コレクタをなす一導
   電型のシリコン層（３）の一部領域の表層に反対導電型
   の不純物を導入してベース（41）を形成し、 前記エミッタ（51）をマスクとして酸化をなして絶縁膜
   （71）を形成し、 該絶縁膜（71）に各電極用開口を形成して、それぞれ、
   コレクタ（３）・ベース（41）・エミッタ（51）と接触
   するコレクタ電極（９）・ベース電極（10）・エミッタ
   電極（11）を形成する 工程を有する半導体装置の製造方法。