JPS6089969A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置およびその製造方法、特にバイポー
ラ型トランジスタの素子構造およびその製造方法に関す
るものでめる。

〔従来技術〕

従来、バイポーラ型トランジスタの１つとしてマスクを
用いたパターンニング工程が多結晶半導体層に窓を穿設
する場合ただ１回のみですむといういわゆるＳＳＴ　と
称する構造が提案されている。

従来、この種の装置は特願昭５２−１３７５５４号公報
に開示されているように第１図、第す図の構成全音して
いた。すなわち、これらの図において、１はコレクタ、
２はベース領域、３はエミッタ領域、４はＳｉＯ＊Ｍ、
５は５ｉｓＮ４膜でワシ、これらの膜４．５に：２＃構
成となってフィールド絶縁膜を形成している。６はポリ
シリコンに代表される多結晶半導体層からなるベース引
き出し電極、７はエミッタ電極、８はエミッタ電極Ｔと
ベース引き出し電極６との間に形成された絶／＃、膜、
９は金属電極、１０は酸化膜でるる。

このように構成されるバイポーラ型トランジスタは、マ
スクによるフォトリソグラフィー技術の製造限界による
制約を受けることなく、サイドエッチ工程により加工面
寸法を制御できるので、半導体基板工面におけるベース
領域２と、ベース引き出し電極６０幅と、フィールド絶
縁膜の厚さとをほぼ等しくできる特徴を有することから
、ベース引き出し電極６のベース領域２との接触部の幅
全約１μｍ以下と極めて小さくすることが可能となり、
コレクタ・ベース接合容量等の寄生素子を　。

減少させ、スイッチ速度全高速化したバイボーラ型トラ
ンジスタを形成する点に特徴がめる。

しかしながら、このような構成によると、前述したサイ
ドエッチにより主要な構成が形成されるため、膜厚とサ
イドエッチ量との関係が素子構造の制約要因とがってい
た。すなわち、第１図においては、５１０２膜４，５ｉ
ｓＮ４膜５からなるフィールド絶縁膜の膜厚が大きくな
り、製造工程におけるサイドエッチ量が大となり、ベー
ス引き出し電極６と外部ベース領域２との接触面積が大
とな９、外部ベース領域２が大きくなって結果としてコ
レクタ１とベース領域２との間の接合容量の増大を招く
ことになる。一方、このような問題全改善するものとし
ては、第２図に示すように５ｌｏｔ膜４　＋　５１ｓＮ
ｉ膜５からなるフィールド絶縁膜の膜厚を小さくすると
、第１図で説明した問題が解決されるが、逆にベース引
き出し電極６とコレクタ１との間の寄生ＭＯ８容量の増
大を招くことになる。

このようにコレクタ１とベース領域２との間の接合容量
およびベース引き出し電極６とコレクタ１との間の寄生
ＭＯ８容量は、トランジスタのスイッチング特性に最も
大きな影響を与え、その増大はスイッチングスピードの
著しい低下を招くことになる。また、エミッタ電極７と
ベース引き出し電極６との間の絶縁膜（エミッタ領域３
とベース領域２との接合表面保護膜）８は、ボロンが多
量に添加されたポリシリコンからなるベース引キ田し電
極６０表面全酸化して形成しているので、ボロンが多量
に添加された酸化膜と々り、吸湿性が大きくなることか
ら、従来の製造方法で形成された装置は信頼性が低下す
るという問題がめった。

また、ポリシリコンからなるベース引き出し電極６はボ
ロン濃度が１×１０　／α　以上と極めて高濃度でるり
、絶縁膜８にも同様にボロンが多量に含まれていること
から、エミッタ拡散時等の熱処理により、ベース領域２
とエミッタ領域３とが接触し、エミッタ・ベース接合の
耐電圧性を低下させ、電流増幅率ｈＰＨの低下を招き、
トランジスタの歩留Ｄ’ｒ低下させる原因と力っていた
。

［発明の目的および構成］ １１− したがって、本発明は、前述した従来の欠点を除去する
ためになされたものでろり、その目的とするところは、
ベース引き出し電極とコレクタとの間の寄生容量および
コレクタとベース領域との間の接合容量のいずれも低減
させて高速度動作全可能にさせ、かつ信頼性が高く、シ
かも電流増幅率の低下、変動を小さくさせた半導体装置
１全提供することにるる。また、このような半導体装Ｒ
を高歩留りで製造する方法を提供することにるる。

このような目的を達成するために本発明は、フィールド
絶縁膜を複数の積層膜で構成するとともに、ベース領域
とベース引き出し電極との接触部の幅を小さくしかつ階
段状の断面形状を有して外方向に向って膜厚を大きくさ
せ、しかもエミッタ電極とベース引き出し電極との間の
絶縁膜全熱酸化法とＣ，Ｖ、Ｄ法によるボロン含有率の
極めて低い酸化膜で形成するものである。

〔発明の実施例） 第３図は本発明による半導体装置の一実施例を示す要部
断面構成図であシ、前述の図と同一部分１２− は同一符号を付す。同図において、Ｓｉ３Ｎ４膜５上に
は５ｉＣ）＋膜４′が形成され、コレクタ１の表面上か
ら順に第１のＳ　ｉ　ＯｚＭ４　、第１の５ｉｓＮａ膜
５および第２の５ｔＯ２膜４′の３層が順次積層されて
フィールド絶縁膜１００が構成され、かつこのフィール
ド絶縁膜１００のベース領域２側の内縁部には段差部を
有し、第１のＳｉｎｇ膜４の内縁部側面位置に比べて第
２のＳ　ｔＯ２Ｈ４’の内縁部側面位置が外方に位置し
て構成されている。

このような構成によれば、ベース引き出し電極６とベー
ス領域２との接触面積が低減するので、コレクタ１とベ
ース領域２との間の接合容量が第１図の場合よりも小さ
くなり、かつベース引き出し電極６とコレクタ１との間
の寄生ＭＯ８容量を第２の５ｉＯｚ膜４′の導入より低
減させることができる。

第４図は本発明による半導体装置の他の実施例を示す要
部断面構成図であり、前述の図と同一部分は同−符号全
村す。同図においては、コレクタ１内にはＬＯＣＯ８法
による熱酸化膜１１が形成され、またこのコレクタ１の
表面上には、コレクタ１の表面から順に第１のＳｉｎｍ
膜４．第１のＳｉ、Ｎ４膜５．第２のＳ　１０２膜４″
および第２のＳｉ３Ｎ４膜５゛の４層が順次積層されて
フィールド絶縁膜１０１が構成され、かつこのフィール
ド絶縁膜１０１　の内縁部側面位置は第１の５ｉｓＮ４
膜５．第１の５ｔＯ２膜４．第２の５ｉｓＮ４膜５′お
よび第２のＳｉｏｗ膜４′の順に外方に位置している。

このよう力構成によれば、ベース引き出し電極６とコレ
クタ１との間の寄生ＭＯ８容ｆｉヲさらに低減化するこ
とができる。

なお、第３図と第４図とでは半導体基板中にＬＯＣＯ８
法により形成された熱酸化膜１１の有無が異なる点であ
るが本質的には異なることはない。

また、フィールド絶縁膜の層数が３層の場合と４層の場
合について説明したが本発明はこれらの実施例によって
示されるフィールド絶縁膜の層数に何ら制約されるもの
ではなく、さらに多層化することが可能である。また、
フィールド絶縁膜の層数は偶数であっても奇数であって
も良く、また、これらの実施例で示すように５ｉ０２膜
とＳ　ｉ　３　Ｎ４膜との交互積層の場合に内縁端が５
ｉＯｚ膜よりもその上方の５１８Ｎ４膜の内縁端がわず
かにいわゆるオーバーハング状態となυ、かつ全体とし
て階段状の断面を有し、外方向に向ってフィールド絶縁
膜の膜厚が増加した構成が特徴である。ここで、オーバ
ーハングの大きさはプロセス条件によって変えることが
可能でめｐ１極めて容易に小さくすることができる。し
たがって階段状の断面構造と称する説明に前述したわず
かのオーバーハング状態を含むことは明ら〃）である。

第５図は本発明による半導体装置のさらに他の実施例を
示す要部断面構成図であり、前述の図と同一部分は同−
符号全村す。同図において、コレクタ１の表面から順に
第１の５ｉ０２膜４．第１の５ｉｓＮ４膜５．第２のＳ
　ｉ　０２膜４′および第２のＳ　ｉ　ｓ　Ｎ４膜５′
の４層が順次積層されて多層構造のフィールド絶縁膜１
０１　が構成され、かつベース領域２とエミッタ領域３
との接合部の半導体１５一 基板主面における保護絶縁膜が半導体基板の熱酸化膜１
２　、Ｃ，Ｖ、Ｄ　５ｔｏ２膜１３．ポリシリコン膜１
４およびポリシリコン酸化膜１５の多層構造で構成され
ている。

このような構成によれば、ベース引き出し電極６とコレ
クタ１との間の寄生容量およびベース領域２との間の接
合容量のいずれをも同時に低減化することが可能となり
、さらにベース領域２とエミッタ領域３との間の接合部
が半導体基板の主面において接触する絶縁膜が、単結晶
半導体基板全酸化して得られる酸化１［１２でアシ、そ
れに接触する王たる他の絶縁膜もＣ，Ｖ、Ｄ法により形
成された５ｉｎｓ膜１３およびポリシリコン膜１４でメ
ジ、これらの部分の膜はボロン濃度が極めて低いため、
吸湿性が小さくな多、素子の信頼性を高めることができ
る。また熱処理時にＰ＋ベース補償領域２ａがエミッタ
領域３と接触し、エミッタ領域３とベース領域２との接
合部の耐圧性を低下させ、電流増幅率の低下全防止する
ことができる。なお、ここで、前述した保護絶ｌ＃膜を
構成す１６− る各層のボロン濃度の代表値を以下に示す。熱酸化膜１
２は単結晶半導体基板の表面全熱酸化して得られボロン
濃度は約５　＊’　１０１８／／ｃｍ”以下でめる。

またＣ、Ｖ、Ｄ　５ｉｎ２膜１３はＣ，Ｖ、Ｄ法で形成
されたＳｉＯｇＪＩｕでボロン濃度は約５　ｘ　１０　
７ｉｎ以下である。また、ポリシリコン膜１４はＣＶ、
Ｄ法で形成されたノンドープろるいはＮ形のポリシリコ
ン膜またはボロン濃度が約１０／１１ｎ　以下のＰ形ポ
リシリコン膜である。ポリシリコン酸化膜１５はベース
引き出し電極６０表面全酸化して得られるＰ＋ポリシリ
コン酸化膜でボロン濃度は約１０／ｍ　以上である。

次に本発明による半導体装置の製造方法について説明す
る。

第６図（ａ）〜（８）は本発明による半導体装置の製造
方法１ＮＰＮトランジスタの製造方法に適用した一例金
示す要部断面工程図であり、前述の図と同一部分は同一
符号を付して説明する。まず、同図（ａ）に示すように
Ｎ形シリコン基板２０の表面所定位置にＬＯＣＯ８法に
より選択的に熱酸化膜２１會膜厚約Ｉ　Ａｍ程度の厚さ
に形成する。次に同図（ｂ）に示すようにこの基板２ｏ
上に第１の８１０１膜２２、第１　（Ｄ　５ｉｓＮ４Ｅ
Ｘ　２３　、第２　（Ｄ　Ｓ　ｉ　Ｏｘ膜２４およびノ
ンドープポリシリコン膜２５をそれぞれ形成する。この
場合、第１のＳｉｇｈ膜２２は基板２０の熱酸化るるい
はＣ，Ｖ、Ｄ法によりその表面に約５００Ａ程度に形成
され、第２のＳ　ｉ　Ｏｘ　Ｍ　２４は　Ｃ，Ｖ、　Ｄ
法によＶ膜厚的ａｏｏｏＸ程度の厚さに形成される。ま
た第１の５ｉｓＮ４膜２３　およびノンドーグポリシリ
コン膜２５は通常の常圧ろるいは減圧Ｃ，Ｖ、Ｄ法によ
りそれぞれ約１５００Ｘおよび約５０００Ａ程度の厚さ
に形成される。

次にこのノンドープシリコンｌＡ２５上に５ｉｓＮ＊農
２６を形成し、この５ｉｓＮ＊　［２Ｂ　ｋ利用してＬ
ＯＣＯ８法により同図（ｅ）に示すようにノンドープｙ
ｔ’　ＩＪシリコン換２５の不要な部分を酸化する。こ
の場合、不要領域にはポリシリコン酸化膜２１が形成さ
れる。次に同図＜ａ）に示すようにノンドープシリコン
ｌＡ２５０表面に５ｉｓＮ４膜２８を形成し、将来トラ
ンジスタのエミッタとベース領域と全形成する部分にイ
オン注入用マスクを形成する。この場合、例えばポリシ
リコン膜２９と酸化シリコン膜３０とを形成し、フォト
リングラフィ技術とドライ加工技術とにより、イオン注
入用マスクを形成する。また、マスクはレジストでも良
い。次にノンドープシリコン膜２５にボロンを注入する
。

この場合、例えばボロン全５　Ｙ　１０１６個／１−Ｉ
ｎ２程度多量注入によりドーズし、部分的にビポリシリ
コン膜３１を形成する。次に熱処理により、イオン注入
損傷を回復させるとともに、ボロ／をマスク下のポリシ
リコン膜２５中にも適量拡散させる。

次にポリシリコン膜２９と酸化シリコン膜３０とで形成
されたイオン注入用マスクおよびＳ’１ｓＮａ膜２８を
除去した後、ノンドープポリシリコンの方がＰ＋ポリシ
リコンよりもエツチング速度が速いエツチング液、例え
ばＫＯＨ等のエツチング液を用いてノンドープポリシリ
コン族２５のみを除去して同図（ｅ）に示すようにボロ
ン添加のポリシリコン膜３１を形成する。なお、同図（
ｅ）に示す構造ヲ笑現する手段として他の方法金剛いる
ことも可１９− 能である。ｊなわち、具体的には同図（ｂ）の工程でノ
ンドープポリシリコン膜２５を形成する代りにＰ＋ポリ
シリコンｗｘヲ形成するかめるいは同図価）−または同
図（Ｃ）の工程で形成したノンドープポリシリコンｇＩ
２５の全面にボロンをイオン注入環で添加しｔＣ後に公
知のリングラフィ技術と加工技術とによｐエミッタ電極
形成用窓を有しｆｃＰ＋ポリシリコン膜３１全３１（ｄ
）に示す形態で構成することも可能でるる。次に同図（
ｆ）で示すようにエミッタ形成用窓内に露出した第２の
８１０１腹２４全サイドエツチングした後、ｇ２のｓｔ
ｏｗ展２４のサイドエッチによシ欠損した部分を少なく
とも充填するようにノンドープシリコンｗＸヲ形成し、
熱処理を行ないボロンを多量に含むＰ＋ポリシリコン膜
３１からノンドープポリシリコンにボロンを再拡散させ
、第２の８１０１膜２４の欠損部分に充填したノンドー
プボリシリコンヲＰ＋ポリシリコンに変性させ、しかる
稜Ｋ　ＫＯＨ系のエツチング液を用い、ノンドープシリ
コンがＰ＋ポリシリコンよりもエツチング速度が速いこ
とを利用して選択的２０− に除去する。この結果、同図（ｇ）に示すように第２の
８１（ｈ膜２４のサイドエッチにより欠損した部分には
Ｐ＋ポリシリコン３２が充填される。次に同図（ｈ）に
示すようにＰ＋ポリシリコ２Ｍ３１，３２全酸化し、そ
の上面および側面に酸化膜３３を形成する。この場合、
酸化前にボロンをさらにＰ＋ポリシリコン膜３１．３２
に拡散等で追加しても良い。次に同図（１）に示すよう
に希ふう酸によるライトエツチング後、露出した第１の
５ｉｓＮｉ膜２３全熱リン酸等でサイドエツチングする
。この場合Ｐ＋ポリシリコン膜３２下の第１の５ｉｓＮ
＊膜２３も同時に約０．７１１ｍ程度の適量のサイドエ
ツチングを行Ａう。引き続き第１の５ｔ（ｈ膜２２をエ
ツチングする。これらの工程によジ、前述したフィール
ド絶縁膜１００（第３図参照）のベース領域側の側面、
すなわち内縁部に段差が生じ、外方に膜厚が厚く、内方
に膜厚が薄いフィールド絶縁膜構造が得られる。次に同
図（ｊ）に示すように表面にノンドープポリシリコン膜
３４を形成する。この場合、このノンドープポリシリコ
ン膜３４は完金なノンドープポリシリコンでなくても良
く、例えばｌＯ個／ｃＩｌ　程度の極めて微量のボロン
がドープされていても良い。また、この場合、このノン
ドープポリシリコン膜３４は同図（１）の工程で除去さ
れた第１のＳｉ、Ｎ、膜２３と第１のＳ　ｉ　Ｏｘ膜２
２との消失部分にも充填して形成される。次に熱処理を
行なってＰ＋ポリシリコン膜３１からボロン全ノンドー
プポリシリコン膜３４に適量拡散させる。この場合、同
図（１０に示すようにノンドープポリシリコン膜３４の
一部がＰ＋ポリシリコン膜３５に変化し、とのＰ＋ポリ
シリコン膜３５はボロン含有率がＰ＋ポリシリコン膜３
１よりも増加している。また、基板１とＰ＋ポリシリコ
ン膜３１とがＰ＋ポリシリコン膜３５により、前述した
ベース拡散領域２ａ　（第５図参照）と接触して前述し
たベース引き出し電極６が形成される。

次にノンドープポリシリコンをＰ＋ポリシリコンよりも
速くエツチングする例えば、ＫＯＨ等のエツチング溶液
でエツチングして同図（４に示すようにノンドープポリ
シリコと膜３４を除去する。この場合、ノンドープポリ
シリコツ膜３４にボロンがＩ×１０　個／ｍ　程度ドー
プされていても選択的なエツチングを問題なく行なうこ
とができる。

次にこの基板２０全熱酸化して同図（ハ）に示すように
８１０２膜３６を形成する。この場合、この５ｔ０２膜
３６は基板２０のエミッタとなる部分の開口部のほかに
酸化膜３３の上面、側面およびＰ＋ポリシリコン［３５
の側面に例えば約７００Ａ程度の厚さに形成される。そ
の後、イオン注入法等により、ボロンをこの５ｉ０２農
３６に通して基板１中に注入して前述したベース領域２
を形成する。次に同図（＋１）に示すように化学気相成
長法（ＣＶＤ法）によシ、例えば厚さ約２０００Ｘ８度
の５ｉ０２膜３７をＳｔｏｗ膜３６上に重ねて形成する
。この場合、Ｓ　ｉ　０２膜３７の代りにＳｉ３Ｎ４膜
等の絶縁膜でも良い。次に同図（ｏ）に示すようにＣＶ
Ｄ法によりＳ　ｉ　０２膜３７上に例えば厚さ２０００
〜４０００Ａ程度のポリシリコン膜３８を形成する。こ
の場合、ＣＶＤ法を用いるため、ＳｉＯ２膜３７膜上７
ポリシリコン膜３８に含まれるボロンは極めて低い濃度
にすることが可能となる。次に方向性のあるドライ加工
によりこのポリシリコン膜３８を除去する。この場合、
同図（ｐ）に示すように穴の部分の周囲にポリシリコン
膜３８の残った残渣部３８ａ　が形成される。次に同図
（ｑ）に示すようにポリシリコン残渣部３８ａ　ｋマス
クとして５１０２膜３７および３６をエツチング除去し
、エミッタ領域形成用の窓３９全開設する。この場合、
Ｓｔｏｗ膜３６および３７の除去はドライ加工。

ＨＦ系のエツチングるるいはこれらの組合せを用いる。

次に同図（ｒ）に示すように窓３９に接触してノンドー
プポリシリコンを形成し、これにＡｓ等のＮ形不純物を
ドープしてＮ＋ポリシリコン膜４０とする。そして、こ
れを不純物源としてエミッタ拡散を行なって前述したエ
ミッタ領域３を形成する。その後、このＮ＋ポリシリコ
ン膜４０を加工する。次に同図（８）に示すように従来
のトランジスタの形成工程と同様にベースコンタクトの
窓開を行なってＡ４等のベース電極用金属電極４１およ
びエミッタ電極用金属電極４２を形成することｒよりＮ
ＰＮ）ランジメタが完成する。々お、同図（８）に示す
完成されたＮＰＮトランジスタにおいて、５ｉ０２膜３
６は第５図の熱酸化層１２．５ｉ０２膜３７は第５図の
ＣＶＤ　Ｓ　ｉ　Ｏ２層１３、酸化膜３３は第５図のＰ
＋ポリシリコン酸化層１５、ポリシリコン残渣部３８ａ
は第３図のポリシリコン層１４にそれぞれ対応するもの
である。

また、前述した実施例においては、第６図（ｃ）に示す
工程から同図（ｄ）に示す工程にまたがって前述したよ
うにノンドープポリシリコン膜２５’ｚＰ＋ポリシリコ
ン膜３１に変え、通常のフォトエツチング技術を用いて
同図（ｆ）に示す工程の穴を形成しても良い。また、第
６図（ｒ）に示す工程でＮ＋ポリシリコン膜４０を形成
せずに拡散、イオン注入等によりエミッタ領域３を形成
しても良い。

このような方法によって形成されたＮＰＮ　トランジス
タはコレクタ・ベース接合容量が約４０％程度減少し、
ＮＦＬ回路の伝搬遅延時間が約４２ｐ　、　ｓｅｅ／Ｇ
、ＡＴＥから約３０　ｐ　、ｓｅｃ／ＧＡＴＥ程度に高
速化することができた。

〔発明の効果〕

以上説明したように本発明によれば、ベース引き出し電
極とコレクタどの間の寄生容量およびコレクタとベース
領域との間の接合容量のいずれも低減できるので、高速
度動作が可能となり、信頼性が向上するとともに、電流
増幅率の低下、変動が極めて小さくなる。また、このよ
うな半導体装置が生産性よく得られるなどの極めて優れ
た効果が得られる。

【図面の簡単な説明】

第１図、第２図は従来の半導体装置の一例を示す要部断
面構成図、第３図は本発明による半導体装置の一実施例
を示す要部断面構成図、第４図。 第５図は本発明による半導体装置の他の実施例金子す要
部断面構成図、第６図（ａ）〜（Ｓ）は本発明による半
導体装置の製造方法の−・例を示す要部断面工程図でめ
る。 １−・・・コレクタ、２・１１１１ｅベース領域、２ａ
・・・・ベース拡散領域、３・・・・エミッタ領域、４
・・・・Ｓ　ｉ　Ｏ！膜（第１の５ｆ０２膜）、４′拳
・ＩＩ＠Ｉ２Ｏ３ｉｎ２膜、５ｅ・・＠５ｊ３Ｎ、膜（
第１　ＬＤ　Ｓ　４３Ｎ４膜）、５’＊＊＊＊第２　（
Ｄ　Ｓ　ｉ　１ｌＮ４膜、６・・・・ベース引き出し電
極、１・・・・エミッタ電極、８・・・・絶縁膜、９・
・・・金属電極、１０・・・・酸化膜、１１．１２・・
・・熱誘化膜、１３・・・・Ｃ１Ｖ、Ｉ）ｓｉｏ２膜、
１４・自争帝ポリシリコン膜、１５ｅ・・・ポリシリコ
ン酸化膜、２０・・・・Ｎ形シリコン基板、２１・・φ
・熱酸化膜、２２−・・　第１のＳ　ｉ　０２膜、２３
−−−−第１のＳＩ３Ｎ４Ｍ１２４＃［。 第２の５１０２膜、２５・・・・ノンドープポリシリコ
ン膜、２６・・・争Ｓ　１３　Ｎ４　膜、２７・・・・
ポリシリコン酸化膜、２８φ・・・Ｓ　ｉ　ｓ　Ｎ４膜
、１９　＠　＠　＠　＠ポリシリコン膜、３　Ｑ　＠　
＃　ＩＩ　Ｉ＋酸酸化シリコ模膜３１，３２・・・・Ｐ
　ポリシリコン膜、３３・・・・酸化膜、３４−・命・
ノンドープポリシリコン膜、３５・・・・Ｐ＋ポリシリ
コン膜、３６，３γ−・・帝Ｓ　ｉ　０２膜、３８・　
・・・ポリシリコン膜、３８ａ　申・・・　ポリシリコ
ン残渣部、３９・争・会意、４ｏ・・・・Ｎ＋ポリシリ
コン膜、１００，１（Ｈ・・１１１１フイールド絶縁膜
。 Ｉｆ？杵出願出願人日本電信電話公社 代理人　山川政樹 ２９−

Claims (4)

【特許請求の範囲】
1. （１）第１の導電型を有する半導体層内にその工面側に
   第２の導電型を有する第１の半導体領域が形成され、前
   記第１の半導体領域内に第１の導電型を有する第２の半
   導体領域が形成されて、前記半導体層、上記第１の半導
   体領域および前記第２の牛導体領域全夫々コレクタ領域
   、ベース領域およびエミッタ領域とするバイポーラ型ト
   ランジスタが構成され、前記半導体層の工面上に前記第
   １の半導体領域の外縁部上の位置より外方に延長してフ
   ィールド絶縁層が形成され、前記フィールド絶縁層の上
   部および側面部を覆って導電性を有するベース引出し用
   電極としての第１の多結晶半導体層が形成され、前記第
   １の多結晶半導体層の表面の一部にエミッタ・ベース電
   極間絶縁層が形成され、前記第１の多結晶半導体層の前
   記フィールド絶縁層上に延長する部分にベース電極とし
   ての第１の電極が連結され、前記エミッタとしての第２
   の半導体領域上にエミッタ電極としての第２の電極が第
   ２の多結晶半導体層を介して、または介すること外しに
   連結され、かつ前記ベース領域としての第１の半導体領
   域と、前記ベース引出用電極としての第１の多結晶半導
   体層との接触部が前記工面上において前記エミッタ領域
   としての第２の半導体領域の周囲を一定の幅でかつ一定
   の距離をおいた形態で構成されている半導体装置におい
   て、前記フィールド絶縁膜がそれぞれ前記工面に平行な
   工面を有する複数の絶縁膜全積層した複合膜で構成され
   、かつ前記フィールド絶縁膜の内縁部の断面形状がほぼ
   階段状を有して厚さが外方に向って増加していることを
   特徴とする半導体装置。
2. （２）第１の導電型を有する半導体層内にその工面側に
   第２の導電型を有する第１の半導体領域が形成され、前
   記第１の半導体領域内に第１の導電型を有する第２の半
   導体領域が形成されて、前記半導体層、前記第１の半導
   体領域および前記第２の半導体領域を夫々コレクタ領域
   、ベース領域おヨヒエミッタ領域とするバイポーラ溢ト
   ランジスタが構成され、前記半導体層の主面上に前記第
   １の半導体領域の外縁部上の位置より外方に延長して、
   フィールド絶縁層が形成され、前記フィールド絶縁層の
   上部および側面部金種って導電性を有するベース引き出
   し電極としての第１の多結晶半導体層が形成され、前記
   第１の多結晶半導体層の表面の一部にエミッタ・ベース
   電極間絶縁ｊ−が形成され、前記＃ｇｌの多結晶半導体
   層の前記フィールド絶縁層上に延長する部分にベース電
   極としての第１の電極が連結され、前記エミッタとして
   の第２の半導体領域上にエミッタ電極としての第２の電
   極が、第２の多結晶半導体層を介して、または介するこ
   となしに連結されかつ前記ベース領域としての第１の半
   導体領域と、前記ベース引出用電極としての第１の多結
   晶半導体層との接触部が前記主面上において前記エミッ
   タ領域としての第２の半導体領域の周囲を一定の幅でか
   つ一定の距離をおいた形態で構成されている半導体装置
   において、前記フィールド絶縁膜がそれぞれ上記工面に
   平行な工面を有する複数の絶縁膜を積層して成る複合膜
   で構成され、かつ前記フィールド絶縁膜の内縁部の断面
   形状がほぼ階段状を有して厚さが外方に向って増加し、
   かつ前記エミッタ・ベース電極間絶縁層が少なくとも、
   前記第１の半導体領域と前記第２の半導体領域との接合
   面の主面上の位置およびその近傍を覆う部分が前記半導
   体Ｍｌ熱酸化して形成した絶縁膜と、その上面にＣＶＤ
   法で形成された絶縁膜とから成り、他の部分は前記第１
   の多結晶半導体層を熱酸化した絶縁膜で成ることを特徴
   とする半導体装置。
3. （３）第１の導電型を有する半導体基板の主面上に、フ
   ィールド絶縁膜を複数の絶縁膜を積層した構成で形成す
   る第１の工程と、前記フィールド絶縁膜上に、ボロンを
   含み導電性全音する第１の多結晶半導体層を形成する第
   ２の工程と、前記第１の多結晶半導体層に将来エミツｉ
   形成用の窓となる部分全前記フィールド絶縁膜全構成す
   る最上層の主面に達して穿設する第３の工程と、前記窓
   部を介して前記フィールド絶縁膜の最上層のみ全サイド
   ３− エッチまたは前記最上層をサイドエッチした後に当該最
   上層の下に隣接して位置する層の一部全除去する第４の
   工程と、ノンドープ多結晶半導体層を前記サイドエッチ
   工程またはエイドエッチ工程とその後に行なう下膚の除
   去工程によシ生じた欠損部分を少なくとも充填して形成
   する第５の工程と、熱処理によりボロンを前記第１の多
   結晶牛導体＃から前記ノンドープ多結晶半導体層中に拡
   散せしめた後にノンドープ部分のみを選択的に除去せし
   めフィールド絶縁膜のサイドエッチまたはサイドエッチ
   および引き続く除去工程とにより生じた欠損部分にボロ
   ンを含む第２の多結晶半導体層を埋め込んで形成する第
   ６の工程と、前記第１の多結晶半導体層および第２の多
   結晶半導体層の上面部または側面部を酸化し、前記工き
   ツタ形成用窓部構成する多結晶半導体層の上面部および
   側壁部に絶縁層全形成して前記窓部の開口部を縮小せし
   める第７の工程と、前記開口部が縮小した窓部を介して
   前記フィールド絶縁膜を構成する複数の絶縁膜の上記開
   口部に主面が露出した層のみをサ４− イドエッチまたは前記主面が露出した層のサイドエッチ
   に続き当該露出せる層の下に隣接する層の一部を除去す
   る工程によム前記フィールド絶縁膜の断面形状に段差全
   形成する第８の工程と、前記第５ないし第８の工程を前
   記フィールド絶縁膜全構成する複数の絶縁膜の層数に応
   じた回数だけ繰り返し、前記半導体層の主面が露出し、
   かつ前記フィールド絶縁膜の内縁部の断面形状がほぼ階
   段状を有しかつ前記窓部から外方に向って膜厚が増加し
   ているフィールド絶縁膜を形成する第９工程とを少なく
   とも含むことを特徴とする半導体装置の製造方法。
4. （４）第１の導電型ヲ有する半導体基板の主面上にフィ
   ールド絶縁膜を複数の絶縁膜を積層した構成で形成する
   第１の工程と、前記フィールド絶縁膜上に、ボロンを含
   み導電性を有する第１の多結晶半導体層を形成する第２
   の工程と、前記第１の多結晶半導体層に将来エミッタ形
   成用の窓となる部分を、前記フィールド絶縁膜を構成す
   る最上層の主面に達して穿設する第３の工程と、前記窓
   部を介して前記フィールド絶縁膜の最上層のみをサイド
   エッチまたは前記最上層をサイドエッチした後に当該最
   上層の下に隣接して位置する層の−Ｓを除去する第４の
   工程と、ノンドープ多結晶半導体層全上記サイドエッチ
   工程またはエイドエッチ工程とその後に行なう下層の除
   去工程により生じた欠損部分金少なくとも充填して形成
   する第５の工程と、熱処理によりボロン會前記第１の多
   結晶半導体層から前記ノンドープ多結晶半導体層中に拡
   散せしめた後にノンドープ部分のみ全選択的に除去せし
   め、フィールド絶縁膜のサイドエッチまたはサイドエッ
   チおよび引き続く除去工程とにより生じた欠損部分にボ
   ロンを含む第２の多結晶半導体層全埋め込んで形成する
   第６の工程と、前記第１の多結晶半導体層および第２の
   多結晶半導体層の上面部または側面部を酸化し、前記エ
   ミッタ形成用窓部構成する多結晶半導体層の上面部およ
   び側壁部に絶縁層を形成して前記窓部の開口部を縮小せ
   しめる第７の工程と、前記開口部が縮小した窓部全弁し
   て、前記フィールド絶縁膜を構成する複数の絶縁膜の上
   記開口部に工面が露出した層のみをサイドエッチまたは
   前記工面が露出した層のサイドエッチに続き、当該露出
   せる層の下に隣接する層の一部を除去する工程により、
   前記フィールド絶縁膜の断面形状に段差を形成する第８
   の工程と、前記第５ないし第８の工程全前記フィールド
   絶縁膜を構成する複数の絶縁膜の層数に応じた回数だけ
   繰り返し、前記半導体層の工面が露出しかつ前記フィー
   ルド絶縁膜の内縁部の断面形状がほぼ階段状を有しかつ
   前記窓部から外方に向って膜厚が増加しているフィール
   ド絶縁膜を形成する第９の工程と、前記フィールド絶縁
   層の最下層または最下層とその上の層のサイドエッチに
   より欠損した部分にボロンを含む多結晶半導体層を埋め
   込む第１０の工程と、半導体基板である第１の半導体層
   の窓を介して開口した工面上、第１の多結晶半導体層の
   上面および側面部を覆う絶縁膜をさらに覆って熱酸化に
   よる５１０２膜を形成する第１１の工程と、前記Ｓ　ｉ
   　０２膜を介してイオン注入を行ない半導体基板内にベ
   ース領域を形成する第１２の工程と、ＣＶＤ法によシ絶
   縁膜および多結晶半導体層全形成した後に方向性の加工
   技術により、窓部の側壁に上記ＣＶＤ絶縁膜および前記
   ５ｌｏｔ膜の一部全残存せしめてエミッタコンタクトの
   窓を形成する第１３の工程と、前Ｈ己エミッタコンタク
   トの窓を介して前記半導体基板内にエミッタ領域を形成
   する第１４の工程とを少なくとも含むことを特徴とする
   半導体装置の製造方法。