JPH053208A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH053208A JPH053208A JP15211491A JP15211491A JPH053208A JP H053208 A JPH053208 A JP H053208A JP 15211491 A JP15211491 A JP 15211491A JP 15211491 A JP15211491 A JP 15211491A JP H053208 A JPH053208 A JP H053208A
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Abstract
(57)【要約】
【目的】 静電耐量が上げられ、微細化が実現できるよ
うにする。 【構成】 二重拡散形の低抵抗層２０と高抵抗層１８と
で形成されたドレイン構造の高抵抗層１８を形成する不
純物添加工程をイオン注入で行い、また高抵抗層１８を
形成する不純物の飛程と略一致したシリコンの飛程で行
うシリコンイオン注入工程を含むように構成し、形成さ
れた高抵抗層１８が少なくとも一部を非晶質化されてい
ないように構成されている。そのため、高抵抗層１８に
静電気が逃げる経路が形成され、静電気が入ってきた場
合にも静電気は高抵抗層１８に集中することがなく、静
電耐量が向上する。また、出力部となるトランジスタの
みに不純物を添加するＰＥＰ、不純物添加工程等を経な
くてもよく、その結果、製造工程が繁雑化せずに静電耐
量が上げられ、微細化が実現できる。
うにする。 【構成】 二重拡散形の低抵抗層２０と高抵抗層１８と
で形成されたドレイン構造の高抵抗層１８を形成する不
純物添加工程をイオン注入で行い、また高抵抗層１８を
形成する不純物の飛程と略一致したシリコンの飛程で行
うシリコンイオン注入工程を含むように構成し、形成さ
れた高抵抗層１８が少なくとも一部を非晶質化されてい
ないように構成されている。そのため、高抵抗層１８に
静電気が逃げる経路が形成され、静電気が入ってきた場
合にも静電気は高抵抗層１８に集中することがなく、静
電耐量が向上する。また、出力部となるトランジスタの
みに不純物を添加するＰＥＰ、不純物添加工程等を経な
くてもよく、その結果、製造工程が繁雑化せずに静電耐
量が上げられ、微細化が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば二重拡散形のド
レイン構造を有する絶縁ゲート・トランジスタ等の半導
体装置及びその製造方法に関する。
レイン構造を有する絶縁ゲート・トランジスタ等の半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】周知の通り、例えば絶縁ゲート半導体技
術、特に絶縁ゲート・トランジスタ（ＭＯＳ形トランジ
スタ）技術は現在のシリコンデバイスの主流技術の一つ
であり、微細化の進展にともない高集積化や高速演算が
可能となり各種機器に多く採用されている。そして微細
化が進むことによりＭＯＳ形トランジスタではドレイン
領域における電界が高くなっている。このためホットエ
レクトロンによる信頼性の低下が顕著となり、これを対
策するものとしてＬＤＤ（Lightly Doped Drain）構
造、あるいはＧＤＤ（GradedDoped Drain）構造がとら
れている。
術、特に絶縁ゲート・トランジスタ（ＭＯＳ形トランジ
スタ）技術は現在のシリコンデバイスの主流技術の一つ
であり、微細化の進展にともない高集積化や高速演算が
可能となり各種機器に多く採用されている。そして微細
化が進むことによりＭＯＳ形トランジスタではドレイン
領域における電界が高くなっている。このためホットエ
レクトロンによる信頼性の低下が顕著となり、これを対
策するものとしてＬＤＤ（Lightly Doped Drain）構
造、あるいはＧＤＤ（GradedDoped Drain）構造がとら
れている。
【０００３】以下、先ずＬＤＤ構造のＭＯＳ形トランジ
スタを図７を参照して説明する。図において１はｐ型シ
リコンの半導体基板、２は半導体基板１上面のゲート形
成部分に設けられたシリコン酸化膜のゲート絶縁膜、３
はゲート絶縁膜２の上に形成されたポリシリコンのゲー
ト、４と５は半導体基板１上部のゲート３の周囲にソー
ス・ドレイン領域を形成する二重拡散によって設けられ
た高抵抗層と低抵抗層であり、高抵抗層４が低抵抗層５
よりもゲート３により近接した位置に形成されている。
６は半導体基板１上面のゲート絶縁膜２及びゲート３の
側壁部に形成された側壁絶縁膜、７はほう素・りんけい
酸ガラス膜（以下、ＢＰＳＧ膜と略記する）の層間絶縁
膜である。そしてこのように構成されたＬＤＤ構造のＭ
ＯＳ形トランジスタを同一基板上に多数設けることによ
って半導体素子チップが形成される。
スタを図７を参照して説明する。図において１はｐ型シ
リコンの半導体基板、２は半導体基板１上面のゲート形
成部分に設けられたシリコン酸化膜のゲート絶縁膜、３
はゲート絶縁膜２の上に形成されたポリシリコンのゲー
ト、４と５は半導体基板１上部のゲート３の周囲にソー
ス・ドレイン領域を形成する二重拡散によって設けられ
た高抵抗層と低抵抗層であり、高抵抗層４が低抵抗層５
よりもゲート３により近接した位置に形成されている。
６は半導体基板１上面のゲート絶縁膜２及びゲート３の
側壁部に形成された側壁絶縁膜、７はほう素・りんけい
酸ガラス膜（以下、ＢＰＳＧ膜と略記する）の層間絶縁
膜である。そしてこのように構成されたＬＤＤ構造のＭ
ＯＳ形トランジスタを同一基板上に多数設けることによ
って半導体素子チップが形成される。
【０００４】次に、ＧＤＤ構造のＭＯＳ形トランジスタ
を図８を参照して説明する。ＧＤＤ構造のものはＬＤＤ
構造のものに比較して模式図的にソース・ドレイン領域
の構造が異なっているのみである。図において８と９
は、半導体基板１上部のゲート３の周囲にソース・ドレ
イン領域を形成する二重拡散によって設けられた高抵抗
層と低抵抗層で、高抵抗層８が低抵抗層９の周囲を包む
ようにして設けられている。同様にこのように構成され
たＧＤＤ構造のＭＯＳ形トランジスタを同一基板上に多
数設けることによっても半導体素子チップが形成され
る。
を図８を参照して説明する。ＧＤＤ構造のものはＬＤＤ
構造のものに比較して模式図的にソース・ドレイン領域
の構造が異なっているのみである。図において８と９
は、半導体基板１上部のゲート３の周囲にソース・ドレ
イン領域を形成する二重拡散によって設けられた高抵抗
層と低抵抗層で、高抵抗層８が低抵抗層９の周囲を包む
ようにして設けられている。同様にこのように構成され
たＧＤＤ構造のＭＯＳ形トランジスタを同一基板上に多
数設けることによっても半導体素子チップが形成され
る。
【０００５】しかしながら上記のような構造のものにお
いては、外部回路等から入った静電気がトランジスタの
ドレイン領域の高抵抗層４，８に集中し、静電耐量が低
下してしまう。このドレイン領域の高抵抗層４，８にお
ける静電耐量の低下を防止するため、ドレイン領域の高
抵抗層４，８に不純物を添加して抵抗を下げなければな
らない。しかし高抵抗層４，８の抵抗を下げることにな
るとゲート長を長くしなければならず、トランジスタの
微細化を行うことができない。また多数のＭＯＳ形トラ
ンジスタが形成されている半導体素子チップにおいて
は、全てのトランジスタに対してではなく、外部回路等
に直接接続される出力部のトランジスタのみについてド
レイン領域の高抵抗層４，８に不純物を添加して抵抗を
下げるようにしてもよいが、これは出力部のトランジス
タのみに不純物を添加するための写真蝕刻工程（ＰＥ
Ｐ）等の工程を追加して行わなければならず、装置の製
造コストを引き上げることになってしまう。そしてまた
出力部のトランジスタのみが微細化を行うことができ
ず、全体の微細化を阻害するものとなる。
いては、外部回路等から入った静電気がトランジスタの
ドレイン領域の高抵抗層４，８に集中し、静電耐量が低
下してしまう。このドレイン領域の高抵抗層４，８にお
ける静電耐量の低下を防止するため、ドレイン領域の高
抵抗層４，８に不純物を添加して抵抗を下げなければな
らない。しかし高抵抗層４，８の抵抗を下げることにな
るとゲート長を長くしなければならず、トランジスタの
微細化を行うことができない。また多数のＭＯＳ形トラ
ンジスタが形成されている半導体素子チップにおいて
は、全てのトランジスタに対してではなく、外部回路等
に直接接続される出力部のトランジスタのみについてド
レイン領域の高抵抗層４，８に不純物を添加して抵抗を
下げるようにしてもよいが、これは出力部のトランジス
タのみに不純物を添加するための写真蝕刻工程（ＰＥ
Ｐ）等の工程を追加して行わなければならず、装置の製
造コストを引き上げることになってしまう。そしてまた
出力部のトランジスタのみが微細化を行うことができ
ず、全体の微細化を阻害するものとなる。
【０００６】また別に、ドレイン領域の高抵抗層４，８
に不純物の添加を行わずに静電耐量の低下を防止するに
は、ドレイン領域の面積を大きくすることによって静電
容量を大きくしてもよいが、装置の大きさが大きくなり
微細化が行えず、装置コストも高いものとなってしま
う。そして外部回路等に直接接続される出力部のトラン
ジスタのみについてドレイン領域の面積を大きくするこ
とにしても、面積が増大することからコストの上昇を招
いてしまう。
に不純物の添加を行わずに静電耐量の低下を防止するに
は、ドレイン領域の面積を大きくすることによって静電
容量を大きくしてもよいが、装置の大きさが大きくなり
微細化が行えず、装置コストも高いものとなってしま
う。そして外部回路等に直接接続される出力部のトラン
ジスタのみについてドレイン領域の面積を大きくするこ
とにしても、面積が増大することからコストの上昇を招
いてしまう。
【０００７】
【発明が解決しようとする課題】上記のような静電耐量
の低下を防止しようとすると装置の微細化等が行えない
という状況に鑑みて本発明はなされたもので、その目的
とするところは製造工程が繁雑化せずに静電耐量が上げ
られ、微細化が実現できる半導体装置及びその製造方法
を提供することにある。
の低下を防止しようとすると装置の微細化等が行えない
という状況に鑑みて本発明はなされたもので、その目的
とするところは製造工程が繁雑化せずに静電耐量が上げ
られ、微細化が実現できる半導体装置及びその製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置及び
その製造方法は、高抵抗層と、低抵抗層とで形成された
二重拡散形のドレイン構造を有するものにおいて、高抵
抗層は少なくとも一部が非晶質化していないものである
ことを特徴とするものであり、高抵抗層を形成する不純
物添加工程と、低抵抗層を形成する不純物添加工程とを
設けて二重拡散形のドレイン構造を形成する半導体装置
の製造方法において、高抵抗層を形成する不純物添加工
程がイオン注入で行われ、かつ高抵抗層を形成する不純
物の飛程と略一致したシリコンの飛程で行うシリコンイ
オン注入工程が含まれていることを特徴とし、またシリ
コンイオン注入工程でシリコンを１×１０13ｃｍ−2 〜
１×１０15ｃｍ−2 注入することを特徴とするものであ
る。
その製造方法は、高抵抗層と、低抵抗層とで形成された
二重拡散形のドレイン構造を有するものにおいて、高抵
抗層は少なくとも一部が非晶質化していないものである
ことを特徴とするものであり、高抵抗層を形成する不純
物添加工程と、低抵抗層を形成する不純物添加工程とを
設けて二重拡散形のドレイン構造を形成する半導体装置
の製造方法において、高抵抗層を形成する不純物添加工
程がイオン注入で行われ、かつ高抵抗層を形成する不純
物の飛程と略一致したシリコンの飛程で行うシリコンイ
オン注入工程が含まれていることを特徴とし、またシリ
コンイオン注入工程でシリコンを１×１０13ｃｍ−2 〜
１×１０15ｃｍ−2 注入することを特徴とするものであ
る。
【０００９】
【作用】上記のように構成された半導体装置及びその製
造方法は、二重拡散形のドレイン構造の高抵抗層を形成
する不純物添加工程をイオン注入で行い、また高抵抗層
を形成する不純物の飛程と略一致したシリコンの飛程で
行うシリコンイオン注入工程を含むように構成し、さら
にはシリコンイオン注入工程でのシリコンイオンの注入
量を１×１０13ｃｍ−2 〜１×１０15ｃｍ−2 とし、形
成された高抵抗層が少なくとも一部を非晶質化されてい
ないように構成されている。そのため、ドレイン領域に
は低抵抗層と高抵抗層が形成されホットエレクトロンに
対しての信頼性が確保できると共に高抵抗層に静電気が
逃げる経路が形成され、外部回路等から静電気が入って
きた場合にも静電気はドレイン領域の高抵抗層に集中す
ることがなく、静電耐量が向上し、高抵抗層の抵抗値を
下げてゲート長を長くしたり、ドレイン領域の面積を大
きくする必要もない。また、外部回路等が接続される出
力部のトランジスタのみに不純物を添加するＰＥＰ、不
純物添加工程等の等の繁雑な工程を経なくてもよく、そ
の結果、製造工程が繁雑化せずに静電耐量が上げられ、
微細化が実現できる。
造方法は、二重拡散形のドレイン構造の高抵抗層を形成
する不純物添加工程をイオン注入で行い、また高抵抗層
を形成する不純物の飛程と略一致したシリコンの飛程で
行うシリコンイオン注入工程を含むように構成し、さら
にはシリコンイオン注入工程でのシリコンイオンの注入
量を１×１０13ｃｍ−2 〜１×１０15ｃｍ−2 とし、形
成された高抵抗層が少なくとも一部を非晶質化されてい
ないように構成されている。そのため、ドレイン領域に
は低抵抗層と高抵抗層が形成されホットエレクトロンに
対しての信頼性が確保できると共に高抵抗層に静電気が
逃げる経路が形成され、外部回路等から静電気が入って
きた場合にも静電気はドレイン領域の高抵抗層に集中す
ることがなく、静電耐量が向上し、高抵抗層の抵抗値を
下げてゲート長を長くしたり、ドレイン領域の面積を大
きくする必要もない。また、外部回路等が接続される出
力部のトランジスタのみに不純物を添加するＰＥＰ、不
純物添加工程等の等の繁雑な工程を経なくてもよく、そ
の結果、製造工程が繁雑化せずに静電耐量が上げられ、
微細化が実現できる。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。本実施例はｎ型のＬＤＤ構造のＭＯＳ形トラン
ジスタを例に説明するもので、図１乃至図６はその製造
過程の順に示す工程図である。
明する。本実施例はｎ型のＬＤＤ構造のＭＯＳ形トラン
ジスタを例に説明するもので、図１乃至図６はその製造
過程の順に示す工程図である。
【００１１】先ず、図１に示す第１の工程において、抵
抗率が約２０Ωｃｍのｐ型シリコン（Ｓｉ）の半導体基
板１１の上面に一般的な素子分離法の一つである選択酸
化法により、厚さ約０．４μｍの酸化シリコン（ＳｉＯ
2 ）の厚いフィールド酸化膜１２を所定のパターンにし
たがって形成する。すなわち半導体基板１１の上面に化
学気相成長法（以下、ＣＶＤ法と略記する）でシリコン
窒化膜（Ｓｉ3 Ｎ4 ）を形成し、形成した窒化膜上にフ
ォトレジストで所定のパターンを形成した後、フォトレ
ジストの開孔部の窒化膜をエッチングで除去し、残った
窒化膜をマスクとして高温（約２０００℃）下において
フィールド酸化膜１２を選択的に形成する。
抗率が約２０Ωｃｍのｐ型シリコン（Ｓｉ）の半導体基
板１１の上面に一般的な素子分離法の一つである選択酸
化法により、厚さ約０．４μｍの酸化シリコン（ＳｉＯ
2 ）の厚いフィールド酸化膜１２を所定のパターンにし
たがって形成する。すなわち半導体基板１１の上面に化
学気相成長法（以下、ＣＶＤ法と略記する）でシリコン
窒化膜（Ｓｉ3 Ｎ4 ）を形成し、形成した窒化膜上にフ
ォトレジストで所定のパターンを形成した後、フォトレ
ジストの開孔部の窒化膜をエッチングで除去し、残った
窒化膜をマスクとして高温（約２０００℃）下において
フィールド酸化膜１２を選択的に形成する。
【００１２】その後、半導体基板１１の上面に残った窒
化膜等をエッチングで除去し、除去した後の半導体基板
１１の上面に約９５０℃の塩化水素／酸素（ＨＣＬ／Ｏ
2 ）雰囲気にて厚さの薄い、例えば０．０５〜０．１μ
ｍの範囲での所定厚のシリコン酸化膜１３を形成する。
化膜等をエッチングで除去し、除去した後の半導体基板
１１の上面に約９５０℃の塩化水素／酸素（ＨＣＬ／Ｏ
2 ）雰囲気にて厚さの薄い、例えば０．０５〜０．１μ
ｍの範囲での所定厚のシリコン酸化膜１３を形成する。
【００１３】続いて、図２に示す第２の工程において、
第１の工程で各形成した半導体基板１１の上面にアンド
ープ多結晶ポリシリコン膜をＣＶＤ法によって厚さ０．
４μｍ堆積させた後、約９５０℃にてりん（Ｐ）拡散を
行ってｎ＋ポリシリコン膜１４を形成する。
第１の工程で各形成した半導体基板１１の上面にアンド
ープ多結晶ポリシリコン膜をＣＶＤ法によって厚さ０．
４μｍ堆積させた後、約９５０℃にてりん（Ｐ）拡散を
行ってｎ＋ポリシリコン膜１４を形成する。
【００１４】次に、図３に示す第３の工程において、フ
ォトレジストをマスクにしてゲート部分のｎ＋ポリシリ
コン膜１４のパターンの形成を行い、さらに反応性イオ
ンエッチング法（以下、ＲＩＥ法と略記する）によりｎ
＋ポリシリコン膜１４とシリコン酸化膜１３とをエッチ
ングする。そしてエッチングが終了した後にレジスト剥
離を行う。これによってゲート絶縁膜１５及びゲート１
６を形成し、同時に半導体基板１１の上面の一部を露出
させる。
ォトレジストをマスクにしてゲート部分のｎ＋ポリシリ
コン膜１４のパターンの形成を行い、さらに反応性イオ
ンエッチング法（以下、ＲＩＥ法と略記する）によりｎ
＋ポリシリコン膜１４とシリコン酸化膜１３とをエッチ
ングする。そしてエッチングが終了した後にレジスト剥
離を行う。これによってゲート絶縁膜１５及びゲート１
６を形成し、同時に半導体基板１１の上面の一部を露出
させる。
【００１５】次に、図４に示す第４の工程において、一
部が露出した半導体基板１１の上にフォトレジストで所
定のパターンを形成した後、フォトレジストをマスクに
してその開孔部からソース・ドレイン領域の形成部分に
りんイオン注入を行う。このりんイオン注入は、注入条
件を加速電圧が４０ｋｅＶ、注入量が１×１０13ｃｍ
−2 となるようにして行い、この不純物添加工程によっ
てソース・ドレイン領域にｎ−の高抵抗層１７，１８を
形成する。
部が露出した半導体基板１１の上にフォトレジストで所
定のパターンを形成した後、フォトレジストをマスクに
してその開孔部からソース・ドレイン領域の形成部分に
りんイオン注入を行う。このりんイオン注入は、注入条
件を加速電圧が４０ｋｅＶ、注入量が１×１０13ｃｍ
−2 となるようにして行い、この不純物添加工程によっ
てソース・ドレイン領域にｎ−の高抵抗層１７，１８を
形成する。
【００１６】その後、同じフォトレジストをマスクとし
てソース・ドレイン領域の形成部分にシリコンイオン注
入を行う。このシリコンイオン注入は、注入条件をりん
イオン注入の飛程とシリコンイオン注入の飛程が略同一
となるような条件とし、加速電圧が４０ｋｅＶ、注入量
が１×１０13ｃｍ−2となるようにして行う。そしてイ
オン注入が終了した後にレジスト剥離を行う。なお、シ
リコンイオンとりんイオンの注入量は１×１０13ｃｍ
−2 〜１×１０15ｃｍ−2 の範囲とし、半導体基板１１
の高抵抗層１７，１８の少なくとも一部のシリコンが非
晶質化しないようにイオンの電流密度を設定する。
てソース・ドレイン領域の形成部分にシリコンイオン注
入を行う。このシリコンイオン注入は、注入条件をりん
イオン注入の飛程とシリコンイオン注入の飛程が略同一
となるような条件とし、加速電圧が４０ｋｅＶ、注入量
が１×１０13ｃｍ−2となるようにして行う。そしてイ
オン注入が終了した後にレジスト剥離を行う。なお、シ
リコンイオンとりんイオンの注入量は１×１０13ｃｍ
−2 〜１×１０15ｃｍ−2 の範囲とし、半導体基板１１
の高抵抗層１７，１８の少なくとも一部のシリコンが非
晶質化しないようにイオンの電流密度を設定する。
【００１７】次に、図５に示す第５の工程において、通
常用いられる方法によりマスクして半導体基板１１のソ
ース・ドレイン領域の形成部分に、ひ素（Ａｓ）イオン
注入を注入量が１〜５×１０15ｃｍ−2 となるように行
う。この不純物添加工程によって、少なくともソース領
域とドレイン領域とがそれぞれ対向する側面部分にｎ−
の高抵抗層１７，１８を残すようにして、ソース・ドレ
イン領域にｎ＋の低抵抗層１９，２０を形成する。そし
てイオン注入が終了した後にレジスト剥離を行う。な
お、ひ素イオン注入が行われたソース・ドレイン領域の
ｎ＋の低抵抗層１９，２０は半導体基板１１のシリコン
が非晶質化した状態となっている。
常用いられる方法によりマスクして半導体基板１１のソ
ース・ドレイン領域の形成部分に、ひ素（Ａｓ）イオン
注入を注入量が１〜５×１０15ｃｍ−2 となるように行
う。この不純物添加工程によって、少なくともソース領
域とドレイン領域とがそれぞれ対向する側面部分にｎ−
の高抵抗層１７，１８を残すようにして、ソース・ドレ
イン領域にｎ＋の低抵抗層１９，２０を形成する。そし
てイオン注入が終了した後にレジスト剥離を行う。な
お、ひ素イオン注入が行われたソース・ドレイン領域の
ｎ＋の低抵抗層１９，２０は半導体基板１１のシリコン
が非晶質化した状態となっている。
【００１８】次に、図６に示す第６の工程において、第
５の工程を終えた半導体基板１１の上面にＣＶＤ法によ
ってＢＰＳＧ膜の層間絶縁膜２１を約１μｍの厚さに堆
積させ、平坦化を行う。続いて層間絶縁膜２１の上にフ
ォトレジストで所定のパターンを形成し、これをマスク
にしてＲＩＥ法により層間絶縁膜２１をエッチングし、
ソース・ドレイン領域のｎ＋の低抵抗層１９，２０に到
達するコンタクトホールを開孔させる。そしてレジスト
剥離を行った後、窒化チタン（ＴｉＮ）とチタン（Ｔ
ｉ）の積層膜で形成されるバリヤメタル２２を積層す
る。さらにバリヤメタル２２の上面にアルミニウム（Ａ
ｌ）膜２３を真空蒸着によって被着させ、フォトレジス
トをマスクとして所定のパターンのアルミニウム膜２３
とバリヤメタル２２を残すように不要部分をエッチング
で除去する。これによってアルミニウム配線２４を形成
する。その後、フォトレジストを洗い落とし、シンタリ
ングなどを行いＭＯＳ形トランジスタを完成する。な
お、このようにしてウエハ上に多数のＭＯＳ形トランジ
スタを有する半導体素子チップが形成され、さらにマウ
ンティング、ボンディング等が行われ、ケースに納めら
れて半導体装置は構成される。
５の工程を終えた半導体基板１１の上面にＣＶＤ法によ
ってＢＰＳＧ膜の層間絶縁膜２１を約１μｍの厚さに堆
積させ、平坦化を行う。続いて層間絶縁膜２１の上にフ
ォトレジストで所定のパターンを形成し、これをマスク
にしてＲＩＥ法により層間絶縁膜２１をエッチングし、
ソース・ドレイン領域のｎ＋の低抵抗層１９，２０に到
達するコンタクトホールを開孔させる。そしてレジスト
剥離を行った後、窒化チタン（ＴｉＮ）とチタン（Ｔ
ｉ）の積層膜で形成されるバリヤメタル２２を積層す
る。さらにバリヤメタル２２の上面にアルミニウム（Ａ
ｌ）膜２３を真空蒸着によって被着させ、フォトレジス
トをマスクとして所定のパターンのアルミニウム膜２３
とバリヤメタル２２を残すように不要部分をエッチング
で除去する。これによってアルミニウム配線２４を形成
する。その後、フォトレジストを洗い落とし、シンタリ
ングなどを行いＭＯＳ形トランジスタを完成する。な
お、このようにしてウエハ上に多数のＭＯＳ形トランジ
スタを有する半導体素子チップが形成され、さらにマウ
ンティング、ボンディング等が行われ、ケースに納めら
れて半導体装置は構成される。
【００１９】以上のように構成された本実施例によれ
ば、ドレイン領域にはｎ＋の低抵抗層２０と、そのソー
ス領域に対向する側面部分にｎ−の高抵抗層１８が形成
され、ホットエレクトロンに対しての信頼性が確保でき
る。さらにｎ−の高抵抗層１８にはシリコンイオンの注
入がりんイオンの注入と略同一の飛程で行われており、
このシリコンイオンの注入によって高抵抗層１８の半導
体基板１１のシリコンが非晶質化していない状態とな
る。このため静電気が逃げる経路が形成され、外部回路
等から静電気が入ってきた場合にも静電気はドレイン領
域の高抵抗層１８に集中することがなく、静電耐量が向
上する。その結果、静電耐量を向上させるためにドレイ
ン領域の高抵抗層に不純物を添加してその抵抗値を下げ
る必要もなく、従ってゲート長を長くしなくてもよく、
またドレイン領域の面積を大きくする必要もない。それ
故、二重拡散形のドレイン構造を有するＭＯＳ形トラン
ジスタにおいても静電耐量を向上させながら微細化が行
なえ、さらに多数のこれらトランジスタで構成される半
導体素子チップでも微細化を行うことができ、半導体装
置としての演算速度の高速化を実現することができる。
ば、ドレイン領域にはｎ＋の低抵抗層２０と、そのソー
ス領域に対向する側面部分にｎ−の高抵抗層１８が形成
され、ホットエレクトロンに対しての信頼性が確保でき
る。さらにｎ−の高抵抗層１８にはシリコンイオンの注
入がりんイオンの注入と略同一の飛程で行われており、
このシリコンイオンの注入によって高抵抗層１８の半導
体基板１１のシリコンが非晶質化していない状態とな
る。このため静電気が逃げる経路が形成され、外部回路
等から静電気が入ってきた場合にも静電気はドレイン領
域の高抵抗層１８に集中することがなく、静電耐量が向
上する。その結果、静電耐量を向上させるためにドレイ
ン領域の高抵抗層に不純物を添加してその抵抗値を下げ
る必要もなく、従ってゲート長を長くしなくてもよく、
またドレイン領域の面積を大きくする必要もない。それ
故、二重拡散形のドレイン構造を有するＭＯＳ形トラン
ジスタにおいても静電耐量を向上させながら微細化が行
なえ、さらに多数のこれらトランジスタで構成される半
導体素子チップでも微細化を行うことができ、半導体装
置としての演算速度の高速化を実現することができる。
【００２０】また、静電耐量を向上させるために製造工
程として、外部回路等が接続される出力部のトランジス
タのみに不純物を添加するＰＥＰ、不純物添加工程等を
追加した繁雑な工程を経なくてもよく、シリコンイオン
の注入工程を追加することで行なえ、さらに微細化を行
うこともできる。そしてこのように工程が繁雑とならな
いため低廉なコストとすることができる。
程として、外部回路等が接続される出力部のトランジス
タのみに不純物を添加するＰＥＰ、不純物添加工程等を
追加した繁雑な工程を経なくてもよく、シリコンイオン
の注入工程を追加することで行なえ、さらに微細化を行
うこともできる。そしてこのように工程が繁雑とならな
いため低廉なコストとすることができる。
【００２１】尚、上記の実施例においては、ｎ型半導体
について説明したがｐ型半導体についても同じ様に適用
できるものであり、りんイオン注入及びシリコンイオン
注入を行う加速電圧も記載したものに限定されるもので
はなく、また第４の工程においてソース・ドレイン領域
の形成部分にりんイオン注入を行ってからシリコンイオ
ン注入を行ったが、予めシリコンイオン注入を行った後
にりんイオン注入を行ってもよく、さらにまた第５の工
程におけるソース・ドレイン領域の形成部分へのひ素イ
オン注入を、第４の工程におけるレジスト剥離を行う前
に行ってもよい等、要旨を逸脱しない範囲内で適宜変更
して本発明は実施し得るものである。
について説明したがｐ型半導体についても同じ様に適用
できるものであり、りんイオン注入及びシリコンイオン
注入を行う加速電圧も記載したものに限定されるもので
はなく、また第４の工程においてソース・ドレイン領域
の形成部分にりんイオン注入を行ってからシリコンイオ
ン注入を行ったが、予めシリコンイオン注入を行った後
にりんイオン注入を行ってもよく、さらにまた第５の工
程におけるソース・ドレイン領域の形成部分へのひ素イ
オン注入を、第４の工程におけるレジスト剥離を行う前
に行ってもよい等、要旨を逸脱しない範囲内で適宜変更
して本発明は実施し得るものである。
【００２２】尚、本実施例ではＮＭＯＳ構造であるが、
ＣＭＯＳ構造の場合でも本発明が適用できるのは言うま
でもない。
ＣＭＯＳ構造の場合でも本発明が適用できるのは言うま
でもない。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
は二重拡散形のドレイン構造の高抵抗層を形成する不純
物添加工程をイオン注入で行い、また高抵抗層を形成す
る不純物の飛程と略一致したシリコンの飛程で行うシリ
コンイオン注入工程を含むように構成し、形成された高
抵抗層が少なくとも一部を非晶質化されていないように
構成することにより、製造工程が繁雑化せずに静電耐量
が上げられ、微細化が実現できる効果が得られる。
は二重拡散形のドレイン構造の高抵抗層を形成する不純
物添加工程をイオン注入で行い、また高抵抗層を形成す
る不純物の飛程と略一致したシリコンの飛程で行うシリ
コンイオン注入工程を含むように構成し、形成された高
抵抗層が少なくとも一部を非晶質化されていないように
構成することにより、製造工程が繁雑化せずに静電耐量
が上げられ、微細化が実現できる効果が得られる。
【図１】本発明の一実施例における第１の工程を示す工
程図である。
程図である。
【図２】本発明の一実施例における第２の工程を示す工
程図である。
程図である。
【図３】本発明の一実施例における第３の工程を示す工
程図である。
程図である。
【図４】本発明の一実施例における第４の工程を示す工
程図である。
程図である。
【図５】本発明の一実施例における第５の工程を示す工
程図である。
程図である。
【図６】本発明の一実施例における第６の工程を示す工
程図である。
程図である。
【図７】従来技術に係わるＬＤＤ構造のＭＯＳ形トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
【図８】従来技術に係わるＧＤＤ構造のＭＯＳ形トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
１１…半導体基板
１６…ゲート
１８…高抵抗層
２０…低抵抗層
Claims (3)
- 【請求項１】 高抵抗層と、低抵抗層とで形成された二
重拡散形のドレイン構造を有するものにおいて、前記高
抵抗層は少なくとも一部が非晶質化していないものであ
ることを特徴とする半導体装置。 - 【請求項２】 高抵抗層を形成する不純物添加工程と、
低抵抗層を形成する不純物添加工程とを設けて二重拡散
形のドレイン構造を形成する半導体装置の製造方法にお
いて、前記高抵抗層を形成する不純物添加工程がイオン
注入で行われ、かつ前記高抵抗層を形成する不純物の飛
程と略一致したシリコンの飛程で行うシリコンイオン注
入工程が含まれていることを特徴とする半導体装置の製
造方法。 - 【請求項３】 シリコンイオン注入工程でシリコンを１
×１０13ｃｍ−2 〜１×１０15ｃｍ−2 注入することを
特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15211491A JPH053208A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15211491A JPH053208A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053208A true JPH053208A (ja) | 1993-01-08 |
Family
ID=15533366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15211491A Withdrawn JPH053208A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053208A (ja) |
-
1991
- 1991-06-25 JP JP15211491A patent/JPH053208A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |