JPH06268223A - 電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】チャネル領域の異常電位に起因する素子動作不
良を防止し得るＳＯＩ基板に形成された電界効果型トラ
ンジスタを提供すること。 【構成】シリコン酸化膜２上に形成されたシリコン層１
７と、シリコン層１７の表面に選択的に形成されたｐ型
拡散層５と、ｐ型拡散層５の表面に選択的に形成された
ｎ型ドレイン拡散層６と、ｎ型ドレイン拡散層６に設け
られたドレイン電極１１と、ｐ型拡散層５の表面に選択
的に形成されたｎ⁺ 型ソース拡散層４と、ｎ⁺ 型ソース
拡散層４に設けられたソース電極９と、ｎ⁺ 型ソース拡
散層４とｎ型ドレイン拡散層６との間のｐ型拡散層５上
にゲート絶縁膜８を介して設けられたゲート電極１１
と、シリコン層１７の表面に選択的に形成され、且つソ
ース電極９およびｐ型拡散層５に接するｐ⁺ 型短絡用拡
散層１２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分ｂ野】本発明は、半導体素子に係り、
特にＳＯＩ基板に形成した電界効果型トランジスタに関
する。

【０００２】

【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。ＬＳＩ単体の性
能向上は、例えば、集積度を高め、高速化を図ることに
より実現できる。

【０００３】図５７は、高速動化に有利な構造として知
られている従来のＭＯＳＦＥＴの構造を示す素子断面図
である。

【０００４】図中、８０１はシリコン支持基体を示して
おり、このシリコン支持基体８０１上にはシリコン酸化
膜８０２を介して単結晶のシリコン層８００が設けられ
ており、このシリコン層８００およびシリコン酸化膜８
０２によってＳＯＩ基板が形成されている。

【０００５】シリコン層８００の表面にはｐ型拡散層８
０３が選択的に形成され、このｐ型拡散層８０３の表面
には高不純物濃度のｎ⁺ 型拡散層８０４が選択的に形成
されている。このｎ⁺ 型拡散層８０４の表面の一部から
ｐ型拡散層８０３の表面にかけてはｎ型ドレイン拡散層
８０５が形成され、更に、ｐ型拡散層８０３の表面には
ｎ型ドレイン拡散層８０５とは別にｎ⁺ 型ソース拡散層
８０６が選択的に形成されている。

【０００６】また、ｎ型ドレイン拡散層８０５とｎ⁺ 型
ソース拡散層８０６との間のｐ型拡散層８０３上にはゲ
ート絶縁膜８１０を介してゲート電極８０８が配設さ
れ、更に、ｐ型拡散層８０３上には、ｎ⁺ 型拡散層８０
４を介してｎ型ドレイン拡散層８０５にコンタクトする
ドレイン電極８０９、ｎ⁺ 型ソース拡散層８０６にコン
タクトするソース電極８０７が配設されている。

【０００７】このように構成されたＭＯＳＦＥＴは、通
常のＭＯＳＦＥＴに比べて寄生容量が小さいので高速動
作が可能となる。

【０００８】ところで、この種のＭＯＳＦＥＴの最大動
作周波数は、素子内の容量、特に出力容量によって制限
される。出力容量を小さくするには、シリコン層８００
を薄くすれば良い。これは出力容量のうちｐｎ接合容量
の占める割合が大きいからである。

【０００９】しかしながら、シリコン層８００の薄膜化
が進むと、ｎ⁺ 型ソース拡散層８０６とシリコン酸化膜
８０２との間の距離が小さくなるため、ゲート電極８０
８の下部のチャネル領域とソース電極８０７と間の抵抗
が大きくなる。

【００１０】そして、シリコン層８００の薄膜化が更に
進むと、最終的にはｎ⁺ 型ソース拡散層８０６とシリコ
ン酸化膜８０２とが接触し、上記チャネル領域とソース
電極８０７との電気的接続が断たれ、上記チャネル領域
の電位が浮いてしまう結果、正常な素子動作が不可能と
なる。

【００１１】

【発明が解決しようとする課題】上述の如く、従来のＳ
ＯＩ基板に形成されたＭＯＳＦＥＴにあっては、その最
大動作周波数を高くするためにＳＯＩ基板のシリコン層
を薄くすると、チャネル領域とソース電極との間の抵抗
が大きくなり、最悪の場合にはチャネル領域の電位が浮
いて正常な素子動作が不可能になるという問題があっ
た。

【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＳＯＩ基板のシリコン
層の薄膜化が進んでも、チャネル領域の異常電位に起因
する素子動作不良を防止し得るＳＯＩ基板に形成された
電界効果型トランジスタを提供することにある。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電界効果型トランジスタは、絶縁膜上に
形成された素子形成用半導体層と、この素子形成用半導
体層の表面に選択的に形成された第１の第１導電型半導
体層と、この第１の第１導電型半導体層の表面に選択的
に形成された第１の第２導電型半導体層と、この第１の
第２導電型半導体層に設けられた第１の主電極と、前記
第１の第１導電型半導体層の表面に選択的に形成された
第２の第２導電型半導体層と、この第２の第２導電型半
導体層に設けられた第２の主電極と、前記第２の第２導
電型半導体層と前記第１の第２導電型半導体層との間の
前記第１の第１導電型半導体層上に絶縁膜を介して設け
られた制御用電極と、前記素子形成用半導体層の表面に
選択的に形成され、且つ前記第２の主電極および前記第
１の第１導電型半導体層に接する第２の第１導電型半導
体層とを備えたことを特徴とする。

【００１４】

【作用】本発明の電界効果型トランジスタでは、ＳＯＩ
基板に形成された従来の電界効果型トランジスタには無
い第２の第１導電型半導体層を介して、第２の主電極と
制御用電極の下部の第１の第１導電型半導体層（以下、
チャネル領域という）とが繋がっている。

【００１５】このため、素子形成用半導体層と絶縁基体
とが接するまで素子形成用半導体層の薄膜化が進んで、
たとえチャネル領域と第２の第２導電型半導体層とが電
気的に分離したとしても、チャネル領域が第２の第１導
電型半導体層を介して第２の主電極に接続しているの
で、チャネル領域の電位が浮くことはない。

【００１６】したがって、本発明の電界効果型トランジ
スタによれば、素子形成用半導体層の薄膜化を強く進め
ても、チャネル領域の異常電位に起因する素子動作不良
は発生しない。

【００１７】

【実施例】以下、図面を参照しながら実施例を説明す
る。

【００１８】図１は、本発明の一実施例に係る高周波用
のＭＯＳＦＥＴの構造を示す図であり、同図（ａ）は平
面図、同図（ｂ）は同図（ａ）のＭＯＳＦＥＴのＢ−Ｂ
´断面図である。

【００１９】図中、１はシリコン支持基体を示してお
り、このシリコン支持基体１上にはシリコン酸化膜２
（絶縁基体）が形成されている。このシリコン酸化膜２
上にはシリコン層１７が形成されており、このシリコン
層１７にはシリコン酸化膜２に達するｐ型拡散層５（第
１の第１導電型半導体層）が選択的に形成され、このｐ
型拡散層５にはシリコン酸化膜２に達するｎ型ドレイン
拡散層６（第１の第２導電型半導体層）が選択的に形成
され、このｎ型ドレイン拡散層６は高不純物濃度のｎ⁺
型拡散層７を介してドレイン電極１１（第１の主電極）
に接続している。

【００２０】これらｎ型ドレイン拡散層６，ｎ⁺ 型拡散
層７とは別にこのｐ型拡散層５にはシリコン酸化膜２に
達するｎ型ソース拡散層４（第２の第２導電型半導体
層）が選択的に形成されている。このｎ型ソース拡散層
４は高不純物濃度のｎ⁺ 型拡散層３を介してソース電極
９（第２の主電極）に接続している。

【００２１】ｎ型ドレイン拡散層６とｎ型ソース拡散層
４との間の領域のｐ型拡散層５上にはゲート絶縁膜８を
介してゲート電極１０（制御用電極）が設けられてい
る。また、このゲート電極１０の下部のチャネル領域ｃ
ｈとなるｐ型拡散層５は、ｎ⁺型拡散層３およびｎ型ソ
ース拡散層４に接するｐ⁺ 型短絡用拡散層１２（第２の
第１導電型半導体層）を介してソース電極９に接続して
いる。

【００２２】このように構成されたＭＯＳＦＥＴでは、
ｎ型ソース拡散層４，ｐ型拡散層５，ｎ型ドレイン拡散
層６等の半導体層がシリコン酸化膜２に接するまで、シ
リコン層１７の薄膜化が進んでいるため、ｐｎ接合容量
の占める割合が小さくなる。したがって、出力容量が小
さくなり、従来のＭＯＳＦＥＴに比べて最大動作周波数
が高くなり、よりいっそうの高速動作が可能となる。

【００２３】しかも、チャネル領域ｃｈのｐ型拡散層５
は、ｐ⁺ 型短絡用拡散層１２を介してソース電極９に接
続しているで、チャネル領域ｃｈは所定の電位に保た
れ、シリコン層１７の薄膜化によりｐ型拡散層５とｎ型
ソース拡散層４とが電気的に分離しても、チャネル領域
ｃｈの異常電位は発生しない。

【００２４】したがって、本実施例によれば、チャネル
領域ｃｈの異常電位に起因する動作不良を招か無い、動
作周波数の高いＭＯＳＦＥＴが得られる。

【００２５】図２は、ＳＯＩ基板のシリコン層と出力容
量との関係を示す特性図である。この図２からシリコン
層の膜厚が０．３μｍを越えると出力容量が急激に大き
くなることが分かる。したがって、シリコン層の膜厚を
０．３μｍ以下にすることにより高速なＭＯＳＦＥＴが
得られる。

【００２６】図３は、ソース電極とゲート電極との間の
距離（Ｗ）をシリコン酸化膜２の膜厚（ｔ_ox）で割った
ものと、出力容量との関係を示す特性図である。この図
３からＷ／ｔ_ox≧０．０５μｍ、例えば、ｔ_oxが３μｍ
程度以上の場合には、０．２μｍよりも短くなると、急
激に出力容量が増加することが分かる。したがって、Ｗ
／ｔ_ox０．２μｍ以上にすることが好ましい。

【００２７】図４は、Ｗ／ｔ_oxと出力容量との関係を示
す特性図である。この図４からＷ／ｔ_ox≧０．５μｍ、
例えば、ｔ_oxが３μｍ程度以上の場合には、１．５μｍ
よりも短くなると、急激に出力容量が増加することが分
かる。したがって、Ｗ／ｔ_oxは１．５μｍ以上にするこ
とが好ましい。

【００２８】図５は、ＳＯＩ基板のシリコン酸化膜と出
力容量との関係を示す特性図である。この図５からシリ
コン酸化膜の厚さが２μｍ未満になると出力容量が急激
に大きくなることが分かる。したがって、シリコン酸化
膜の厚さを２μｍ以上にすることにより高速なＭＯＳＦ
ＥＴが得られる。

【００２９】以下、本発明の他の実施例に係るＭＯＳＦ
ＥＴについて説明する。なお、以下の図においては、前
出した図のＭＯＳＦＥＴと対応する部分には前出の図の
それと同一符号を付し、詳細な説明は省略する。

【００３０】図６は、本発明の他の実施例に係るＭＯＳ
ＦＥＴの平面図である。

【００３１】これは図１のＭＯＳＦＥＴの一部を変形し
たもので、ｎ⁺ 型拡散層３およびｎ型ソース拡散層４の
チャネル幅方向の寸法がｐ⁺ 型短絡用拡散層１２のそよ
りも大きくなっている。

【００３２】このように構成されたＭＯＳＦＥＴによれ
ば、有効チャネル長が先の実施例に比べて長くなるた
め、より大きい電流を流せることができるようになる。

【００３３】図７は、本発明の他の実施例に係るＭＯＳ
ＦＥＴの平面図である。

【００３４】これは図１のＭＯＳＦＥＴの一部を変形し
たもので、ｐ⁺ 型短絡用拡散層１２のチャネル長方向の
寸法を小さくし、その分ｐ型拡散層５の領域が広がって
いる例である。

【００３５】このように構成されたＭＯＳＦＥＴによれ
ば、ｐ⁺ 型短絡用拡散層１２がチャネル領域ｃｈにまで
延びなくなるので、ｐ⁺ 型短絡用拡散層１２中のｐ型不
純物がチャネル領域ｃｈに拡散することによるしきい値
電圧の変動を防止できる。

【００３６】図８は、本発明の他の実施例に係るＭＯＳ
ＦＥＴの断面図である。

【００３７】これはシリコン支持基体１の電位とドレイ
ン電極１１の電位とを同じにとっている例である。この
ようにドレイン電極１１の電位を選べば、耐圧を高くす
るためにｎ型ドレイン拡散層６，ｎ⁺ 型拡散層７を大き
く形成しても、寄生容量は増加しない。なお、図中、１
３は絶縁膜を示している。

【００３８】図９は、本発明の他の実施例に係るＭＯＳ
ＦＥＴの断面図である。

【００３９】これは図１のＭＯＳＦＥＴの一部を変形し
たもので、ゲート電極１０の側壁を側壁ゲート絶縁膜１
４で覆った例である。

【００４０】このように構成されたＭＯＳＦＥＴによれ
ば、側壁ゲート絶縁膜１４とドレイン電極１１との間、
側壁ゲート絶縁膜１４とソース電極７との間を真空或い
は空気等の気体で充満させ、この充満部分の誘電率を下
げることにより、寄生容量を低減できる。

【００４１】図１０は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００４２】これは図１のＭＯＳＦＥＴの一部を変形し
たもので、ゲート電極部（チャネル部分）のｐ型拡散層
５を小さくした例である。このようなゲート電極部は、
例えば、次のような方法により形成することができる。

【００４３】まず、図１２（ａ）に示すように、ｎ型ド
レイン拡散層６上に厚めの酸化膜１５を形成する。

【００４４】次に図１２（ｂ）に示すように、酸化膜１
５をマスクとして、斜めイオン注入によりｐ型不純物イ
オン１６をｎ型ドレイン拡散層６に注入する。このと
き、酸化膜１５の近傍のｎ型ドレイン拡散層６にはｐ型
不純物イオン１６は注入されないので、酸化膜１５の下
部にまでは侵入しない図示の如きのｐ型拡散層５が形成
される。

【００４５】次に図１２（ｃ）に示すように、酸化膜１
５上にポリシリコン膜からなる第１のゲート電極１０ａ
を形成した後、このゲート電極１０ａのｐ型拡散層５側
の側壁にポリシリコン膜からなる第２のゲート電極１０
ｂを形成する。

【００４６】次に図１２（ｄ）に示すように、ゲート電
極１０ａ，１０ｂをマスクとして、通常のイオン注入に
よりｐ型不純物イオン１６をｐ型拡散層５を注入して、
ｐ型拡散層５の領域を広げた後、ｎ型不純物イオン１７
をｐ型拡散層５を注入し、ｎ型ソース拡散層４を形成す
る。

【００４７】次に図１２（ｅ）に示すように、側壁ゲー
ト絶縁膜１４を形成して、ゲート電極部が完成する。

【００４８】また、図１２（ａ），（ｂ）に示した方法
によりｐ型拡散層５を形成する代わり、例えば、図１３
（ａ）に示すように、通常のイオン注入によりｐ型不純
物１６ｂをｎ型ドレイン拡散層６に注入し、酸化膜１５
に下部にまで延びたｐ型拡散層５を形成した後、図１３
（ｂ）に示すように、側面エッチングにより酸化膜１５
をエッチングするという方法を用いても良い。

【００４９】図１１は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００５０】これは図１０のＭＯＳＦＥＴの一部を変形
したもので、ドレイン側のｐ型拡散層５を小さくした例
である。

【００５１】図１４は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの構造を示す図であり、同図（ａ）は平面図、
同図（ｂ）は同図（ａ）のＭＯＳＦＥＴのＢ−Ｂ´断面
図である。

【００５２】本実施例のＭＯＳＦＥＴでは、ソース電極
９の下部にシリコン支持基体１に達するトレンチ溝１９
が形成され、このトレンチ溝１９はＡｌ等の熱伝導率の
高い導電材料で充填されている。なお、図中、２０はゲ
ート電極用コンタクトホールを示している。

【００５３】このように構成されたＭＯＳＦＥＴによれ
ば、ソース電極９の電位をシリコン支持基体１のそれと
同じにするためのシリコン層１７の表面部分の接地配線
が不要になり、シリコン層１７の表面部分のソース電極
９，接地配線に起因する寄生容量を低減できる。

【００５４】また、動作中にシリコン層１７で発生する
熱は、トレンチ溝１９内に充填されたＡｌ等の熱伝導率
の高い導電材料を介してシリコン支持基体１に放出でき
るという利点もある。

【００５５】図１５は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００５６】これは図１４のＭＯＳＦＥＴの一部を変形
したもので、ゲート電極１０がソース電極９の上まで延
びた例である。ゲート電極１０とソース電極９とは酸化
膜２１により電気的に分離されている。ゲート電極１０
は、例えば、ポリシリコンで形成し、その表面をシリサ
イド化する。

【００５７】このようにＭＯＳＦＥＴによれば、ゲート
電極１０が延びた分だけゲート抵抗が小さくなる。な
お、本実施例ではソース電極９の全面を覆うようにゲー
ト電極１０を延ばしたが、例えば、ｎ⁺ 型拡散層３のと
ころまでしか延ばさなければ、ソース電極９とゲート電
極１０とによる寄生容量を低減できる。

【００５８】図１６は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの構造を示す図であり、同図（ａ）は平面図、
同図（ｂ）は同図（ａ）のＭＯＳＦＥＴのＣ−Ｃ´断面
図である。

【００５９】本実施例のＭＯＳＦＥＴが図１４のそれと
異なる点は、ドレイン電極１１の下部にシリコン支持基
体１に達するトレンチ溝２２が形成されていることにあ
る。このトレンチ溝２２も図１４のそれと同様にＡｌ等
の熱伝導率の高い導電材料で充填されている。

【００６０】このように構成されたＭＯＳＦＥＴでも図
１４のそれと同様な効果が得られるのはもちろんのこ
と、発熱はドレイン側のほうが起こりやすいので、放熱
対策の点でより優れている。

【００６１】図１７は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００６２】これは図１６のＭＯＳＦＥＴの一部を変形
したもので、ゲート電極１０がドレイン電極１１の上ま
で延びた例である。すなわち、図１５のＭＯＳＦＥＴに
おいて、ソース側とドレイン側との構造を入れ替えたも
のである。なお、寄生容量を小さくするために、ドレイ
ン電極１１を覆わないようにゲート電極１０を短くして
も良い。

【００６３】図１８は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００６４】これは図１６のＭＯＳＦＥＴの一部を変形
したもので、ソース電極９をドレイン電極１１の上まで
延びた例である。ソース電極９は酸化膜２５によってゲ
ート電極１０，ドレイン電極１１と電気的に分離されて
いる。

【００６５】このように構成されたＭＯＳＦＥＴによれ
ば、ソース電極９が延びた分だけソース抵抗が小さくな
り、更に、熱伝導率の高い導電材料でソース電極９を形
成することにより、素子部の温度分布を一様にでき、ま
た、素子内の熱をソース電極９から放熱できる。

【００６６】図１９は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００６７】これは図１７のＭＯＳＦＥＴの一部を変形
したもので、ゲート電極１０とドレイン電極１１とによ
る寄生容量を小さくするために、ゲート電極１０を短く
した例である。

【００６８】図２０は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００６９】これは図１８のＭＯＳＦＥＴの一部を変形
したもので、ソース電極９とドレイン電極１１との寄生
容量を小さくするために、ソース電極９を短くした例で
ある。

【００７０】図２１は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００７１】本実施例のＭＯＳＦＥＴは、ソース電極９
およびゲート電極１０がドレイン電極１１まで延びてい
る。ゲート電極１０とドレイン電極１１とは酸化膜２６
によって電気的に分離され、また、ソース電極９とドレ
イン電極１０とは酸化膜２７によって電気的に分離され
ている。

【００７２】このように構成されたＭＯＳＦＥＴによれ
ば、ゲート抵抗およびソース抵抗の両抵抗を同時に小さ
くできる。

【００７３】図２２は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００７４】これは図２１のＭＯＳＦＥＴの一部を変形
したもので、寄生容量を小さくするために、ソース電極
９およびドレイン電極１０を短くした例である。また、
ゲート抵抗を小さくするために、ゲート電極１０の上部
はシリサイド化されている。

【００７５】図２３は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００７６】これは図２１のＭＯＳＦＥＴの一部を変形
したもので、図１７のＭＯＳＦＥＴのようにゲート電極
１０をドレイン電極１１にまで延ばした例である。な
お、図１６〜図２３のＭＯＳＦＥＴにおいてドレイン側
とソース側との構造を入れ替えても良い。

【００７７】図２４は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００７８】これは図１６のＭＯＳＦＥＴの一部を変形
したもので、より広いトレンチ溝２２を形成し、ドレイ
ン電極１１もトレンチ溝内に形成して例である。ドレイ
ン電極１１は、トレンチ溝２２内でｎ⁺ 型拡散層７と接
し、トレンチ溝２２の側壁に形成されている。トレンチ
溝２２はＡｌ等の熱伝導率の高い導電材料によって完全
には充填されていない。

【００７９】このように構成されたＭＯＳＦＥＴによれ
ば、シリコン層とドレイン電極１１および充填材料との
接触面積が増えるので、シリコン層内で発生した熱２９
をより効果的に放熱できる。

【００８０】図２５は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの断面図である。

【００８１】これは図２４のＭＯＳＦＥＴにおいて、ド
レイン側とソース側との構造を入れ替えた例である。

【００８２】このように構成されたＭＯＳＦＥＴでも図
２４のそれと同様な効果が得られるのはもちろんのこ
と、ソース電極９がチャネル領域に近付くので、パンチ
スルー耐圧が高くなるとい利点がある。

【００８３】図２６は、本発明の他の実施例に係る配線
構造を示す平面図である。また、図２７は、図２６の配
線構造の断面図を示しており、同図（ａ），同図（ｂ）
は、それぞれ図２６の配線構造のＤ−Ｄ´断面図，Ｅ−
Ｅ´断面図である。

【００８４】図中、３１はシリコン支持基体を示してお
り、このシリコン支持基体３１上にはシリコン酸化膜３
２，シリコン層３３が順次設けられ、これらシリコン酸
化膜３２，シリコン層３３によりＳＯＩ構造が形成され
ている。

【００８５】シリコン層３３の表面にはｎ⁺ 型拡散層３
４が選択的に形成され、このｎ⁺ 型拡散層３４はシリコ
ン酸化膜３２に達するトレンチ溝３５により囲まれ、シ
リコン層３３に形成された他の半導体層（不図示）から
分離されている。

【００８６】シリコン層３３の表面には酸化膜３６が形
成され、ｎ⁺ 型拡散層３４は、酸化膜３６に形成された
コンタクトホール４０，４１を介して第１の配線３７，
第３の配線３９とコンタクトしている。また、第１の配
線３７と第３の配線３９との間には第２の配線３８が配
設されている。

【００８７】このような配線構造であれば、従来の２層
配線構造のように、第１の配線３７および第３の配線３
９上に絶縁膜を介して第２の配線を形成する必要がなく
なるので、配線工程数が少なくなる。また、このような
配線構造であれば、ｎ⁺ 型拡散層３４が、トレンチ溝３
５およびシリコン酸化膜３２によって、シリコン層３３
に形成された他の半導体層と絶縁分離されているので、
ｐｎ接合等の寄生素子を排除できる。

【００８８】図２８は、本発明の他の実施例に係る配線
構造を示す平面図である。また、図２９は、図２９の配
線構造の断面図を示しており、同図（ａ），同図（ｂ）
は、それぞれ図２８の配線構造のＦ−Ｆ´断面図，Ｇ−
Ｇ´断面図である。

【００８９】本実施例の配線構造が先の実施例のそれと
異なる点は、トレンチ溝の代わりに絶縁膜によってｎ⁺
型拡散層が絶縁分離されていることにある。

【００９０】すなわち、ｎ⁺ 型拡散層３４は、シリコン
酸化膜３２に達するＬＯＣＯＳにより形成された厚いシ
リコン酸化膜４２で囲まれ、シリコン層３３に形成され
た他の半導体層と分離されている。

【００９１】このような配線構造でも先の実施例と同様
な効果が得られる他、シリコン酸化膜４２はトレンチ溝
３５より形成が容易なので、生産コストの低減化に有利
である。この配線構造は特にシリコン層３３が薄い場合
に便利である。

【００９２】図３０は、本発明の他の実施例に係る配線
構造を示す断面図である。

【００９３】これは配線領域に保護用ダイオードＤが形
成されている例である。この保護用ダイオードＤは、ｎ
⁺ 型拡散層３４と、このｎ⁺ 型拡散層３４の表面に選択
的に形成されたｐ⁺ 型拡散層４４とで構成されている。
このｐ⁺ 型拡散層４４は、酸化膜３６に形成されたコン
タクトホールを介して電極４３に接続している。この電
極４３は基準電位となるアースまたは電源に接続されて
いる。

【００９４】図３１は、本発明の他の実施例に係る配線
構造を示す断面図である。

【００９５】本実施例の配線構造は、コンタクト抵抗の
低減化を図った例で、図２７のそれと異なる点は、ｎ⁺
型拡散層３４内にトレンチ溝が形成され、このトレンチ
溝内がＡｌやポリシリコン等の導電材料４５で充填さ
れ、配線３７がこの導電材料４５を介してｎ⁺ 型拡散層
３４に接続していることにある。

【００９６】図３２は、本発明の他の実施例に係る配線
構造を示す平面図である。

【００９７】本実施例の配線構造も、コンタクト抵抗の
低減化を図った例で、図２６のそれと異なる点は、トレ
ンチ溝３５の寸法が配線３７，３８，３９の長手方向に
長くし、コンタクト面積を広くしたことにある。

【００９８】図３３は、本発明の他の実施例に係るＳＯ
Ｉ基板に形成したインダクタの構造を示す平面図であ
る。また、図３４は、図３３のインダクタの断面図を示
し、同図（ａ），同図（ｂ）は、それぞれ図３３のイン
ダクタのＨ−Ｈ´断面図，Ｉ−Ｉ´断面図を示してい
る。

【００９９】シリコン層３３の表面には、トレンチ溝３
２で絶縁分離された複数のｎ⁺ 型拡散層３４が選択的に
形成され、これは複数のｎ⁺ 型拡散層３４の全体として
の形状は、長手方向が図中の横方向の梯子状となってい
る。また、酸化膜３６上には、この酸化膜３６よりも透
磁率が大きい高透磁率層４７が設けられ、この高透磁率
層４７は酸化膜４６により被覆されている。この高透磁
率層４７上には複数の配線４８が配設されている。これ
ら各配線４８の両端は、それぞれ、隣接し、互いに絶縁
分離された異なるｎ⁺ 型拡散層３４に接続している。

【０１００】すなわち、実効的に、高透磁率層４７がヘ
リカル状の配線（複数の配線４８）で巻かれた構造のイ
ンダクタが形成されている。なお、先に説明した実施例
と同様に、ｎ⁺ 型拡散層３４内に導電材で充填されたト
レンチ溝を形成し、このトレンチ溝内に充填された導電
材を介して配線４８をｎ⁺ 型拡散層３４に接続しても良
い。

【０１０１】図３５は、本発明の他の実施例に係る配線
構造を示す図であり、同図３５（ａ）は、配線構造を示
す平面図、同図３５（ｂ）は、同図３５（ａ）の配線構
造のＪ−Ｊ´断面図である。

【０１０２】配線４９の下部のシリコン層３は、トレン
チ溝５０とシリコン酸化膜２とによって、トレンチ溝５
０外のシリコン層３と電気的に分離されている。このた
め、トレンチ溝５０内の配線４９と、トレンチ溝５０外
の他の配線や素子との間のシリコン層３を介した干渉を
小さくできる。なお、トレンチ溝の代わりにＬＯＣＯＳ
によるシリコン酸化膜を用いても良い。

【０１０３】図３６は、本発明の他の実施例に係る配線
構造を示す断面図である。

【０１０４】これは図３５のＭＯＳＦＥＴの一部を変形
したもので、二つのトレンチ溝５０，５１により、配線
４９の下部のシリコン層３を絶縁分離した例である。

【０１０５】図３７は、本発明の他の実施例に係るＳＯ
Ｉ基板上に形成したインダクタの構造を示す図であり、
同図（ａ）は、インダクタの構造を示す平面図であり、
同図（ｂ）は、同図（ａ）のインダクタのＫ−Ｋ´断面
図を示している。また、図３８は、図３５のインダクタ
の等価回路を示している。

【０１０６】シリコン層３３は、トレンチ溝３５によ
り、電位的に独立した複数の領域に区分されている。シ
リコン層３３上にはシリコン酸化膜３６を介して渦巻き
状の配線５２が形成されている。

【０１０７】このように構成されたインダクタによれ
ば、シリコン層３３が電位的に独立した複数の領域に区
分されているので、図３９，図４０に示す従来のインダ
クタに比べて、シリコン層３３を介しての配線５２同士
の容量的な結合Ｃ₁ が小さくなる。

【０１０８】なお、本実施例の場合、シリコン層３３同
士の容量的な結合Ｃ₂ が生じるが、この結合Ｃ₂ は十分
小さいので容量的な結合の実質的な増加は起こらない。

【０１０９】図４１は、本発明の他の実施例に係るＳＯ
Ｉ基板上に形成したインダクタの構造を示す図であり、
同図（ａ）は、インダクタの構造を示す平面図であり、
同図（ｂ）は、同図（ａ）のインダクタのＭ−Ｍ´断面
図を示している。

【０１１０】シリコン層３３は、トレンチ溝３５によ
り、電位的に独立した複数の領域に区分されている。シ
リコン層３３上にはシリコン酸化膜３６を介して第１の
Ｌ字状電極５３が設けられている。各第１のＬ字状電極
５３の両端は、それぞれ、隣接し、電位的に独立した異
なる領域のシリコン層３３に接続している。

【０１１１】第１のＬ字状電極５３上には酸化膜５４に
よって第１のＬ字状電極５３と直接接しない高透磁率層
５５が設けられ、この高透磁率層５５上には酸化膜５６
を介して第２のＬ字状電極５７が設けられている。各第
２のＬ字状電極５７の両端は、それぞれ、隣接し、電位
的に独立した異なる領域のシリコン層３３内の第１のＬ
字状電極５３の一端に接続されている。

【０１１２】このように構成されたインダクタによれ
ば、シリコン層３３が電位的に独立した複数の領域に区
分されているので、シリコン層３３を介してのＬ字状配
線５３，５７同士の容量的な結合が小さくなる。

【０１１３】図４２は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの構造を示す平面図である。また、図４３は、
図４２のＭＯＳＦＥＴの断面図を示しており、同図
（ａ），同図（ｂ），同図（ｃ）は、それぞれ図４５の
ＭＯＳＦＥＴのＮ−Ｎ´断面図，Ｏ−Ｏ´断面図，Ｐ−
Ｏ´断面図を示している。

【０１１４】図中、６１はシリコン支持基体を示してお
り、このシリコン支持基体６１上にはシリコン酸化膜６
２，シリコン層６３が順次設けられ、これらシリコン酸
化膜６２，シリコン層６３によりＳＯＩ構造が形成され
ている。

【０１１５】シリコン層６３には、シリコン酸化膜６２
に達する厚いシリコン酸化膜７２が島状に分布するよう
にＬＯＣＯＳにより選択的に形成され、通常のＭＯＳＦ
ＥＴに比べ、シリコン層６３の領域が少なくなってい
る。

【０１１６】すなわち、ＭＯＳＦＥＴの活性領域（素子
動作領域）として機能しない領域の大部分のシリコン層
６３が厚いシリコン酸化膜７２に変換されている。

【０１１７】そして、残ったシリコン層６３内には、通
常のＭＯＳＦＥＴと同様に、チャネル領域となるｐ型拡
散層６７，ｎ型ソース拡散層６８，ｎ型ドレイン拡散層
６９が形成されている。

【０１１８】また、ｎ型ソース拡散層６８とｎ型ドレイ
ン拡散層６３との間のｐ型拡散層６７上にはゲート絶縁
膜７０を介してゲート電極６６が配設され、更に、ｎ型
ソース拡散層６８，ｎ型ドレイン拡散層６９上にはそれ
ぞれソース電極６４，ドレイン電極６５が配設されてい
る。また、ゲート電極６６の取り出し電極７１も厚いシ
リコン酸化膜７２上に形成されている。

【０１１９】素子動作領域と電極とのコンタクトは、例
えば、図４３（ｃ）に示すドレイン電極６５と残ったシ
リコン層６３とのコンタクトのように、部分的なものと
なっている。

【０１２０】このように構成されたＭＯＳＦＥＴによれ
ば、素子動作に直接関与しないシリコン層６３が厚いシ
リコン酸化膜７２に変わっているので、電極間や電極・
基板間の寄生容量の低減化が図られる。このため、従来
のＭＯＳＦＥＴよりも高速動作のＭＯＳＦＥＴが得られ
る。

【０１２１】図４４は、本発明の他の実施例に係るバイ
ポーラトランジスタの構造を示す断面図であり、同図
（ａ），（ｂ）は、それぞれ図４３（ａ），（ｂ）の断
面図に相当するものである。

【０１２２】先の実施例と同様に、素子動作に直接関与
しないＳＯＩ構造を構成するシリコン層６３は、ＬＯＣ
ＯＳにより厚いシリコン酸化膜７２に変わっており、残
ったシリコン層６３にはｎ⁺ 型コレクタ拡散層７６，ｎ
型オフセット拡散層７５，ｐ型ベース拡散層７４，ｎ型
エミッタ拡散層７３が形成されている。

【０１２３】ｎ⁺ 型コレクタ拡散層７６からｎ型オフセ
ット拡散層７５にかけての領域上には酸化膜７７が形成
され、この酸化膜７７を覆うようにポリシリコンからな
るベース電極７９が形成されている。このベース電極７
９の上部はシリサイド化され、ベース電極７９の側部お
よび酸化膜７７の側部には側壁絶縁膜７８が形成されて
いる。また、エミッタ電極８０，コレクタ電極８１は島
状の厚いシリコン酸化膜７２群を横切るように形成され
ている。

【０１２４】このように構成されたバイポーラトランジ
スタでも、寄生容量の原因となる素子動作に直接関与し
ないシリコン層６３が減っているので、従来よりも動作
速度が上がる。

【０１２５】図４５は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの構造を示す図であり、同図（ａ）は、ＭＯＳ
ＦＥＴの構造を示す平面図であり、同図（ｂ）は、同図
（ａ）のＭＯＳＦＥＴのＱ−Ｑ´断面図である。

【０１２６】本実施例のＭＯＳＦＥＴが図４２のそれと
異なる点は、ＬＯＣＯＳにより島状の厚いシリコン酸化
膜７２群を形成するのではなく、素子動作領域となるシ
リコン層７２を囲むような厚いシリコン酸化膜７２をＬ
ＯＣＯＳにより形成していることにある。

【０１２７】ソース電極６４は腕状電極８３を介してｎ
型ソース拡散層６８に接続され、同様にドレイン電極６
５は腕状電極８２を介してｎ型ドレイン拡散層６９に接
続されている。

【０１２８】このように構成されたＭＯＳＦＥＴでも、
寄生容量の低減化が図られ、しかも、ソース電極６４お
よびドレイン電極６５の全体が厚いシリコン酸化膜７２
上に形成され、シリコン層とのコンタクトが無いため、
図４２のＭＯＳＦＥＴのそれよりも寄生容量が小さくな
る。

【０１２９】図４６は、本発明の他の実施例に係るバイ
ポーラトランジスタの構造を示す図であり、同図（ａ）
は、バイポーラトランジスタの構造を示す平面図であ
り、同図（ｂ）は、同図（ａ）のバイポーラトランジス
タのＲ−Ｒ´断面図である。

【０１３０】本実施例のバイポーラトランジスタでは、
図４５のＭＯＳＦＥＴと同様に、素子動作領域となるシ
リコン層７２を囲むような厚いシリコン酸化膜７２が、
ＬＯＣＯＳにより形成されている。また、エミッタ電極
８０は腕状電極８３を介してｎ型エミッタ拡散層７３に
接続され、同様にコレクタ電極８１は腕状電極８２を介
してｎ⁺ 型コレクタ拡散層７６に接続されている。な
お、図中、８４はベース電極７９の取り出し電極を示し
ている。

【０１３１】このように構成されたバイポーラトランジ
スタでも、図４５のＭＯＳＦＥＴの場合と同様な理由に
より、図４４のバイポーラトランジスタのそれよりも寄
生容量小さくなる。

【０１３２】図４７は、本発明の他の実施例に係るバイ
ポーラトランジスタの構造を示す図であり、同図（ａ）
は、バイポーラトランジスタの構造を示す平面図であ
り、同図（ｂ）は、同図（ａ）のバイポーラトランジス
タのＳ−Ｓ´断面図である。

【０１３３】これは図４６のバイポーラトランジスタの
一部を変形したもので、ＳＯＩ基板のシリコン酸化膜６
２としてＳＩＭＯＸ等のように薄いものを用いた例であ
る。エミッタ電極８０は腕状電極８３の代わりに帯状電
極８６を介してｎ型エミッタ拡散層７３に接続され、同
様にコレクタ電極８１は帯状電極８５を介してｎ⁺ 型コ
レクタ拡散層７６に接続されている。

【０１３４】このように構成されたバイポーラトランジ
スタでも、従来のＳＩＭＯＸ等を用いたバイポーラトラ
ンジスタよりも寄生容量が小さくなる。

【０１３５】図４８は、本発明の他の実施例に係るＭＯ
ＳＦＥＴの構造を示す断面図である。

【０１３６】これは図４５のＭＯＳＦＥＴの一部を変形
したもので、ＳＯＩ基板のシリコン酸化膜６２としてＳ
ＩＭＯＸ等のように薄いものを用いた例である。ソース
電極６４は帯状電極８６を介してｎ型ソース拡散層８５
に接続され、同様にドレイン電極６５は帯状電極８５を
介してｎ型ドレイン拡散層６９に接続されている。

【０１３７】このように構成されたＭＯＳＦＥＴでも、
寄生容量の原因となるシリコン層が、従来のＳＩＭＯＸ
等を用いたＭＯＳＦＥＴよりも少なくなっているので、
より動作速度が速くなる。

【０１３８】図４９は、本発明の他の実施例に係るＳＯ
Ｉ基板の形成方法を示す工程断面図である。

【０１３９】まず、図４９（ａ）に示すように、シリコ
ン支持基体９１として導電型がｐ^-型、面方位が（１０
０）、そして、表面がミラー研磨されたシリコンウェハ
を用意し、このシリコン支持基体９１を陽極化成して、
図４９（ｂ）に示すように、シリコン支持基体９１の表
面に多孔質シリコン層９２を形成する。

【０１４０】具体的には、まず、シリコン支持基体９１
の裏面に電極を形成し、この電極にリード線を接続す
る。次いで上記電極を耐酸化性のテープやワックス等で
保護した後、シリコン支持基体９１をフッ酸とエタノー
ルとの混合溶液中で陽極化成を行なう。

【０１４１】ここで、例えば、電流密度２０ｍＡ／ｃｍ
² の条件で陽極化成を行なえば、厚さ約１０μｍの多孔
質シリコン層９２が得られる。この多孔質シリコン層９
２の厚さは、陽極化成の条件を変えることで、広い範囲
の調整が可能となり、例えば、１００μｍを越える厚さ
にすることもできる。

【０１４２】また、上記電極を用いた方式の代わりに、
液体バックコンタクト方式により陽極化成を行なっても
良い。具体的には、図５０に示すように、シリコン支持
基体９１の前面と背面とをしきり板９９およびオーリン
グ１００でしきり、シリコン支持基体９１の背面と陽極
電極（バックコンタクト用電極）９６との間がバックコ
ンタクト用電解液９８で満たされ、シリコン支持基体９
１の前面と陰極電極９５との間がフッ酸とエタノールと
の混合溶液で満たされるようにして、陽極化成を行なえ
ば、上記電極が不要になる。

【０１４３】この後、図４９（ｃ）に示すように、例え
ば、ドライまたはウエットの酸素雰囲気中での１１００
℃の熱酸化により、多孔質シリコン層９２を絶縁膜９３
に転換する。この酸化工程は、多孔質シリコン層９２が
必要なレベルまで高抵抗化すれば良いのであって、必ず
しも完全な絶縁膜に転換する必要な無い。

【０１４４】ここで、絶縁膜９３の表面は必ずしも十分
な平坦度を有しない場合もあるので、必要に応じて絶縁
膜９３の表面を研磨する。

【０１４５】次に図４９（ｄ）に示すように、素子形成
用のシリコン基板９４と絶縁膜９３とを接着する。な
お、接着界面からの汚染を少なくするために、シリコン
基板９４の接着面側の表面に酸化膜を形成することが望
ましい。

【０１４６】最後に、図４９（ｅ）に示すように、シリ
コン基板９４の表面を研磨して、所望の厚さの素子形成
用シリコン層を有するＳＯＩ基板が完成する。

【０１４７】以上述べた形成方法によれば、絶縁膜９３
の厚さは厚膜化が容易な多孔質シリコン層９２で決ま
り、１００μｍ以上の厚さの絶縁膜９３が得られる。

【０１４８】一方、従来法では、シリコンの熱酸化によ
って絶縁膜を形成しており、この場合、絶縁膜の厚さは
３μｍが限界であった。

【０１４９】このため、本実施例によれば、従来法に比
べ、厚い絶縁膜９３が得られるので、シリコン基板９４
とシリコン支持基体９１との間の寄生容量を小さくでき
る。したがって、上記実施例で説明した高周波用のＭＯ
ＳＦＥＴ等のように高速動作が要求されるトランジスタ
に本実施例のＳＯＩ基板を用いることにより、よりいっ
そうの高速化が図られる。

【０１５０】また、パワーデバイスと呼ばれる大電圧，
大電流の素子に本実施例のＳＯＩ基板を用いることによ
り、高絶縁耐圧のパワーデバイスが得られる。

【０１５１】図５１は、本発明の他の実施例に係るコイ
ルの構造を示す断面図である。

【０１５２】これは上記方法により得られたＳＯＩ基板
を用いた車載用微小信号処理回路チップ上にコイルを形
成した例である。

【０１５３】これを形成工程に従い説明すると、まず、
素子形成用のシリコン基板９４にトランジスタ等の素子
（不図示）を形成するとと同時に、シリコン基板９４の
コイル形成領域の所定部分を絶縁膜９３が露出するまで
エッチングする。

【０１５４】次にコイル形成領域に金属膜を堆積した
後、この金属膜をパターニングしてスパイラル状のコイ
ル１０１を形成する。

【０１５５】次に絶縁膜１０２を形成した後、コイル１
０１の他端に相当する部分の絶縁膜１０２にコンタクト
ホールを開口する。

【０１５６】最後に、このコンタクトホールを介してコ
イル１０１とコンタクトする引き出し電極１０３を形成
する。

【０１５７】図５２は、本発明の他の実施例に係るＳＯ
Ｉ基板の形成方法を示す工程断面図である。

【０１５８】図５２（ａ）に示すように、シリコン支持
基体１１１上にシリコン酸化膜１１２，シリコン窒化膜
１１３を順次形成した後、これら絶縁膜１１２，１１３
をパターニングして、シリコン支持基体１１１の所望の
領域を露出させる。

【０１５９】次に図５２（ｂ）に示すように、シリコン
酸化膜１１２，シリコン窒化膜１１３をマスクとして陽
極化成を行ない、露出部分のシリコン支持基体１１１の
みに選択的に多孔質シリコン層１１４を形成する。

【０１６０】次に図５２（ｃ）に示すように、熱酸化に
より多孔質シリコン層１１４を絶縁膜１１５に転換す
る。この結果、所望の領域だけに絶縁膜１１５が形成さ
れる。

【０１６１】次に図５２（ｄ）に示すように、シリコン
酸化膜１１２，シリコン窒化膜１１３を除去した後、図
５２（ｅ）に示すように、素子形成用のシリコン基板１
１７と絶縁膜１１５と接着する。

【０１６２】最後に、図５２（ｆ）に示すように、シリ
コン基板１１７の表面を研磨して、所望の厚さの素子形
成用シリコン層を有するＳＯＩ基板が完成する。

【０１６３】以上述べた形成方法によれば、シリコン支
持基体１１１とシリコン基板１１７との間の所望の部分
の容量および絶縁耐圧を変えることができ、もって、自
由度の高い集積素子の設計が可能となる。

【０１６４】図５３は、本発明の他の実施例に係るＳＯ
Ｉ基板を用いた半導体集積回路の要部を示す断面図であ
る。

【０１６５】図中、１２１はシリコン支持基体１２１を
示しており、このシリコン支持基体１２１上にはシリコ
ン酸化膜１２２が形成されている。

【０１６６】そして、図中、左側の領域１２７のシリコ
ン酸化膜１２２上にはシリコン層１２０が形成され、こ
のシリコン層１２０内にはトランジスタ（ＭＯＳＦＥ
Ｔ）Ｔｒ１，トランジスタ（バイポーラトランジスタ）
Ｔｒ２，Ｔｒ３等の能動素子が形成されている。これら
トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はトレンチ溝１２
５により互いに絶縁分離されている。

【０１６７】一方、図中、右側の領域１２６のシリコン
酸化膜１２２上には多孔質シリコン層１２３が形成さ
れ、この多孔質シリコン層１２３上には配線や平面イン
ダクタ等の受動素子が形成されている。

【０１６８】このように構成された半導体集積回路によ
れば、寄生容量の原因となる配線や平面インダクタ等が
形成されている領域１２６のシリコン酸化膜１２２上の
絶縁膜として、多孔質シリコン層１２３が用いられてい
るので、基板・配線間の容量や、基板・インダクタ間の
寄生容量を大幅に低減できる。

【０１６９】図５４は、本発明の他の実施例に係るＳＯ
Ｉ基板を用いた半導体集積回路の要部を示す断面図であ
る。

【０１７０】これは図５３の半導体集積回路の一部を変
形したもので、領域１２６のシリコン層１２０，シリコ
ン酸化膜１２２を除去し、現れたシリコン支持基体１２
１を多孔質シリコン層１２３に転換し、この多孔質シリ
コン層１２３上に配線や平面インダクタ等を形成した例
である。本実施例の場合、より厚い多孔質シリコン層１
２３が得られるので、よりいっそうの寄生容量の低減化
が図られる。

【０１７１】図５５は、本発明の他の実施例に係るＳＯ
Ｉ基板を用いた半導体集積回路の要部を示す断面図であ
る。

【０１７２】これは領域１２６にはシリコン酸化膜１２
２を形成せずに、シリコン層表面から多孔質シリコン層
１２３を形成する例である。本実施例の場合、図５４の
半導体集積回路にあるような領域１２６と領域１２７と
の間の段差が無くなり、更に、シリコン酸化膜１２２が
無い分だけ多孔質シリコン層１２３が厚くなるため、寄
生容量を大幅に低減できる。

【０１７３】図５６は、本発明の他の実施例に係るＳＯ
Ｉ基板を用いた半導体集積回路の要部を示す断面図であ
る。

【０１７４】これは図５５の半導体集積回路の一部を変
形したもので、領域１２６に平面インダクタ等の受動素
子の他に、領域１２７と同様に能動素子であるトランジ
スタ（バイポーラトランジスタ）Ｔｒ４を形成した例で
ある。

【０１７５】多孔質シリコン層１２３上では寄生容量が
小さいので、領域１２７のトランジスタのうち、高速動
作が要求されるトランジスタを領域１２６に形成するこ
とにより、半導体集積回路の性能を大幅に向上できる。

【０１７６】

【発明の効果】以上詳述したように本発明によれば、従
来の電界効果型トランジスタには無い第２の第１導電型
半導体層を介して、第２の主電極とチャネル領域とが繋
がっているため、素子形成用半導体層の薄膜化により、
チャネル領域と第２の第２導電型半導体層とが電気的に
分離しても、チャネル領域の電位が浮くことはない。し
たがって、素子形成用半導体層の薄膜化によるチャネル
領域の異常電位に起因する素子動作不良を防止できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＭＯＳＦＥＴの構造を
示す図。

【図２】シリコン層と出力容量との関係を示す特性図。

【図３】Ｗ／ｔ_oxと出力容量との関係を示す特性図。

【図４】Ｗ／ｔ_oxと出力容量との関係を示す特性図。

【図５】シリコン酸化膜と出力容量との関係を示す特性
図。

【図６】本発明の他の実施例に係るＭＯＳＦＥＴの平面
図。

【図７】本発明の他の実施例に係るＭＯＳＦＥＴの平面
図。

【図８】本発明の他の実施例に係るＭＯＳＦＥＴの断面
図。

【図９】本発明の他の実施例に係るＭＯＳＦＥＴの断面
図。

【図１０】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図１１】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図１２】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図１３】図１１のＭＯＳＦＥＴのゲート電極部の形成
方法を示す工程断面図。

【図１４】図１１のＭＯＳＦＥＴのゲート電極部の他の
形成方法を示す工程断面図。

【図１５】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図１６】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図１７】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図１８】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図１９】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図２０】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図２１】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図２２】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図２３】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図２４】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図２５】本発明の他の実施例に係るＭＯＳＦＥＴの断
面図。

【図２６】本発明の他の実施例に係る配線構造を示す平
面図。

【図２７】図２６の配線構造の断面図。

【図２８】本発明の他の実施例に係る配線構造を示す平
面図。

【図２９】図２９の配線構造の断面図。

【図３０】本発明の他の実施例に係る配線構造を示す断
面図。

【図３１】本発明の他の実施例に係る配線構造を示す断
面図。

【図３２】本発明の他の実施例に係る配線構造を示す平
面図。

【図３３】本発明の他の実施例に係るＳＯＩ基板に形成
したインダクタの構造を示す平面図。

【図３４】図３３のインダクタの断面図。

【図３５】本発明の他の実施例に係る配線構造を示す
図。

【図３６】本発明の他の実施例に係る配線構造を示す断
面図。

【図３７】本発明の他の実施例に係るＳＯＩ基板に形成
したインダクタの構造を示す図。

【図３８】図３５のインダクタの等価回路を示す図。

【図３９】従来のＳＯＩ基板に形成したインダクタの構
造を示す図。

【図４０】図３９のインダクタの等価回路を示す図。

【図４１】本発明の他の実施例に係るＳＯＩ基板に形成
したインダクタの構造を示す図。

【図４２】本発明の他の実施例に係るＭＯＳＦＥＴの構
造を示す平面図。

【図４３】図４２のＭＯＳＦＥＴの断面図。

【図４４】本発明の他の実施例に係るバイポーラトラン
ジスタの構造を示す断面図。

【図４５】本発明の他の実施例に係るＭＯＳＦＥＴの構
造を示す図。

【図４６】本発明の他の実施例に係るバイポーラトラン
ジスタの構造を示す断面図。

【図４７】本発明の他の実施例に係るバイポーラトラン
ジスタの構造を示す断面図。

【図４８】本発明の他の実施例に係るＭＯＳＦＥＴタの
構造を示す図。

【図４９】本発明の他の実施例に係るＳＯＩ基板の形成
方法を示す工程断面図。

【図５０】液体バックコンタクト方式による多孔質シリ
コン層の形成方法を説明するための図。

【図５１】本発明の他の実施例に係るＳＯＩ基板に形成
したコイルの構造を示す断面図。

【図５２】本発明の他の実施例に係るＳＯＩ基板の形成
方法を示す工程断面図。

【図５３】本発明の他の実施例に係るＳＯＩ基板を用い
た半導体集積回路の要部を示す断面図。

【図５４】本発明の他の実施例に係るＳＯＩ基板を用い
た半導体集積回路の要部を示す断面図。

【図５５】本発明の他の実施例に係るＳＯＩ基板を用い
た半導体集積回路の要部を示す断面図。

【図５６】本発明の他の実施例に係るＳＯＩ基板を用い
た半導体集積回路の要部を示す断面図。

【図５７】従来のＭＯＳＦＥＴの構造を示す断面図。

【符号の説明】

１…シリコン支持基体 ２…シリコン酸化膜（絶縁基体） ３…ｎ⁺ 型拡散層 ４…ｎ型ソース拡散層（第２の第２導電型半導体層） ５…ｐ型拡散層（第１の第１導電型半導体層） ６…ｎ型ドレイン拡散層（第１の第２導電型半導体層） ７…ｎ⁺ 型拡散層 ８…ゲート絶縁膜（絶縁膜） ９…ソース電極（第２の主電極） １０…ゲート電極（制御用電極） １１…ドレイン電極（第１の主電極） １２…ｐ⁺ 型短絡用拡散層（第２の第１導電型半導体
層） １７…シリコン層（素子形成用半導体層）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 関村 雅之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (1)

【特許請求の範囲】
1. 【請求項１】絶縁基体上に形成された素子形成用半導体
   層と、 この素子形成用半導体層の表面に選択的に形成された第
   １の第１導電型半導体層と、 この第１の第１導電型半導体層の表面に選択的に形成さ
   れた第１の第２導電型半導体層と、 この第１の第２導電型半導体層に設けられた第１の主電
   極と、 前記第１の第１導電型半導体層の表面に選択的に形成さ
   れた第２の第２導電型半導体層と、 この第２の第２導電型半導体層に設けられた第２の主電
   極と、 前記第２の第２導電型半導体層と前記第１の第２導電型
   半導体層との間の前記第１の第１導電型半導体層上に絶
   縁膜を介して設けられた制御用電極と、 前記素子形成用半導体層の表面に選択的に形成され、且
   つ前記第２の主電極および前記第１の第１導電型半導体
   層に接する第２の第１導電型半導体層とを具備してなる
   ことを特徴とする電界効果型トランジスタ。