JP2002176107A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板１の表面部の第１及び第２の半導
体領域４・７、７間上にゲート絶縁膜２を介して第１及
び第２のゲート電極６ａ、６ｂを、それぞれ第１の半導
体領域４と電気的に短絡するように形成されてなる半導
体装置の製造方法において、ゲート電極６ａ、６ｂ直下
の基板１表面部にそれぞれ形成される２つのチャネルの
チャネル長Ｃ１、Ｃ２のバラツキを低減させて、電位差
を低減する。 【解決手段】 Ｎ型ドレイン領域４の両端縁（ソース７
側の両端縁）及びこのＮ型ドレイン領域４の両側に形成
される一対のＮ型ソース領域７、７のドレイン４側の端
縁を、共に、第１及び第２のゲート電極６ａ、６ｂをマ
スクとするセルフアラインにより位置規定するするよう
に、ドレイン領域４及びソース領域７を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に、半導体基板表面部に、少なくとも該表面部
の導電型と逆の導電型の第１の半導体領域と、該第１の
半導体領域の両側に離間して位置する、第１の半導体領
域と同じ導電型の一対の第２の半導体領域が形成され、
上記第１及び第２の半導体領域間の上記半導体基板上に
ゲート絶縁膜を介して第１及び第２のゲート電極がそれ
ぞれ上記第１の半導体領域と短絡するように形成されて
なる半導体装置を製造する半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】固体撮像装置等に使用される半導体装置
の一種に、例えばＰ型シリコン基板にドレイン（或いは
ソース）を成すＮ型拡散層及び該Ｎ型拡散層の両側に適
宜離間して位置する一対のソース（或いはドレイン）を
成すＮ型拡散層が形成され、該Ｎ型拡散層及びＮ型拡散
層間の上記Ｐ型シリコン基板上にゲート絶縁膜を介して
第１及び第２のゲート電極がそれぞれ上記Ｎ型拡散層と
短絡するように形成されたＭＯＳ構造を有するものが知
られている。この半導体装置は、第１のゲート電極をゲ
ートとするＭＯＳトランジスタと、第２のゲート電極を
ゲートとするＭＯＳトランジスタ、即ち複数のＭＯＳト
ランジスタを有するのである。

【０００３】図３（Ａ）〜（Ｈ）はそのような半導体装
置の従来例の一つを工程順に示す断面図である。 （Ａ）先ず、図３（Ａ）に示すように、例えばＰ型シリ
コン基板１１の表面部に熱酸化法等により全面的にゲー
ト酸化膜（ゲート絶縁膜）１２を形成した後、該ゲート
酸化膜１２上にドレイン領域を形成すべき位置のみに開
口１３ａを設けたレジスト膜１３を形成する。次に、該
レジスト膜１３をマスクとしてＮ型不純物をイオン注入
してＮ型ドレイン領域１４を形成する。

【０００４】（Ｂ）次に、上記レジスト膜１３をマスク
としてゲート酸化膜１２を選択的にエッチングすること
によりＮ型ドレイン領域１４を露出する開口１２ａを形
成し、その後、該レジスト膜１３を除去する。図３
（Ｂ）は該レジスト膜１３除去後の状態を示す。

【０００５】（Ｃ）次に、図３（Ｃ）に示すように、Ｃ
ＶＤ法等によりゲート電極となる多結晶シリコン膜の如
き導電膜１５を形成し、その後、該導電膜１５上にゲー
ト電極を形成すべき位置のみを覆うパターンのレジスト
膜１３を形成する。このレジスト膜１３は、既に形成さ
れているＮ型ドレイン領域１４と所定の位置関係を有す
るように位置合わせされて形成される。

【０００６】（Ｄ）次に、上記レジスト膜１３をマスク
として導電膜１５を選択的にエッチングすることにより
ゲート電極１６を形成し、その後、該レジスト膜１３を
除去する。該ゲート電極１６はＮ型ドレイン領域１４と
短絡されており、後述する本発明の半導体装置における
第１のゲート電極と第２のゲート電極とを兼ねる。図３
（Ｄ）は該レジスト膜１３除去後の状態を示す。

【０００７】（Ｅ）次に、ソース領域を形成すべき位置
のみに開口１３ｂを設けたレジスト膜１３を新たに形成
し、該ゲート電極１６及び該レジスト膜１３をマスクと
してＮ型不純物をイオン注入してＮ型ソース領域１７、
１７を形成する。従って、この場合、該Ｎ型ソース領域
１７、１７のドレイン（チャンネル）側の端縁は上記ゲ
ート電極１６によるセルフアラインにより位置が規定さ
れることになる。図３（Ｅ）はＮ型ドレイン領域１４の
両側に一対のＮ型ソース領域１７、１７が形成された状
態を示す。

【０００８】（Ｆ）その後、図３（Ｆ）に示すように、
レジスト膜１３を除去する。 （Ｇ）次に、ＣＶＤ法等によりシリコン酸化膜の如き層
間絶縁膜１８を形成し、その後、レジストマスクを用い
たエッチングにより層間絶縁膜１８の一部にゲート電極
１６を露出させる開口１８ａを形成する。図３（Ｇ）は
その開口１８ａ形成後の状態を示す。

【０００９】（Ｈ）次に、図３（Ｈ）に示すように、ス
パッタ法等によりアルミニウムの如き導電膜を形成した
後、レジストマスクを用いたエッチングにより該導電膜
を選択的にエッチングすることにより上記開口１８ａを
通じてゲート電極１６を電気的に取り出す金属配線１９
を形成する。

【００１０】以上の工程により、ゲート電極１６と短絡
されたＮ型ドレイン領域１４を共通のドレイン領域と
し、このドレイン領域１４とその両側に離間して位置す
る一対のＮ型ソース領域１７、１７と、その間の部分及
びドレイン上に位置するゲート電極１６と、該電極１６
直下において基板１１表面に位置するチャネル長Ｃ１、
Ｃ２の２つのチャネルとからなるＭＯＳ構造の半導体装
置が製造される。

【００１１】

【発明が解決しようとする課題】ところで、従来の半導
体装置の製造方法は、図３（Ｃ）に示したように、ゲー
ト電極１６を形成するためのマスクとなるレジスト膜１
３を、既に形成されているＮ型ドレイン領域１４を基準
にマスク合わせを行って形成しているので、上記チャン
ネル長Ｃ１、Ｃ２の精度はそのマスク合わせ精度に依存
する。従って、上記チャネル長Ｃ１、Ｃ２にバラツキが
発生し、その結果、チャンネル長がＣ１のチャンネルを
有するＭＯＳトランジスタと、チャンネル長がＣ２のチ
ャンネルを有するＭＯＳトランジスタトランジスタのし
きい値電圧に差が生ずるという問題があった。

【００１２】即ち、上記Ｎ型ドレイン領域１４に対して
マスク合わせを行って形成されたレジスト膜１３のずれ
が０の場合は、図４（Ａ）に示すように、ゲート電極１
６がＮ型ドレイン領域１４を中心にして左右方向に同じ
長さに形成されるので、上記チャネル長Ｃ１、Ｃ２にバ
ラツキは発生しないので問題はない。つまり、短チャン
ネル効果があってもチャンネル長が同一なのでその二つ
のＭＯＳトランジスタはしきい値電圧が同じになり、そ
の間に電圧差が生じない。

【００１３】しかしながら、上記Ｎ型ドレイン領域１４
に対してマスク合わせを行って形成されたレジスト膜１
３が例えば右方向にずれた場合は、図４（Ｂ）に示すよ
うに、ゲート電極１６がＮ型ドレイン領域１４を中心に
して右方向に長く形成されるので、上記チャネル長Ｃ
１、Ｃ２にバラツキが発生して、Ｃ１＜Ｃ２と不均一に
なる。従って、その二つのＭＯＳトランジスタが短チャ
ンネル効果のあるものであれば、そのチャネル長の違い
に起因してＭＯＳトランジスタのしきい値電圧に差が生
じるのである。

【００１４】本発明はこのような問題点を解決すべくな
されたものであり、半導体基板の表面部の第１及び第２
の半導体領域間の該半導体基板表面部上にゲート絶縁膜
を介して第１及び第２のゲート電極がそれぞれ上記第１
の半導体領域と短絡するように形成されてなる半導体装
置の製造方法において、ゲート電極直下の基板表面にそ
れぞれ形成される２つのチャネルのチャネル長のバラツ
キ、アンバランスを低減させて、本来同一であるべきＭ
ＯＳトランジスタのしきい値電圧の差を低減乃至なくす
ことを目的とする。

【００１５】

【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、半導体基板上にゲート絶縁膜を介して
一体の第１のゲート電極及び第２のゲート電極を形成す
る工程と、該第１及び第２のゲート電極を少なくともマ
スクとして用いてセルフアラインにより位置決めされる
ように第１導電型不純物を導入することにより上記第１
及び第２のゲート電極下に上記第１の半導体領域を形成
する工程と、上記第１及び第２のゲート電極下のゲート
絶縁膜を選択的に除去して上記第１の第１導電型半導体
領域を露出させる工程と、少なくとも上記第１及び第２
のゲート電極をマスクとして用いてチャンネル側がセル
フアラインにより位置決めされるように不純物を導入し
て、上記第１の半導体領域の両側に位置するように一対
の第２の第１導電型半導体領域を形成する工程と、上記
第１及び第２のゲート電極と上記第１の第１導電型半導
体領域とを短絡させるように金属配線を形成する工程と
を有することを特徴とする。

【００１６】従って、請求項１記載の半導体装置の製造
方法によれば、第１及び第２のゲート電極をマスクとす
る不純物導入により該ゲート電極下にセルフアラインに
より第１の第１導電型半導体領域を形成し、更に、上記
第１及び第２のゲート電極をマスクとしてその外側（チ
ャンネル方向における外側）下に一対の第２の第１導電
型半導体領域を形成するので、ゲート電極直下の基板表
面にそれぞれ形成される２つのチャネルのチャネル長の
バラツキを低減させて、二つのＭＯＳトランジスタのし
きい値電圧の差を低減乃至なくすことができる。

【００１７】請求項３の半導体装置の製造方法は、半導
体基板上にゲート絶縁膜を介して第１のゲート電極及び
第２のゲート電極を形成する工程と、該第１及び第２の
ゲート電極と選択的に形成したレジスト膜をマスクとし
て上記半導体基板表面部に不純物を導入することにより
上記第１の半導体領域とその両側の一対の上記第２の半
導体領域とを同時に形成する工程と、上記第１及び第２
のゲート電極と上記第１の半導体領域とを短絡させるよ
うに金属配線を形成する工程とを有することを特徴とす
る。

【００１８】従って、請求項３の半導体装置の製造方法
によれば、第１及び第２のゲート電極と選択的に形成し
たレジスト膜をマスクとして上記半導体基板表面部に不
純物を導入することにより上記第１の半導体領域とその
両側の一対の上記第２の半導体領域とを形成するので、
ゲート電極直下の基板表面にそれぞれ形成される２つの
チャネルのチャネル長のバラツキを低減させて、二つの
ＭＯＳトランジスタのしきい値電圧の差を低減すること
ができる。更に、請求項３の半導体装置の製造方法によ
れば、上記第１の半導体領域とその両側の一対の上記第
２の半導体領域とを同時に形成するので、不純物を導入
する工程を１工程低減することが可能になる。

【００１９】

【発明の実施の形態】本発明の第１のものは、基本的に
は、第１及び第２の半導体領域間の半導体基板上にゲー
ト絶縁膜を介して第１及び第２のゲート電極がそれぞれ
上記第１の半導体領域と短絡するように形成されてなる
半導体装置の製造方法において、上記半導体基板上にゲ
ート絶縁膜を介して第１のゲート電極及び第２のゲート
電極を形成する工程と、上記第１及び第２のゲート電極
をマスクとしてセルフアラインにより第１導電型不純物
を導入して、上記第１及び第２のゲート電極間の上記半
導体基板表面部に上記第１の半導体領域を形成する工程
と、上記第１及び第２のゲート電極間の上記ゲート絶縁
膜を選択的に除去して上記第１の半導体領域を露出させ
る工程と、上記第１及び第２のゲート電極をマスクとし
てセルフアラインにより不純物を導入して、上記第１の
半導体領域の両側に離間して位置するように一対の第２
の半導体領域を形成する工程と、上記第１及び第２のゲ
ート電極と上記第１の半導体領域とを短絡させるように
金属配線を形成する工程とを有することを特徴とする
が、ゲート絶縁膜はシリコン半導体基板の表面部を加熱
酸化することによりＳｉＯ₂により形成する（ＭＯＳ構
造）ようにしても良いし、ＳｉＯ₂／ＳｉＮ／ＳｉＯ₂の
三層膜で形成する（ＭＯＮＯＳ構造）ようにしても良
い。

【００２０】また、第１の第１導電型半導体領域により
ドレイン領域を形成し、第２の第１導電型半導体領域に
よりソース領域を形成するのが一般的であるが、必ずし
もこのようにすることが不可欠であるというわけではな
く、その逆、即ち、第１の半導体領域によりソース領域
を形成し、第２の半導体領域により一対のドレイン領域
を形成するようにしても良い。

【００２１】本発明の第２のものは、第１のものにおい
ては異なる不純物導入工程で形成した第１の半導体領域
と、その両側の一対の第２の半導体領域とを、１回の不
純物導入工程で同時に形成するものであり、その際に不
純物導入に対するマスクとして、第１及び第２のゲート
電極の他に、選択的に形成したレジスト膜を用いる。こ
のような態様でも実施することができる。

【００２２】

【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１（Ａ）〜（Ｈ）は本発明半導体装置の製造
方法の一つの実施例を工程順に示すを示す断面図であ
る。

【００２３】（Ａ）先ず、例えばＰ型シリコン半導体基
板１を用意し、熱酸化法等により全面にゲート酸化膜
（ゲート絶縁膜）２を形成し、次に、ＣＶＤ法等により
ゲート電極となる多結晶シリコン膜の如き導電膜５を形
成し、その後、ゲート電極を形成すべき位置のみを覆う
ようにパターニングされたレジスト膜３を形成する。図
１（Ａ）は該レジスト膜３形成後の状態を示す。

【００２４】（Ｂ）次に、上記レジスト膜３をマスクと
して導電膜５を選択的にエッチングすることにより第１
のゲート電極６ａ及び第２のゲート電極６ｂを形成し、
その後、図１（Ｂ）に示すように、該レジスト膜３を除
去する。

【００２５】（Ｃ）次に、図１（Ｃ）に示すように、ド
レイン領域を形成すべき位置のみに開口３ａを設けたレ
ジスト膜３を新たに形成し、次に、第１のゲート電極６
ａ及び第２のゲート電極６ｂとレジスト膜３をマスクと
してＮ型不純物をイオン注入することによりＮ型ドレイ
ン領域４を形成する。この場合、該ゲート電極６ａ、６
ｂによるセルフアラインにより、Ｎ型ドレイン領域４の
ソース側の端縁が位置規定されるように不純物のイオン
注入をすることが重要である。従って、レジスト膜３は
ゲート電極６ａ、６ｂ上はその内側に食み出ないように
覆うようにパターニングする必要がある。図１（Ｃ）は
ドレイン領域４形成後の状態を示す。

【００２６】（Ｄ）次に、上記レジスト膜３をマスクと
してゲート酸化膜２を選択的にエッチングすることによ
りＮ型ドレイン領域４を露出する開口２ａを形成し、そ
の後、上記レジスト膜３を除去する。図１（Ｄ）は該レ
ジスト膜３除去後の状態を示す。

【００２７】（Ｅ）次に、ソース領域を形成すべき位置
のみに開口３ｂを設けたレジスト膜３を新たに形成し、
その後、該レジスト膜３と、第１のゲート電極６ａ及び
第２のゲート電極６ｂをマスクとしてＮ型不純物をイオ
ン注入することにより一対のＮ型ソース領域７、７を形
成する。この場合、該ゲート電極６ａ、６ｂによるセル
フアラインにより一対のＮ型ソース領域７、７のドレイ
ン領域４側の端縁が位置規定されるようにすることが必
要である。そのためには、上記レジスト膜３を上記ゲー
ト電極６ａ、６ｂ及びドレイン領域４を覆う部分におい
ては外側（ソース領域７、７側）に食み出ないようにパ
ターニングする必要がある。さもないと、ゲート電極６
ａ、６ｂによるセルフアラインが利かなくなるからであ
る。図１（Ｅ）は該ソース領域７、７形成後の状態を示
す。 （Ｆ）その後、図１（Ｆ）に示すように、上記レジスト
膜３を除去する。

【００２８】（Ｇ）次に、ＣＶＤ法等により全面にシリ
コン酸化膜のような層間絶縁膜膜８を形成し、次いで、
レジストマスクを用いたエッチングにより層間絶縁膜８
の一部に第１のゲート電極６ａ、第２のゲート電極６ｂ
及びＮ型ドレイン領域４を露出する開口８ａを形成す
る。図１（Ｇ）は該開口８ａ形成後の状態を示す。

【００２９】（Ｈ）次に、スパッタ法等により全面にア
ルミニウムのような導電膜を形成した後、レジストマス
クを用いたエッチングにより該導電膜を選択的にエッチ
ングすることにより上記開口８ａを通じて第１のゲート
電極６ａ及び第２のゲート電極６ｂを外部に引き出す金
属配線９を形成する。該金属配線９により第１のゲート
電極６ａ及び第２のゲート電極６ｂはＮ型ドレイン領域
４と短絡される。

【００３０】以上の各工程により、第１のゲート電極６
ａ及び第２のゲート電極６ｂと短絡されたＮ型ドレイン
領域４を共通のドレイン領域とし、このドレイン領域４
と一対のＮ型ソース領域７、７との間の第１及び第２の
ゲート電極６ａ、６ｂ直下の基板１表面にそれぞれチャ
ネル長Ｃ１、Ｃ２の２つのチャネルが形成され、二つの
ＭＯＳトランジスタを有する半導体装置が出来上がる。

【００３１】このように、本半導体装置の製造方法によ
れば、図１（Ａ）に示すように、予め形成したレジスト
膜３をマスクとして第１及び第２のゲート電極６ａ、６
ｂを形成した後、図１（Ｃ）に示すように、第１及び第
２のゲート電極６ａ、６ｂをマスクとするセルフアライ
ンによりＮ型不純物をイオン注入してＮ型ドレイン領域
４を形成し、さらに図１（Ｅ）に示すように、第１及び
第２のゲート電極６ａ、６ｂをマスクとするセルフアラ
インによるＮ型不純物のイオン注入によりＮ型ソース領
域７、７のチャンネル側を規定するので、チャンネル長
Ｃ１、Ｃ２にバラツキが生じない。

【００３２】即ち、従来のように、ゲート電極１６を形
成するためのマスクとなるレジスト膜１３を、既に形成
されているＮ型ドレイン領域１４を基準にマスク合わせ
を行うようなことはしないため、そのチャンネル長Ｃ
１、Ｃ２の寸法精度がマスク合わせ精度に依存するよう
なことはなくなる。従って、チャネル長Ｃ１、Ｃ２にバ
ラツキが発生して二つのＭＯＳトランジスタのしきい値
電圧に差が生じなくなる。

【００３３】本半導体装置の製造方法によれば、Ｎ型ド
レイン領域４両端（ソース側の端縁）及びこのＮ型ドレ
イン領域４の両側に形成される一対のＮ型ソース領域７
のドレイン側の端縁）は、共に、第１及び第２のゲート
電極６ａ、６ｂをマスクとするセルフアラインにより形
成されるので、第１及び第２のゲート電極６ａ、６ｂ直
下の基板１表面にそれぞれ形成される２つのチャネルの
チャネル長Ｃ１、Ｃ２のバラツキを低減させて、電位差
を低減することができる。

【００３４】図２（Ａ）〜（Ｇ）は本発明半導体装置の
製造方法の第２の実施例を工程順に示す断面図である。
本実施例は、図１に示す実施例とは、第１の半導体領域
４と、第２の半導体領域７、７とを１回の不純物導入工
程で同時に形成するという点で異なっている。

【００３５】（Ａ）Ｐ型シリコン半導体基板１を用意
し、熱酸化法等により全面にゲート酸化膜（ゲート絶縁
膜）２を形成し、次に、ＣＶＤ法等によりゲート電極と
なる多結晶シリコン膜の如き導電膜５を形成し、その
後、ゲート電極を形成すべき位置のみを覆うようにパタ
ーニングされたレジスト膜３を形成するという、図１
（Ａ）に示す状態を形成する。次に、上記レジスト膜３
をマスクとして導電膜５を選択的にエッチングすること
により第１のゲート電極６ａ及び第２のゲート電極６ｂ
を形成し、その後、該レジスト膜３を除去する。図２
（Ａ）はそのレジスト膜３の除去後の状態を示す。この
工程までは、図１に示す実施例と共通する。

【００３６】（Ｂ）次に、図２（Ｂ）に示すように、上
記第１のゲート電極６ａ、第２のゲート電極６ｂの外側
に、ソース領域を形成すべき位置に開口ができるように
パターニングされたレジスト膜３を新たに形成し、該第
１のゲート電極６ａ及び第２のゲート電極６ｂとレジス
ト膜３をマスクとしてＮ型不純物をイオン注入すること
によりＮ型ドレイン領域４とＮ型ソース領域７、７を同
時に形成する。

【００３７】（Ｃ）次に、図２（Ｃ）に示すように、上
記レジスト膜３を除去する。 （Ｄ）次に、図２（Ｄ）に示すように、第１及び第２の
ゲート電極６ａ、６ｂ上を含め半導体基板１上を、ドレ
イン領域４のみが開口するように覆うパターンのレジス
ト膜３を形成し、該レジスト膜３及び第１及び第２のゲ
ート電極６ａ、６ｂをマスクとして不純物を導入するこ
とにより、ドレイン領域４の不純物濃度を調整する。３
ａはレジスト膜３の開口である。

【００３８】（Ｅ）次に、図２（Ｅ）に示すように、上
記レジスト膜３を除去する。 （Ｆ）次に、ＣＶＤ法等により全面にシリコン酸化膜の
ような層間絶縁膜膜８を形成し、次いで、レジストマス
クを用いたエッチングにより層間絶縁膜８の一部に第１
のゲート電極６ａ、第２のゲート電極６ｂ及びＮ型ドレ
イン領域４を露出する開口８ａを形成する。図２（Ｆ）
は該開口８ａ形成後の状態を示す。

【００３９】（Ｇ）次に、スパッタ法等により全面にア
ルミニウムのような導電膜を形成した後、レジストマス
クを用いたエッチングにより該導電膜を選択的にエッチ
ングすることにより、図２（Ｇ）に示すように、上記開
口８ａを通じて第１のゲート電極６ａ及び第２のゲート
電極６ｂを外部に引き出す金属配線９を形成する。該金
属配線９により第１のゲート電極６ａ及び第２のゲート
電極６ｂはＮ型ドレイン領域４と短絡される。

【００４０】このような方法によっても、Ｃ１、Ｃ２を
等しくすることができ、従って、短チャンネル効果があ
っても二つのＭＯＳトランジスタのしきい値電圧に差が
ない半導体装置を得ることができる。

【００４１】尚、図２（Ｄ）、（Ｅ）の工程を省略する
ようにしても良い。この場合、ドレイン領域４とソース
領域７、７とは同じ不純物濃度になるが、半導体装置の
製造工程数は減少する。

【００４２】なお、上記各実施例では、各半導体領域
４、７、７の導電型がｎ型であったが、該各半導体領域
の導電型をＰ型に、半導体基板１をＮ型にしても良く、
図１、図２に示した例は飽くまで一例に過ぎない。ま
た、ドレイン領域とソース領域を逆にした態様でも本発
明を実施できること発明の実施の形態の項で述べた通り
である。

【００４３】

【発明の効果】請求項１記載の半導体装置の製造方法に
よれば、第１及び第２のゲート電極をマスクとする不純
物導入により該ゲート電極間の下にセルフアラインによ
り第１の半導体領域を形成し、更に、上記第１及び第２
のゲート電極をマスクとしてその外側（チャンネル方向
における外側）下に一対の第２の半導体領域を形成する
ので、ゲート電極直下の基板表面にそれぞれ形成される
２つのチャネルのチャネル長のバラツキを低減させて、
電位差を低減することができる。

【００４４】請求項２記載の半導体装置の製造方法によ
れば、第１及び第２のゲート電極をマスクとしてセルフ
アラインにより、かつレジストをマスクとして用いて第
１及び第２の半導体領域を形成するので、第１及び第２
の半導体領域を所定位置に精度良く形成することができ
る。

【００４５】請求項３記載の半導体装置の製造方法によ
れば、第１及び第２のゲート電極と選択的に形成したレ
ジスト膜をマスクとして上記半導体基板表面部に不純物
を導入することにより上記第１の半導体領域とその両側
の一対の上記第２の半導体領域とを形成するので、ゲー
ト電極直下の基板表面にそれぞれ形成される２つのチャ
ネルのチャネル長のバラツキを低減させて、二つのＭＯ
Ｓトランジスタのしきい値電圧の差を低減することがで
きる。

【００４６】更に、上記第１の半導体領域とその両側の
一対の上記第２の半導体領域とを同時に形成するので、
不純物を導入する工程を１工程低減することが可能にな
る。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｈ）は本発明半導体装置の製造方法
の第１の実施例を工程順に示す断面図である。

【図２】（Ａ）〜（Ｇ）は本発明半導体装置の製造方法
の第２の実施例を工程順に示す断面図である。

【図３】（Ａ）〜（Ｈ）半導体装置の製造方法の一つの
従来例を工程順に示す断面図である。

【図４】（Ａ）、（Ｂ）は従来の半導体装置の製造方法
により製造された半導体装置の各別の例を示す断面図
で、（Ａ）はチャンネル長Ｃ１、Ｃ２にアンバランスが
ない場合を、（Ｂ）はチャンネル長Ｃ１、Ｃ２にアンバ
ランスがある場合をそれぞれ示す。

【符号の説明】

１…シリコン半導体基板、２…ゲート酸化膜（ゲート絶
縁膜）、２ａ、８ａ…開口、３…レジスト、３ａ、３ｂ
…開口、４…第１の半導体領域（Ｎ型ドレイン領域）、
５…導電層、６ａ…第１のゲート電極、６ｂ…第２の
ゲート電極、７…第２の半導体領域（Ｎ型ソース領
域）、８…層間絶縁膜、９…金属配線。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面部に少なくとも該表面
   部とは逆導電型の第１の半導体領域と、該第１の半導体
   領域の両側に離間して位置する、該半導体領域と同じ導
   電型の一対の第２の半導体領域とが形成され、上記第１
   及び第２の半導体領域間上にゲート絶縁膜を介して第１
   及び第２のゲート電極がそれぞれ上記第１の半導体領域
   と短絡するように形成されてなる半導体装置の製造方法
   において、 上記半導体基板上にゲート絶縁膜を介して第１のゲート
   電極及び第２のゲート電極を形成する工程と、 少なくとも上記第１及び第２のゲート電極をマスクとし
   て上記半導体基板表面部に不純物を導入することにより
   上記第１の半導体領域を、該第１及び第２のゲート電極
   によるセルフアラインにより該第１の半導体領域の第２
   の半導体領域側の端縁を位置規定するように、形成する
   工程と、 上記第１及び第２のゲート電極間上の上記ゲート絶縁膜
   を除去して上記第１の半導体領域を露出させる工程と、 少なくとも上記第１及び第２のゲート電極をマスクとし
   て不純物を導入することにより上記第１の半導体領域の
   両側に一対の第２の半導体領域を、該領域の第１の半導
   体領域側の端縁を上記第１及び第２のゲート電極による
   セルフアラインで位置規定するように、形成する工程
   と、 上記第１及び第２のゲート電極と上記第１の半導体領域
   とを短絡させるように金属配線を形成する工程とを有す
   ることを特徴とする半導体装置の製造方法。
2. 【請求項２】 上記第１の半導体領域を形成する工程及
   び上記第２の半導体領域を形成する工程を、上記第１及
   び第２のゲート電極と共にレジストをマスクとして用い
   て行うことを特徴とする請求項１記載の半導体装置の製
   造方法。
3. 【請求項３】 半導体基板の表面部に少なくとも該表面
   部とは逆導電型の第１の半導体領域と、該第１の半導体
   領域の両側に離間して位置する、該半導体領域と同じ導
   電型の一対の第２の半導体領域とが形成され、上記第１
   及び第２の半導体領域間上にゲート絶縁膜を介して第１
   及び第２のゲート電極がそれぞれ上記第１の半導体領域
   と短絡するように形成されてなる半導体装置の製造方法
   において、 上記半導体基板上にゲート絶縁膜を介して第１のゲート
   電極及び第２のゲート電極を形成する工程と、 少なくとも上記第１及び第２のゲート電極と選択的に形
   成したレジスト膜をマスクとして上記半導体基板表面部
   に不純物を導入することにより上記第１の半導体領域と
   その両側の一対の上記第２の半導体領域とを同時に形成
   する工程と、 上記第１及び第２のゲート電極と上記第１の半導体領域
   とを短絡させるように金属配線を形成する工程と、 を有することを特徴とする半導体装置の製造方法。