JPH01132163A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01132163A JPH01132163A JP62291348A JP29134887A JPH01132163A JP H01132163 A JPH01132163 A JP H01132163A JP 62291348 A JP62291348 A JP 62291348A JP 29134887 A JP29134887 A JP 29134887A JP H01132163 A JPH01132163 A JP H01132163A
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Classifications
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体装置に関し、特に、MOS(メタル9
オキサイド・セミコンダクタ)型FET (7[!界効
果トランジスタ)のゲート電極と拡散層との電気的接続
構造に関する。
オキサイド・セミコンダクタ)型FET (7[!界効
果トランジスタ)のゲート電極と拡散層との電気的接続
構造に関する。
[従来の技術]
第5A図は従来のSRAM(スタティック・ランダム・
アクセス・メモリ)のメモリセルにおけるMOSFET
のゲート電極の一端と他の拡散層とを電気的に接続する
構造の一例を示す平面図であり、第5B図は第5A図に
示す線V−■に沿う断面図である。第5A図および第5
B図に示すように、p型半導体基板1の所定領域には、
n型の拡散層3が設けられており、該n型拡散層3の端
部上にはゲート酸化膜11が設けられており、このゲー
ト酸化膜11に連なって厚い酸化膜による素子分離領域
2が設けられている。この素子分離領域2およびゲート
酸化膜11上にはゲート電極としての多結晶シリコン膜
4およびMoSi、WSiのような高融点金属シリサイ
ド膜5が設けられており、ゲート電極の周囲には、LD
D (ライトリ−・ドープト・ドレイン)構造トランジ
スタの酸化膜サイドスペーサ6が設けられている。そし
て、拡散層3上の一部領域を除く領域および高融点シリ
サイド膜5上の一部の領域を除(領域には、それぞれC
VD酸化膜7が設けられている。
アクセス・メモリ)のメモリセルにおけるMOSFET
のゲート電極の一端と他の拡散層とを電気的に接続する
構造の一例を示す平面図であり、第5B図は第5A図に
示す線V−■に沿う断面図である。第5A図および第5
B図に示すように、p型半導体基板1の所定領域には、
n型の拡散層3が設けられており、該n型拡散層3の端
部上にはゲート酸化膜11が設けられており、このゲー
ト酸化膜11に連なって厚い酸化膜による素子分離領域
2が設けられている。この素子分離領域2およびゲート
酸化膜11上にはゲート電極としての多結晶シリコン膜
4およびMoSi、WSiのような高融点金属シリサイ
ド膜5が設けられており、ゲート電極の周囲には、LD
D (ライトリ−・ドープト・ドレイン)構造トランジ
スタの酸化膜サイドスペーサ6が設けられている。そし
て、拡散層3上の一部領域を除く領域および高融点シリ
サイド膜5上の一部の領域を除(領域には、それぞれC
VD酸化膜7が設けられている。
また、CVD酸化膜7の一部、n型拡散層3の一部、酸
化膜サイドスペーサ6および高融点金属シリサイド膜5
の一部上には、高濃度の不純物を有する多結晶シリコン
膜8が設けられている。さらに、素子分離領域2下には
、反転防止のための濃度の濃いp型不純物領域が設けら
れている。
化膜サイドスペーサ6および高融点金属シリサイド膜5
の一部上には、高濃度の不純物を有する多結晶シリコン
膜8が設けられている。さらに、素子分離領域2下には
、反転防止のための濃度の濃いp型不純物領域が設けら
れている。
第5B図に示すように、ゲート電極はいわゆるポリサイ
ド構造となっており、高濃度の不純物を含んだ多結晶シ
リコンと高融点金属シリサイドの2層からなる。さらに
、MOSFETはLDD構造のため、ゲート電極の周囲
に酸化膜のサイドスペーサを有している。こうした構造
を持ったゲート電極と、その下層部に位置するn型拡散
層とを電気的に接続するため、層間絶縁膜であるCVD
酸化膜7にゲート電極とn型拡散層3に共通に割当てら
れたコンタクト孔9(その意味で、以後シェアードコン
タクトと呼ぶ)を開口させた後、第2の多結晶シリコン
層を選択的にシェアードコンタクト孔9に堆積させる。
ド構造となっており、高濃度の不純物を含んだ多結晶シ
リコンと高融点金属シリサイドの2層からなる。さらに
、MOSFETはLDD構造のため、ゲート電極の周囲
に酸化膜のサイドスペーサを有している。こうした構造
を持ったゲート電極と、その下層部に位置するn型拡散
層とを電気的に接続するため、層間絶縁膜であるCVD
酸化膜7にゲート電極とn型拡散層3に共通に割当てら
れたコンタクト孔9(その意味で、以後シェアードコン
タクトと呼ぶ)を開口させた後、第2の多結晶シリコン
層を選択的にシェアードコンタクト孔9に堆積させる。
こうして、第2の多結晶シリコン層を通してゲート電極
とn型拡散層3とが間接的に接続されることになる。し
たがって、多結晶シリコン膜8はイオンを高濃度に注入
して、低抵抗化しなければならない。
とn型拡散層3とが間接的に接続されることになる。し
たがって、多結晶シリコン膜8はイオンを高濃度に注入
して、低抵抗化しなければならない。
第6A図は上述の多結晶シリコン膜8がさらに配線とし
て用いられた場合の平面図であり、第6B図は第6A図
に示す線VT−Vlに沿う断面図である。この構造につ
いては第5A図および第5B図に示すものとほぼ同様で
あるのでその説明を省略する。
て用いられた場合の平面図であり、第6B図は第6A図
に示す線VT−Vlに沿う断面図である。この構造につ
いては第5A図および第5B図に示すものとほぼ同様で
あるのでその説明を省略する。
[発明が解決しようとする問題点]
従来のゲート電極と拡散層とを電気的に接続するように
した半導体装置は以上のように構成されているので、第
1に、半導体装置の微細化に伴ない、シェアードコンタ
クト孔9が小さくなり、ゲート電極と拡散層3とを共通
に開口するためのリングラフィ工程における重ね合わせ
の余裕が少なくなるという問題点があり、また、第2に
シェアードコンタクト孔9内に必然的にLDDのサイド
スペーサ6が位置することになるため、ゲート電極およ
びn型拡散層3の接触面積が小さくなり、シエアードコ
ンタクト抵抗が大きくなりやすいなどの問題点があった
。さらに、特に、多結晶シリコン層8のn型拡散層3と
の接触抵抗が基本的に不安定である六いう問題点もあっ
た。これは、シェアードコンタクト孔9を形成した後、
多結晶シリコンをCVD法で堆積させる際に巻き込まれ
た酸化膜が拡散層界面に形成されるためと考えられてい
る。
した半導体装置は以上のように構成されているので、第
1に、半導体装置の微細化に伴ない、シェアードコンタ
クト孔9が小さくなり、ゲート電極と拡散層3とを共通
に開口するためのリングラフィ工程における重ね合わせ
の余裕が少なくなるという問題点があり、また、第2に
シェアードコンタクト孔9内に必然的にLDDのサイド
スペーサ6が位置することになるため、ゲート電極およ
びn型拡散層3の接触面積が小さくなり、シエアードコ
ンタクト抵抗が大きくなりやすいなどの問題点があった
。さらに、特に、多結晶シリコン層8のn型拡散層3と
の接触抵抗が基本的に不安定である六いう問題点もあっ
た。これは、シェアードコンタクト孔9を形成した後、
多結晶シリコンをCVD法で堆積させる際に巻き込まれ
た酸化膜が拡散層界面に形成されるためと考えられてい
る。
この発明は上述のような問題点を解消するためになされ
たもので、リングラフィ工程における重ね合わせ余裕を
事実上考える必要がないとともに、ゲート電極と拡散層
との接触抵抗を低減できる半導体装置を得ることを目的
とする。
たもので、リングラフィ工程における重ね合わせ余裕を
事実上考える必要がないとともに、ゲート電極と拡散層
との接触抵抗を低減できる半導体装置を得ることを目的
とする。
[問題点を解決するための手段]
この発明は半導体基板と、半導体基板の予め定める領域
に形成された拡散層と、該拡散層の一部領域上に形成さ
れた絶縁膜と、該絶縁膜上に形成された制御電極層と、
拡散層と制御電極層とを電気的に接続する低抵抗導電膜
を設けた半導体装置において、該低抵抗導電膜を、拡散
層上および制御電極層上に直接接触するようにするとと
もに延在して設けるようにしたものである。
に形成された拡散層と、該拡散層の一部領域上に形成さ
れた絶縁膜と、該絶縁膜上に形成された制御電極層と、
拡散層と制御電極層とを電気的に接続する低抵抗導電膜
を設けた半導体装置において、該低抵抗導電膜を、拡散
層上および制御電極層上に直接接触するようにするとと
もに延在して設けるようにしたものである。
[作用〕
この発明では、制御電極層と拡散層とに直接に接触しか
つ延在した低抵抗導電膜を設けたので、シエアードコン
タクト孔が不要になり、かつ電気的接触抵抗を低減する
ことができる。
つ延在した低抵抗導電膜を設けたので、シエアードコン
タクト孔が不要になり、かつ電気的接触抵抗を低減する
ことができる。
[発明の実施例]
以下、この発明の一実施例を図について説明する。第1
A図はこの発明の一実施例の半導体装置の一部を示す平
面図であり、第1B図は第1A図に示す線■−1に沿う
断面図である。第1A図および第1B図に示すように、
p型半導体基板1の所定領域には、n型の拡散層3が設
けられ、該型拡散層3の端部上には、ゲート酸化膜11
が設けられ、このゲート酸化膜11に連なって厚い酸化
膜による素子分離領域2が設けら°れる。この素子分離
領域2およびゲート酸化膜11上にはゲート電極として
の多結晶シリコン膜4およびMoSi。
A図はこの発明の一実施例の半導体装置の一部を示す平
面図であり、第1B図は第1A図に示す線■−1に沿う
断面図である。第1A図および第1B図に示すように、
p型半導体基板1の所定領域には、n型の拡散層3が設
けられ、該型拡散層3の端部上には、ゲート酸化膜11
が設けられ、このゲート酸化膜11に連なって厚い酸化
膜による素子分離領域2が設けら°れる。この素子分離
領域2およびゲート酸化膜11上にはゲート電極として
の多結晶シリコン膜4およびMoSi。
WSiのような高融点金属シリサイド膜5が設けられ、
ゲート電極の周囲にはLDD構造トランジスタの酸化膜
サイドスペーサ6が設けられる。そして、拡散層3に接
触しかつ延在するとともに、高融点金属シリサイド膜5
に接触しかつ延在して、タングステンやチタンなどの高
融点金属膜10が設けられる。さらに、拡散層3.高融
点金属膜10および高融点金属シリサイド膜5上には、
層間絶縁膜としてのCVD酸化膜7が設けられる。なお
、素子分離領域2下には、反転防止のための濃度の濃い
p型不純物領域12が設けられる。
ゲート電極の周囲にはLDD構造トランジスタの酸化膜
サイドスペーサ6が設けられる。そして、拡散層3に接
触しかつ延在するとともに、高融点金属シリサイド膜5
に接触しかつ延在して、タングステンやチタンなどの高
融点金属膜10が設けられる。さらに、拡散層3.高融
点金属膜10および高融点金属シリサイド膜5上には、
層間絶縁膜としてのCVD酸化膜7が設けられる。なお
、素子分離領域2下には、反転防止のための濃度の濃い
p型不純物領域12が設けられる。
この実施例では、上述したようにポリサイド構造のゲー
ト電極と、サイドスペーサ6を介して下層部に位置する
n型拡散層3とを直接的に接触するように高融点金属1
0を設ける。この高融点金属は、接続すべきn型拡散層
およびゲート電極に隣接するn型拡散層およびゲート電
極と接触しない限りにおいて、接続すべきn型拡散層と
ゲート電極に重なるように配置すればよい。上述の高融
点金属膜10はLDD構造MO3FETを形成した後、
全面にスパッタ法やCVD (化学気相成長)法により
堆積させ、レジスト膜を上述した制限のもとにおいてパ
ターニングし、シリコンやシリサイドおよび分離領域の
酸化膜との選択性の高いガスを用いて、エツチングを行
なうことにより設けられる。このとき、レジストのパタ
ーニングは、素子分離幅に相当する重ね合わせの余裕が
とれることにより、一般的に重ね合わせ余裕としては緩
いものとなる。さらに、高融点金属膜10は直接接触す
るとともに延在して設けられているので、ゲート電極お
よび拡散層との接触面積を十分にとることができる。こ
のようにして、従来例と異なり、シェアードコンタクト
孔が事実上不要となる。
ト電極と、サイドスペーサ6を介して下層部に位置する
n型拡散層3とを直接的に接触するように高融点金属1
0を設ける。この高融点金属は、接続すべきn型拡散層
およびゲート電極に隣接するn型拡散層およびゲート電
極と接触しない限りにおいて、接続すべきn型拡散層と
ゲート電極に重なるように配置すればよい。上述の高融
点金属膜10はLDD構造MO3FETを形成した後、
全面にスパッタ法やCVD (化学気相成長)法により
堆積させ、レジスト膜を上述した制限のもとにおいてパ
ターニングし、シリコンやシリサイドおよび分離領域の
酸化膜との選択性の高いガスを用いて、エツチングを行
なうことにより設けられる。このとき、レジストのパタ
ーニングは、素子分離幅に相当する重ね合わせの余裕が
とれることにより、一般的に重ね合わせ余裕としては緩
いものとなる。さらに、高融点金属膜10は直接接触す
るとともに延在して設けられているので、ゲート電極お
よび拡散層との接触面積を十分にとることができる。こ
のようにして、従来例と異なり、シェアードコンタクト
孔が事実上不要となる。
また、高融点金属膜を形成する場合、従来のように酸化
膜を巻き込むことがないので、接触抵抗が不安定となる
ことがない。
膜を巻き込むことがないので、接触抵抗が不安定となる
ことがない。
第2A図はゲート電極やn型拡散層に電気的に接続する
配線を必要とする場合に適用される半導体装置の平面図
であり、第2B図は第2A図1こ、示す線■−■に沿う
断面図である。この場合には、配線となる多結晶シリコ
ン膜と電気的に接続するためのコンタクト孔9aは重ね
合わせ余裕を事実上無視することができる。なぜなら、
第3図および第4図に示すように、高融点金属シリサイ
ド膜5上やn型拡散層3上にコンタクト孔9aを開口さ
せることができるからである。なお、第3図に示す構造
では、高融点金属シリサイド膜5上にコンタクト孔9a
を設けているので、配線層として多結晶シリコン膜8を
用いたとしても、酸化膜は形成されないため接触抵抗が
不安定になるということはない。
配線を必要とする場合に適用される半導体装置の平面図
であり、第2B図は第2A図1こ、示す線■−■に沿う
断面図である。この場合には、配線となる多結晶シリコ
ン膜と電気的に接続するためのコンタクト孔9aは重ね
合わせ余裕を事実上無視することができる。なぜなら、
第3図および第4図に示すように、高融点金属シリサイ
ド膜5上やn型拡散層3上にコンタクト孔9aを開口さ
せることができるからである。なお、第3図に示す構造
では、高融点金属シリサイド膜5上にコンタクト孔9a
を設けているので、配線層として多結晶シリコン膜8を
用いたとしても、酸化膜は形成されないため接触抵抗が
不安定になるということはない。
上述の実施例では、ゲート電極をポリサイド構造とした
が、多結晶シリコンゲートおよび拡散層をシリサイド化
した、いわゆるサリサイド構造のゲート電極とn型拡散
領域とを接続する場合でも同様の効果がある。導電型を
上述の場合と逆にしても上述したのと同様の効果が得ら
れることはいうまでもない。
が、多結晶シリコンゲートおよび拡散層をシリサイド化
した、いわゆるサリサイド構造のゲート電極とn型拡散
領域とを接続する場合でも同様の効果がある。導電型を
上述の場合と逆にしても上述したのと同様の効果が得ら
れることはいうまでもない。
[発明の効果]
以上のように、この発明によれば、制御電極層と拡散層
との上部に直接的に接触しかつ延在する低抵抗導電層を
設けたので、リソグラフィ工程における重ね合わせ余裕
を拡大することができ、制a+電極層と拡散層との電気
的接触抵抗を低減することができる。
との上部に直接的に接触しかつ延在する低抵抗導電層を
設けたので、リソグラフィ工程における重ね合わせ余裕
を拡大することができ、制a+電極層と拡散層との電気
的接触抵抗を低減することができる。
第1A図はこの発明の一実施例の半導体装置の平面図で
あり、第1B図はその断面図である。第2A図はこの発
明の一実施例が適用された配線層を有する半導体装置の
平面図であり、第2B図はその断面図である。第3図お
よび第4図はこの発明の一実施例が適用されたコンタク
ト孔を有する半導体装置を示す断面図である。第5A図
は従来の半導体装置の平面図であり、第5B図はその断
面図である。第6A図は配線層が設けられた従来の半導
体装置の平面図であり、第6B図はその断面図である。 図において、1はp型半導体基板、2は厚い酸化膜、3
はn型拡散層、4.は多結晶シリコン膜、5は高融点金
属シリサイド膜、6は酸化膜サイドスペーサ、7はCV
D酸化膜、8は多結晶シリコン膜、9はシエアードコン
タクト孔、10は高融点金属膜、11はゲート酸化膜、
12は反転防止用の濃度の濃いp型不純物領域を示す。 なお、各図中、同一符号は同一または相当部分を示す。
あり、第1B図はその断面図である。第2A図はこの発
明の一実施例が適用された配線層を有する半導体装置の
平面図であり、第2B図はその断面図である。第3図お
よび第4図はこの発明の一実施例が適用されたコンタク
ト孔を有する半導体装置を示す断面図である。第5A図
は従来の半導体装置の平面図であり、第5B図はその断
面図である。第6A図は配線層が設けられた従来の半導
体装置の平面図であり、第6B図はその断面図である。 図において、1はp型半導体基板、2は厚い酸化膜、3
はn型拡散層、4.は多結晶シリコン膜、5は高融点金
属シリサイド膜、6は酸化膜サイドスペーサ、7はCV
D酸化膜、8は多結晶シリコン膜、9はシエアードコン
タクト孔、10は高融点金属膜、11はゲート酸化膜、
12は反転防止用の濃度の濃いp型不純物領域を示す。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- (1)半導体基板と、 前記半導体基板の予め定める領域に形成された拡散層と
、 前記拡散層の一部領域上に形成された絶縁膜と、前記絶
縁膜上に形成された制御電極層と、 前記拡散層と前記制御電極層とを電気的に接続する低抵
抗導電膜を設けた半導体装置において、前記低抵抗導電
膜は、前記拡散層上および前記制御電極層上に直接接触
しかつ延在して設けられていることを特徴とする半導体
装置。 - (2)前記低抵抗導電膜が高融点金属膜である、特許請
求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62291348A JP2508156B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62291348A JP2508156B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01132163A true JPH01132163A (ja) | 1989-05-24 |
JP2508156B2 JP2508156B2 (ja) | 1996-06-19 |
Family
ID=17767761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62291348A Expired - Fee Related JP2508156B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2508156B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0513361A (ja) * | 1991-07-09 | 1993-01-22 | Mitsubishi Electric Corp | 半導体装置 |
JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61258447A (ja) * | 1985-05-13 | 1986-11-15 | Toshiba Corp | 半導体装置の製造方法 |
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1987
- 1987-11-17 JP JP62291348A patent/JP2508156B2/ja not_active Expired - Fee Related
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