KR980012597A - 용량장치, 반도체 장치 및 그의 제조방법 - Google Patents

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KR980012597A KR1019970003006A KR19970003006A KR980012597A KR 980012597 A KR980012597 A KR 980012597A KR 1019970003006 A KR1019970003006 A KR 1019970003006A KR 19970003006 A KR19970003006 A KR 19970003006A KR 980012597 A KR980012597 A KR 980012597A
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film
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다카히데 이시가와
토모키 오쿠
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기다오까 다까시
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Abstract

수명저하를 초래하지 않는 용량장치 및 이 용량장치를 구비한 반도체장치를 얻는다. 금속 막으로 이루어지는 하부 전극3상에 유전체막4를 설치하고 유전체막4상에 이 유전체막4표면에 개구하는 구멍5a를 가지는 제2의 절연막5를 설치하며 또 제2의 절연막5상에 이 제2의 절연막5표면에서 내연(內緣)이 구멍5a의 내연을 에워싸고 또한 제2의 절연막5 표면에 개구하는 구멍6a를 가지는 제3의 절연막6을 설치하며 더 유전체막4 표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하는 금속 막으로 이루어지는 상부 전극8을 설치한다.

Description

용량장치, 반도체 장치 및 그의 제조방법
본 발명은 화합물반도체계 모놀리식 IC내에 배치하는 용량장치의 구조 및 반도체 장치의 구조 및 그의 제조 방법에 관한 것이다.
GaAs MNIC(Monnlithic Microwave Integrated Circuits)를 비롯하는 화합물반도체계 모노리식 IC는 화합물 반도체재료가 우수한 전자수송특성을, FET(Field Effect Transistor)소자의 고속화 실현에 가장 유효하게 이용할 수 있는 디바이스이기 때문에 위성용 · 이동체 마이크로파 · 밀리파집적회로 라고 하는 분야에의 응용이 도모되고 있으며 최근의 이동체 무선의 발전에 의해 더 많은 수요가 예상되고 있다.
또, 그 용도는 위성용등의 가혹한 환경하에서 장기 사용에 견디어 내야만하므로 그 신뢰성에는 특히 엄격한 것이 요구되는 것이 관례이다.
여기서, 상기 GaAs MMIC의 회로는 FET소자, 저항소자, MIM(Metal Insulator Metal)커패시터, 스파이럴 인덕터등의 능동 · 수동소자 및 상기한 각 능동 ·수동소자를 연결되는 배선등으로 구성되어 있다.
그 중에서도 MIM 커패시터는 GaAs MMIC의 제품수명을 결정하는 주요부품이며 그 수명의 확보를 도모하기 위해서 여러가지의 연구가 이루어지고 있다.
예컨데, 잘 알려지고 있는 기술로 MIM 커패시터의 상부 전극으로부터 배선을 인출하기 위해서 에어브리지를 사용하여 배선이 직접 MlM 커패시터의 유전체에 접촉하지 않도록 구조상의 연구가 이루어지고 있는 것은 그일례 이다.
MIM 커패시터에 사용되는 유전체에는 플라즈마 CVD로 제작한 SiN막, SiON 막이 사용된다.
이것은 화합물 반도체인 GaAs, InP에서는 산화하는것으로 양호한 막질의 절연막을 얻을 수 없고 실리콘 디바이스로 실적이 있는 실리콘 열산화막(SiO2)을 절 연막으로서 사용하는 것이 어렵기 때문이다.
통상, GaAs MMIC의 MIM 커패시터의 제작방법은 증착리프트오프법으로 형성한 하부 전극상에 플라즈마 CVD에서 제작한 SiN막, SiON막을 퇴적하고 또한, 그 상층에 증착리프트오프법으로 형성한 상부 전극을 형성한 MIM 구조가 사용되고 있다.
여기서, 증착리프트오프법이란 도 10에 도시한 바와 같이 우선, 화합물 반도체 기판20상에 통상의 사진제판기술을 사용하여 레지스트를 원하는 형상으로 패터닝한 마스크21를 형성하고 다음에 금속막22를 증착한후 레지스트 마스크21를 제거하는 것으로 전극을 형성하는 방법이다.
그렇지만, 이 증착리프트오프법을 사용한 경우 전극을 구성하는 금속 박막표면에 상처가 생긴다고하는 문제가 발생한다.
이 상처는 리프트오프로 제거하여야 할 금속이, 마치 웨이퍼위를 수세미와같이 문질러서 벗겨지기 때문에 발생하는 것으로, MIM 커패시터의 절연내압이든지 신뢰성의 저하를 초래하는 원인이 된다.
그래서 최근, 금속박막표면에 상처가 생기는 것을 방지하기 위해서 증착리프트오프 대신에 이하에 표시하는 배선스퍼터법을 사용하여 이온밀링으로 배선가공하는 방법이 사용되고 있다.
여기서, 배선스퍼터법을 사용하여 이온밀링으로 배선가공하는 방법이란 도 11에 도시한 바와 같이 우선, 스퍼터댑에 의해 화합물 반도체 기판20위에 금속막22을 형성하고 다음에, 통상의 사진제판기술을 사용하여 레지스트를 원하는 형상으로 패터닝한 마스크23를 형성한다음, 이 마스크23를 사용한 이온밀링에 의해 금속막22를 가공하여 전극을 형성하는 방법이다.
도 12는 배선스퍼터법을 사용하여 이온밀링으로 배선가공하는 방법을 사용하여 제조된 MIM 커패시터를 나타내는 주요부 단면도이다
도 12에 있어서 1은 반도체 기판이고, 2는 화합물 반도체 기판1과의 절연성을 높이기 위해서 이 반도체 기판 1상에 형성된 절연막이고, 3은 절연막2상에 형성되어 있는 하부 전극이고, 4는 하부전극3상에 형성된 유전체막이고, 예컨데 막 두께가 1000∼2000Å정도의 SiN 막이고, 8은 유전체막4상에 형성된 상부 전극이고, 예컨데 막 두께가 1∼2㎛인 Au 막이고, 9는 상부 전극의 주위에 형성된 절연막이고, 9a는 절연막9에 형성되어 상부 전극8표면에 개구하는 구멍이고, 14는 구멍9a를 통해 상부 전극8과 전기적으로 접속하는 급전층이며, 15는 급전층 14상에 형성되는 에어브리지이다.
상기한 바와 같이 배선스퍼터법을 사용하여 이온밀링으로 배선가공하는 방법을 사용한 경우에 있어서는 전극을 구성하는 금속박막표면에 상처가 생기는 일이 없다.
그렇지만, 이 경우에 있어서도 도 12에 도시한 바와 같이 유전체막4내, 상부전극8의 단부의 주변에 대응하는 부분이 상부 전극8를 형성하기 위한 이온밀링으로 깎인다는 문제가 발생하게 된다.
구체적으로는 도 12에 나타낸 구조의 MIM 커패시터로서는 상부 전극8를 예컨데 금으로 제작했을경우 그 막 두께는 1∼2㎛정도가 도체손실을 막기 위해서 필요하게 된다.
특히, 유전체막4가 SiN막이면 이온밀링에의한 에칭레이트의 비는 5:1 정도 이기 때문에 상부 전극8인 금에 대하여 10%의 오버에칭을 할뿐으로 200에서 400Å의 유전체막4가 깎이게 되는것이다.
따라서, 유전체막4의 막 두께는 1000∼2000Å 이기 때문에, 실제로 600로부터 1800Å의 막 두께밖에 확보되지 않은 것이된다.
도 13은 상부 전극8의 주변의 유전체막4의 마모 깊이와 MIM 커패시터의 수명의 관계를 도시한 도면이다.
유전체막4의 막 두께는 2000Å으로 인가전압은 1OV로 가정하고 있다.
이 도면에서 유전체막4의 마모 깊이와 함께 급격히 수명저하가 발생하는 것을 알았으며 이 결과 유진테막4가 깎이지 않는 방법으로 MIN 커패시터를 제작하는 것이 수명저하를 방지하기 위해서 필수적인 것을 알 수 있다.
이상과 같이 종래의 MIM 커패시터의 제조시에 있어서는 이 MIM 커패시터의 상부 전극8의 표면이든지 주변에 상처가 생기거나 상부전극8의 주변의 유전체박막4가 깎이는 것등으로 그 MIM 커패시터의 수명저하를 야기하는 결과로 되어있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로 수명저하를 초래하는 일이 없는 용량장치 및 이 용량장치를 구비한 반도체 장치를 얻는것을 목적으로 하는 것이다
본 발명에 대한 용량장치는 하부 전극상에 형성된 제1의 절연막과 상기 제1의 절연막상에 형성되고 상기 하부 전극상의 제1의 절 연막표면에 개구하는 제1의 구멍이 있는 제2의 절연막과, 상기 제2의 절연막상에 형성되며 상기 제2의 절연막표면에서 내연이 상기 제1의 구멍의 내연을 에워싸고 상기 제2의 절연막표면에 개구하는 제2의 구멍이 있는 제3의 절연막과 상기 제1의 절연막표면에서 상기 제1의 구멍을 통해 상기 제2의 절연막상으로 연장하는 상부 전극을 구비한 것이다.
또, 하부 전극상에 형성된 실리콘질화막으로 이루어지는 제1의 절연막과, 상기 제1의 절연막상에 형성되고 상기 하부전극상의 제1의 절 연막표면에 개구하는 구멍이 있는 제1의 절연막 보다 에칭레이트가 높은 실리콘질화막으로 이루어지는 제2의 절연막과, 상기 제1의 절연막표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하는 상부전극을 구비한 것이다.
본 발명에 대한 용량장치의 제조방법은, 하부전극상에 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 제2의 절연막을 형성하는 공정과, 상기 제2의 절연막상에 제3의 절연막을 형성하는 공정과, 상기 제3의 절연막상에 레지스트를 도포하는 공정과, 사진제판기술에 의해 상기레지스트를 패터닝하므로서 개구부를 가지는 마스크를 형성하는 공정과, 상기 마스크를 사용하고 에칭하므로서, 상기 제3의 절연막에 상기 제3의 절연막표면에서 상기 마스크의 개구부 보다 넓고 상기 하부 전극상의 제2의 절연막표면에 개구하는 제2의 구멍을 형성하는 공정과, 상기 마스크를 사용하여 에칭하므로서 상기 제2의 절연막에 상기 제2의 절연막표면에서 상기 제2의 구멍 보다 좁고 상기 제1의 절연막표면에 개구하는 제1의 구멍을 형성하는 공정과, 증착에 의해 도전막을 상기 제1의 구멍의 내부로 충전함과 동시에 상기 제2의 구멍의 내부 및 상기 레지스트상에 형성하는 공정과, 상기 레지스트를 제거하므로서 상기 도전막으로부터 상부 전극을 형성하는 공정을 포함하는 것이다.
또, 하부전극이 되는 도전막상에 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 제2의 절연막을 형성하는 공정과, 상기 제2의 절연막상에 제3의 절연막을 형성하는 공정과, 상기 제3의 절연막상에 레지스트를 도포하는 공정과, 사진제판기술에 의해 상기 레지스트를 패터닝하므로서 개구부를 가지는 제1의 마스크를 형성하는 공정과, 상기 제1의 마스크를 사용하고 에칭하므로서 상기 제3의 절연막에 상기 제3의 절연막표면에서 상기 제1의 마스크의 개구부보다 넓게, 상기 하부 전극상의 제2의 절 연막표면에 개구하는 제2의 구멍을 형성하는 공정과, 상기 제1의 마스크를 사용하여 에칭하므로서 상기 제2의 절연막에 상기 제2의 절연막표면에서 상기 제2의 구멍보다 좁게 상기 제1의 절 연막표면에 개구하는 제1의 구멍을 형성하는 공정과, 증착에 의해 상부 전극이 되는 도전막을 상기 제1의 구멍의 내부에 충전함과 동시에 상기 제2의 구멍의 내부 및 상기 레지스트상에 형성하는 공정과, 상기 레지스트를 제거하므로서서 상기 상부 전극이 되는 도전막으로부터 상부 전극을 형성하는 공정과, 상기 상부전극상 및 상기 제2 및 제3의 절연막상에 제4의 절연막을 형성하는 공정과, 사진제작기술에 의해 패터닝된 레지스트를 제2의 마스크로서 사용하여 상기상부 전극을 에워싸도록 상기 복수의 절연막을 에칭하는 공정과, 상기 제2의 마스크를 사용하여 상기 하부전극이 되는 도전막을 이온밀링하므로서 하부 전극을 형성하는 공정과, 에칭에 의해 상기 제4의 절연막에 상기 상부 전극표면에 개구하는 접속구멍을 형성하는 공정과, 상기 상부 전극표면에서, 상기 접속구멍을 통해 상기 상부 전극에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 것이다.
또, 하부 전극상에 실리콘질화막으로 이루어지는 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 이 제1의 절연막 보다 에칭레이트가 높은 실리콘질화막으로 이루어지는 제2의 절연막을 형성하는 공정과, 에칭에 의해 상기 제2의 절연막에 상기 하부 전극상의 제1의 절연막표면에 개구하는 구멍을 형성하는 공정과, 상기 제 1의 절연막표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하도록 상부 전극을 형성하는 공정을 포함하는 것이다.
또, 하부 전극이 되는 도전막상에 실리콘질화막으로 이루어지는 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에, 이 제1의 절연막 보다 에칭레이트가 높은 실리콘질화막으로 이루어지는 제2의 절연막을 형성하는 공정과, 에칭에 의해 상기 제2의 절연막에 상기 도전막상의 제1의 절연막 표면에 개구하는 구멍을 형성하는 공정과, 상기 제1의 절 연막표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하도록 상부 전극을 형성하는 공정과, 상기 상부전극상 및 상기 제2의 절연막상에 제4의 절연막을 형성하는 공정과, 사진제판기술에 의해 패터닝된 레지스트를 마스크로서 사용하여 상기 상부전극을 에워싸도록 상기 복수의 절연막을 에칭하는 공정과, 상기 마스크를 사용하여 상기 도전막을 이온밀링하므로서 하부 전극을 형성하는 공정과 에칭에 의해 상기 제4의 절연막에 상기 상부 전극표면에 개구하는 접속구멍을 형성하는 공정과, 상기 상부 전극표면에서 상기 접속구멍을 통해 상기 상부전극에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 것이다.
제1도는 본 발명의 실시의 형태 1를 나타내는 주요부단면도.
제2도는 본 발명의 실시의 형태 1를 공정차례로 나타내는 주요부단면도.
제3도는 본 발명의 실시의 형태 1의 변형예를 표시하는 주요부단면도.
제4도는 본 발명의 실시의 형태 2를 나타내는 주요부단면도.
제5도는 본 발명의 실시의 형태 2를 공정차례로 나타내는 주요부단면도.
제6도는 본 발명의 실시의 형태 3를 나타내는 주요부단면도.
제7도는 본 발명의 실시의 형태 3를 공정차례로 나타내는 주요부단면도.
제8도는 본 발명의 실시의 형태 4를 나타내는 주요부단면도.
제9도는 본 발명의 실시의 형태 4를 공정차례로 나타내는 주요부단면도.
제10도는 증착리프트법을 사용한 전극의 제조방법을 개념적으로 나타내는 단면도.
제11도는 배선스퍼터법을 사용하여 이온밀링으로 배선가공하는 방법을 사용한 전극의 제조방법을 개념적으로 나타내는 단면도.
제12도는 종래의 MIM 커패시터의 구조를 나타내는 주요부단면도.
제13도는 유전체의 마모깊이와 MIM 커패시터의 수명의 관계를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 3 : 하부전극
3a : 하부전극이 되는 도전막 4 : 제 1의 절연막
5 : 제 2의 절연막 5a : 제 1의 구멍
6 : 제 3의 절연막 6a : 제 2의 구멍
7 : 마스크 8 : 상부전극
8a : 상부 전극이 되는 도전막 9,11 : 제 4의 절연막
9a,11a : 접속구멍 10 : 제1의 마스크
10a : 개구부 12 : 배선
16 : 제 2의 마스크 θ : 제 2의 구멍의 측면의 경사각
〈발명의 실시의 형태〉
실시의 형태 1.
이하에, 본 발명의 실시의 형태 1에 대해서 도 1내지 도 3에 따라서 설명한다.
도 1은 본 발명의 실시의 형태 1를 나타내는 주요부 단면도이고 도 1에 있어서, 1은 반도체 기판이고 본 실시의 형태에 있어서는 예컨데 GaAs 로 이루어지는 화합물 반도체 기판을 사용하고 있다.
2는 화합물 반도체 기판1과의 절연성을 높이기 위해서 이 반도체 기판 1상에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 750Å의 SiO 막을 사용하고 있다.
여기서, 절연막2는 플라즈마 CVD를 사용하여 형성된 막 두께가 50O∼1000Å정도의 SiO막, SiON 막 또는SiN막등을 사용해도 된다.
3 은 절연막2상에 형성되어 있는 하부 전극이고 본 실시의 형태에 있어서는 예컨데 3000Å의 막 두께를 가지는 시트저항이 작은 Ti/M o/Au의 적층막을 사용하고 있다.
여기서, 하부 전극 3은 Ti/Au/Mo의 적층막 또는, 내열성에 우수한 Ti/Pt의 적층막등의 금속박막을 수천Å퇴적한 것을 사용하해도 된다.
4 는 하부 전극 3위에 형성된 유전체막(제1의 절연막)이고 본 실시의 형태에 있어서는, 예컨데 막 두께가 2000Å이고 조성비가 Si/N =3/4이 되는 SiN 막(Si3N4막)을 사용하고 있다.
여기서, 유전체막4는 플라즈마 CVD를 사용하여 형성된 막 두께가 1000-2000Å정도의 SiON막, SiN 막등을 사용해도 된다
5는 유전체막4상에 형성된 제2의 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 500Å이고 유전체막 4보다 수소함유량이 많고 바퍼드불산(buffered HF)에 대한 에칭레이트가 높은 플라즈마 CVD를 사용하여 형성된 SiN 막을 사용하고 있다.
여기서, 제2의 절연막5는 플라즈마 CVD를 사용하여 형성된 SiO 막등을 사용해도 된다.
5a는 제2의 절연막5에 형성되어 하부 전극3상의 유전체막4표면에 개구하는 구멍이다.
8은 유전체막4표면에서 구멍 5a를 통해 제2의 절연막5상으로 연장하는 상부전극이고 그 단부는 반드시 제2의 절연막5상에 있도록 형성되어 있고 본 실시의 형태에 있어서는 예컨데 막 두께가 2㎛ 인 Au 막을 사용하여 형성되어 있다.
여기서, 상부전극8은 배선과 공통으로 사용하고 있기 때문에 상기한 바와 같이 예컨데 금으로 제작할 경우, 그 막 두께는 1∼27㎛정도가 도체 손실을 막기 위해서 필요하다.
9는 상부 전극의 주위에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 1000Å인 SiO 막을 사용하고 있으며 이에 따라 기생용량의 감소가 도모된다.
여기서, 절연막9는 막 두께가 5000Å 정도의 SiN 막등을 사용해도 되며 이 경우 내습성의 향상을 도모하게 된다.
여기서, 절연막2 및 절연막9는 어느것이나 GaAs MMIC의 능동소자와 본 반도체 장치내에 형성되는 커패시터를, 그 제조시에 있어서 사용되는 에쉬(asher)와 제거처리등으로부터 보호하기 위한 것이다.
9a는 절연막9에 형성되어 상부 전극8표면에 개구하는 구멍이다
14는 구멍9a를 통해 상부 전극8과 전기적으로 접속하는 급전층이고 15는 급전층14상에 형성되는 에어브리지이다.
도 1에 표시되고 있은바와같이 본 발명에서는 상부 전극8의 주변의 유전체막4의 깎임은 전부 제2의 절연막5에 흡수되어 있다.
요컨대, 도 13으로 나타낸 유전체막4의 깎임의 깊이가 0라고 생각하면 되고 수명의 저하는 발생하지 않는다.
또, 상부 전극8의 주변의 유전체막4의 깎임뿐만아니라 상부 전극8의 표면이든지 그 주변에 생기는 상처에 대해서도 제 2의 절연막5가 흡수해주기 때문에 수명저하는 발생하지 않는다고 할 수 있다.
다음에 이와 같이 구성된 반도체 장치의 제조방법에 대해서 도 2를 사용하여 설명한다.
도 2(a)∼도 2(h)는 본 실시의 형태 1를 공정 차례로 나타낸 것이다.
우선 도 2(a)에 표시되도록 화합물 반도체 기판1상에 절연막2을 형성한다.
이 때의 절연막2에는 화합물 반도체 기판1과의 절연성을 높힐 목적으로 삽입하는 것이기 때문에 플라즈마 CVD에서 제작한 SiO, SiON, 또는 SiN 막등을 500로부터 1000Å정도 피착하여 놓으면 되며 본 실시의 형태에 있어서는 상기한 바와 같이 막 두께가 750Å의 SiO 막을 사용하고 있다.
다음에 도 2(b)에 도시한 바와 같이 통상의 사진제판기술을 사용하여 절연막2 표면의 원하는 위치에 개구하는 레지스트마스크7를 형성하여 하부 전극3이 되는 금속막3a를 증착하여 리프트오프한다.
이 때의 금속막 3a는 내열성이 우수한 Ti/Pt든지 시트저항이 적은 Ti/Mo/Au 또는Ti/Au/Mo 등의 금속박막을 수천Å 피착하여 제작하면 되며 본 실시의 형태에있어서는 상기한 바와 같이 3000Å의 막 두께를 가지는 Ti/Mo/Au의 적층막을 사용하고 있다.
다음에 도 2(c)와 같이 레지스트7를 제거하므로서 금속막3a로 이루어지는 하부전극3을 절연막2상에 형성한다.
또한, 여기서는 증착리프트법을 사용하고 있지만, 배선스퍼터법을 사용하여 하부전극3을 형성해도 된다.
또한, 도 2(d)에 도시한 바와 같이 플라즈마 CVD를 사용하여 하부 전극3상에 유전체막4를 형성한다.
여기서 유전체막4는 플라즈마 CVD를 사용하여 형성된 막 두께가 1000로부터 2000Å정도의 SiON 또는 SiN막을 사용하는 것이 바람직하며 본 실시의 형태에 있어서는 상기한 바와 같이 막 두께가 2000Å, 조성비가 Si/N=3/4가 되는 SiN 막(Si3N4막)을 사용하고 있다.
이 때의 유전체막4는 플라즈마 CVD에서 제작할 때의 조건을 SiH4의 유량과 NH3유량을 제어하므로서 SiN막의 조성비가 Si/N=3/4가 되도록 형성한다.
다음에, 도 2(e)에 도시한 바와 같이 플라즈마 CVD를 사용하여 유전체막4상에 제2의 절연막5을 형성한다.
본 실시의 형태에 있어서는 절연막5으로서 유전체막4보다 수소함유량이 많고 바퍼드불산에 대한 에칭레이트가 높은 예컨데 막 두께가 500Å인 SiN 막을 사용하고 있다.
구체적으로는 이 SiN 막5는 유전체막4인 SiN 막의 형성조건에 대하여(1)성막온도를 내리며,(2) 가스압력을 올리고(3) RF 전력을 내리는 것에 의해 형성할 수 있다.
예를들면(1)성막온도를 300℃에서 250℃로 내리고(2) 가스압력을 0.5Torr에서 2.0Torr로 올리고(3) RF 전력을 200W에서 100W로 내리는 것으로 바퍼드불산에의한 SiN 막의 에칭레이트를 80Å/min에서 1000Å/min로 증가시킬 수 있다.
또, 이러한 형성조건을 사용하는 것에 의해 유전체막4인 SiN 막 보다도 수소함유량이 많아진다.
또한, 여기서 바퍼드불산은 HF/NH4F=1/30의 것을 사용하고 있다.
다음에, 도 2(f)에 도시한 바와 같이 유전체막4를 에칭하지않도록 바퍼드불산을 사용하여 제2의 절연막5만을 선택적으로 제거하므로서 제2의 절연막5에 구멍5a를 형성한다
여기서 상기한 바와 같이 유전체막4가 SiN 막이고 제2의 절연막5가 에칭레이트가 높은 SiN 막이기 때문에 선택비는 12정도가 확보할 수 있기 때문에 선택적 제거가 가능해진다.
다음에, 도 2(g)에 도시한 바와 같이 예컨데 배선스퍼터법을 사용하여 이온밀링으로 배선가공하는 방법을 사용하여 그 제2의 절연막5상에 단부가 형성되도록 즉 제2의 절연막상으로 연장하도록 예컨데 막 두께가 2㎛인 Au 막을 사용하여 상부 전극8를 형성한다.
또, 이 상부 전극8의 형성에는 증착리프트오프법을 사용해도 좋다
여기서 상부 전극8은 배선과 공통으로 사용하고 있기 때문에 상기 한바와 같이 예컨데 금으로 제작할 경우 그 막 두께는 1∼2㎛ 정도가 도체 손실을 막기 위해서 필요하기 때문에 제2의 절연막5가 상기 한바와 같이 SiN 막이면 이온밀링의한 에칭레이트의 비는 약 5:1 이기 때문에 금에 대하여 10%의 오버에칭을 행한 것 만이라도 200로부터 400Å의 상부 전극8의 주위의 제2의 절연막5가 깎이게되는 것이된다.
그래서, 본 실시의 형태에 있어서는 제2의 절연막5의 막 두께를 상기한 바와 같이 마진을 예상하여 5OOÅ로 하고 있다.
다음에, 도 2(h)와 같이 예컨데 막 두께가 1000Å인 SiO 막9를 피착한다.
그 후 이 SiO 막9에 상부 전극8표면에 개구하는 콘택트홀9a를 형성하여 이 콘택트홀9a를 통해 상부 전극8과 전기적으로 접속하는 급전층14를 형성하여 이 급전층14상에 에어브리지15를 형성하므로서 도 1에 나타내는 반도체 장치를 제조한다.
상기 반도체 장치에 있어서는 제2의 절연막5은 유전체막4 보다 에칭레이트가 높기 때문에 구멍5a를 형성하기 위한 에칭후에 있어서의 유전체막4의 막 두께를 제품간에 있어서 동일하게 형성하기 쉽고 그 때문에 제품간에서의 용량치의 격차을 적게 억제할 수 있다.
또, 상부전극8를 유전체막4의 표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하도록 형성하고 있기 때문에 그 상부 전극8의 형성시에 있어서 상부 전극8의 주변의 유전체막4가 깎이는 일이 없어 그 때문에 수명저하를 초래하는 일이 없다고 하는 효과가 있다.
또, 유전체막4와 제2의 절연막5를 그 조성비는 다른것으로 어느쪽도 SiN 막을 하고 있기 때문에 형성 조건을 바꿀 뿐으로 같은 제조장치를 사용하여 또한, 같은 가스를 사용하여 형성할 수 있기 때문에 그 반도체 장치를 염가로 또한 효율적으로 생산하는 것이 가능해진다.
또, 상기에서는 상부 전극8의 단부가 유전체4의 위에 실리는 것은 아니고 절연막5의 위에 실리도록 하여 수명을 향상시켰지만 도 3에 표시하는거와같이 제2의 절연막5을 하부 전극3의 상층에 형성하여 상기 구멍5a에 대응하는 형상의 구멍을 형성하고 나서 그 위에 유전체막4를 형성해도 상기와 동일한 효과를 나타내는 반도체 장치를 형성할 수 있다.
실시의 형태 2.
이하에, 본 발명의 실시의 형태 2에 대해서 도 4 및 도 5에 따라서 설명한다. 도 4는 본 발명의 실시의 형태 2를 나타내는 주요부 단면도이고 도 4에 있어서 1은 반도체 기판이고 본 실시의 형태에 있어서는 예컨데 GaAs 로 이루어지는 화합물 반도체 기판을 사용하고 있다
2는 화합물 반도체 기판1과의 절연성을 높이기 위해서 이 반도체 기판1상에 형성된 절연막이며 본 실시의 형태에 있어서는 예컨데 막 두께가 750Å의 SiO 막을 사용하고 있다.
여기서, 절연막2는 플라즈마 CVD를 사용하여 형성된 막 두께가 500∼1000Å정도의 SiO막, SiON 막 또는 SiN 막등을 사용해도 된다.
3은 절연막2상에 형성되어 있는 하부전극이고 본 실시의 형태에 있어서는 예컨데 3000Å의 막 두께를 가지는 시트저항이 작은 Ti/Mo/Au의 적층막을 사용하고 있다.
여기서, 하부전극3은 Ti/Au/Mo의 적층막 또는 내열성에 뛰어난 Ti/Pt의 적층막등의 감속박막을 수천Å 퇴적한 것을 사용해도 된다.
4는 하부 전극3상에 형성된 유전체막(제1의 절연막)이고 본 실시의 형태에 있어서는 예컨데 막 두께가 2000Å이고 조성비가 Si/N=3/4가되는 SiN 막(Si3N4막)을 사용하고 있다.
여기서 유전체막4는 플라즈마 CVD를 사용하여 형성된 막 두께가 1000∼2000Å정도의 SiON 막 또는 SiN 막등을 사용해도 된다.
5는 유전체막4상에 형성된 제2의 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 100Å이고 유전체막4 보다 수소함유량이 많rh 바퍼드불산에 대한 에칭레이트가 높은 플라즈마 CVD를 사용하여 형성된 SiN막을 사용하고 있다.
여기서, 제2의 절연막5는 플라즈마 CVD를 사용하여 형성된 SiO 막등을 사웅해도 된다.
5a는 제2의 절연막5에 형성되어 하부 전극3상의 유전체막4표면에 개구하는 구멍이다.
8은 유전체막4표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하는 상부 전극이고 그 단부는 반드시 제2의 절연막5상에 있도록 형성되어 있고 본 실시의 형태에 있어서는 예컨데 막 두께가 2000Å인 Au 막을 사용하여 형성되어 있다.
9는 상부 전극8의 주위에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 1000Å인 SiO 막을 사용하고 있으며 이에 따라 기생용량의 감소가 도모된다.
여기서 절연막9는 막 두께가 5000Å정도의 SiN 막등을 사용해도 좋고 이 경우, 내습성의 향상이 도모되는 것으로 된다
여기서 반도체 기판1에 대하여 수직한 방향에서 그 반도체 장치를 내려다 본 경우 에 있어서의 SiO 막2, 하부전극3, 유전체막4, 제2의 절연막5 및 상기 Si0 막9의 외주는 동일한 윤곽을 가지고 있다.
9a는 절연막9에 형성되어 상부 전극8표면에 개구하는 구멍이다.
11은 상기 Si0 막2, 하부 전극3, 유전체막4, 제2의 절연막5 및 SiO 막9의 주위를 에워싸는 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 1000Å인 SiO 막을 사용하고 있으며 이에 따라 기생 용량의 감소가 도모된다. 여기서 절연막 11은 막 두께가 50OOÅ정도의 SiN 막등을 사용해도 좋고 이 경우 내습성의 향상이 도모하게 된다.
11a는 절연막11에 형성되고 구멍9a와 거의 동일한 크기를 가지며 구멍9a와 일체의 콘택트홀을 구성하는 구멍이다.
12는 상부 전극8상에 형성되고 이 상부전극8과 전기적으로 접속되어 있는 배선이고 본 실시의 형태에 있어서는 예컨데 막 두께가 1.5㎛ 인 Au 막을 사용하여 형성되어 있다
여기서, 배선12는 도체손실을 적게 하기 위해서 1∼2㎛의 막 두께로 하는 것이 바람직하다.
13은 배선12의 주위에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데막 두께가 1000Å인 SiO 막을 사용하고 있으며 이에 따라 기생용량의 감소가 도모된다.
여기서, 절연막13은 막 두께가 5000Å정도의 SiN 막등을 사용해도 좋고 이 경우 내습성의 향상이 도모되는 것으로 된다.
여기서 절연막2, 절연막9, 절연막11, 절연막13은 어느것이나 GaAs MMIC의 능동소자든지 본 반도체 장치내에 형성되는 커패시터를 그 제조시에 사용되는 에쉬와 제거처리등으로부터 보호하기 위한 것이다.
또, 13a는 절연막13에 형성되어 상부 전극8표면에 개구하는 구멍이다
14는 구멍13a를 통해 상부 전극8과 전기적으로 접속하는 급전층이고 15는 급전층 14상에 형성되는 에어브리지 이 다.
다음에, 이와 같이 구성된 반도체 장치의 제조방법에 대해서 도 5를 사용하여 설명한다.
도 5(a)내지 도 5(g)는 본 실시의 형태 1를 공정순으로 나타낸 것이다.
우선 도 5(a)에 표시 하는것과같이 화합물 반도체 기판1상에 절연막2을 피착한다.
이 때의 절연막2에는 화합물 반도체 기판1과의 절연성을 높힐 목적으로 삽입하는 것이기 때문에 플라즈마 CYD에서 제작한 SiO, SiON, 또는 SiN 막등을 500로부터 1000Å정도 피착하여 놓으면 좋고 본 실시의 형태에 있어서는 상기한 바와 같이 막 두께가 750Å의 SiO 막을 사용하고 있다.
또, 상기 SiO 막2상에 하부 전극3이 되는 금속막3a를 형성한다.
이 때의 금속막3a는 내열성에 우수한 Ti/Pt 이든지 시트저항이 적은 Ti/Mo/Au 또는 Ti/Au/Mo 등의 금속박막을 수천Å 피착하여 제작하면 좋으며 본 실시의 형태에 있어서는 상기한 바와 같이 3000A의 막 두께를 가지는 Ti/Mo/Au의 적층막을 사용하고 있다.
또한, 플라즈마 CVD를 사용하여 금속막3a상에 유전체막4를 형성한다.
여기서 유전체막4는 플라즈마 CVD를 사용하여 형성된 막 두께가 1000로부터 2000Å정도의 SiON 또는 SiN막을 사용하는 것이 바람직하며 본 실시의 형태에 있어서는 막 두께가 2000A, 조성비가 Si/N=3/4가되는 SiN막(Si3N4막)을 사용하고 있다.
이 때의 유전체4인 SiN 막은 플라즈마 CVD에서 제작할 때의 조건을 SiH4의 유량과 NH3유량을 제어하므로 서서 SiN막의 조성비가 Si/N=3/4가 되도록 결정하고 있다.
덧붙여서, 플라즈마 CVD를 사용하여 상기 유전체막4상에 제2의 절연막5를 형성한다.
본 실시의 형태에 있어서는 절연막5으로서 바퍼드불산에 대한 에칭레이트가 높은 예컨데 막 두께가 100Å이고 유전체막4 보다 수소 함유량이 많은 SiN 막을 사용하고 있다.
구체적으로는 이 SiN 막5는 유전체막4인 SiN 막의 형성조건에 대하여(1)성막온도를 내리고(2) 가스압력을 올리고(3) RF 전력을 내리는 것에 의해 형성할 수 있다.
예를들면(1) 성막온도를 300℃에서 250℃로 내리고(2) 가스 압력을 0.5 Torr에서 2.0 Torr로올리고(3) RF 전력을 200W에서 100W로 내리는 것으로, 바퍼드불산에의한 SiN 막의 에칭레이트를, 80Å/min에서 1000Å/min로 증가 시킬 수 있다.
또, 이러한 형성조건을 사용하는 것으로 유전체막4인 SiN 막 보다도 수소함유량이 많아진다.
또, 여기서 바퍼드불산은 HF/NH4F=1/30의 것을 사용하고 있다.
또,여기서 유전체막4을 에칭하지않도록 바퍼드불산을 사용하여 제2의 절연막5만을 선택적으로 제거하므로서서 제2의 절연막5에 구멍5a를 형성한다.
상기 한바와 같이 유전체막4가 SiN 막이고 제2의 절연막5가 에칭레이트가 큰 SiN 막이기 때문에 선택비는 12 정도를 확보할 수 있기 때문에 선택적 제거가 가능해진다.
다음에 도 5(b)에 도시한 바와 같이 레지스트를 통상의 사진제판기술을 사용하여 패터닝하므로서 하부 전극3상의 제2의 절연막5표면에 이 제2의 절연막5에 형성한 구멍를 에워싸고 구멍5a 보다 크게 개구하는 개구부 10a를 가지는 마스크10를 형성하여 예컨데 막 두께가 2000Å인 Au 막인 상부 전극이 되는 금속막8a를 증착한다.
이후에, 레지스트10를 제거하므로서 그 제2의 절연막5상에 단부가 형성되도록 즉 제2의 절연막상으로 연장하도록 상부 전극8를 형성한다.
이 상부 전극8의 형성에는 배선스퍼터법을 사용하여 이온밀링으로 배선가공하는 방법을 사용해도 된다.
본 실시의 형태에 있어서는 상부 전극8과 배선12를 독립하여 형성할 수 있기 때문에 배선12의 막 두께는 예컨데 금으로 제작한 경우, 1∼2㎛ 정도가 도체손실을 막기 위해서 필요하지만 상부 전극8의 막 두께는 상기한 바와 같이2000Å정도로 된다
그 때문에 상부 전극8의 형성에 배선스퍼터법을 사용하여 이온밀링으로 배선가공하는 방법을 사용해도 상부전극8의 주변의 제2의 절연막5이 깎이는 두께는 수십Å 정도로 감소된다.
그 때문에 본 실시의 형태에 있어서는 제2의 절연막5의 막 두께를 상기한 바와 같이 마진을 예상하여 100Å로 하고 있다.
다음에 도 5(c)에 도시한 바와 같이 상부 전극8의 주위를 절연막9로 커버하여 반도체 기판1에 대하여 수직한 방향에서 본 경우에 있어서 상부 전극8의 주연부를 에워싸는 평면형상에 형성된 레지스트마스크16를 사용하여 상기 복수의 절연막2, 유전체막4, 제2의 절연막5, 절연막9을 RIE(Reactive Ion Etching)에 의해 패터닝하는 동시에 이온밀링에 의해 금속막 3a를 상기 .복수의 절연막과 거의 같은 형상으로 패터닝하므로서 하부 전극3을 형성한다.
그 후 도 5(d)에 도시한 바와 같이 레지스트10를 O2에슁등의 방법으로 제거한다.
또, 도 5(e)에 도시한 바와 같이 절연막11를 반도체 기판1상에 형성하여 이것을 사용하여 파시베이션한다.
다음에, 도5(f)에 도시한 바와 같이 상부 전극8 및 하부 전극3표면에 각각 개구하는 복수의 콘택트홀을 형성 한다.
이 때 상부 전극8과 하부 전극3으에서는 형성하는 콘택트홀의 깊이에 차가 있기 때문에 CF4, SF6등의 불소계의 가스를 사용한 드라이에칭을 하여 에칭되는 절연막의 막 두께가 얇은 상부 전극8에 개구하는 콘택트홀(9a,lla)의 사이즈가 넓어지지 않도록 하고 있다.
콘택트홀(9a,11a)형성후 상부 전극8에 전기적으로 접속하는 배선12를 증착리프트오프법으로 형성한다.
이 때의 배선12의 막 두께는 도체손실을 적게 하기 위해서 1∼2㎛가 필요하지만 본 실시의 형태에 있어서는 예컨데 막 두께가 1.5㎛인 Au 막을 사용하여 형성되어 있다.
여기서, 배선12는 도체손실을 적게 하기 위해서 1∼2㎛의 막 두께로 하는 것이 바람직하다
다음에 도 5(g)에 도시한 바와 같이 배선12의 형성후 배선12상에 절연막13을 형성하여 이것을 사용하여 파시 베이션 한다.
그 후 이 절연막13에 배선12표면에 개구하는 콘택트홀13a를 형성하여 이 콘택트홀13a를 통해 배선12와 전기적으로 접속하는 급전층14를 형성하며 이 급전층14상에 에어브리지15를 형성하므로서 도 4에 나타내는 반도체 장치를 제조한다.
상기 반도체 장치에 있어서는 제2의 절연막는 유전체막4 보다 에칭레이트가 높기 때문에 구멍5a를 형성하기 위한 에칭후 에 있어서의 유전체막4의 막 두께를 제품사이에서 동일하게 형성하기 쉽고 그 때문에 제품간의 용량치의 격차를 적게 억제할 수 있다.
또, 상부 전극8를 유전체막4의 표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하도록 형성하고 있기 때문에 그상부 전극8의 형성시에 있어서 상부 전극8의 주변의 유전체막4가 깎이는 일이 없고 그 때문에 수명저하를 초래하는 일이 없다는 효과가 있다.
또, 유전체막4와 제2의 절연막5를 그 조성비는 다르지만 어느쪽도 SiN 막으로 하고 있기 때문에 형성조건을 바꿀 뿐으로 같은 제조장치를 사용하여 또, 같은 가스를 사용하여 형성할 수 있기 때문에 그 반도체 장치를 염가로 또한 효율적으로 생산하는 것이 가능해진다.
또, 상부 전극8과 배선12를 독립하여 형성할 수 있기 때문에 배선12의 막 두께는 예컨데 금으로 제작한 경우 1∼2㎛ 정도가 도체손실을 막기 위해서 필요하지만 상부전극8의 막 두께는 2000Å정도로 좋기 때문에 상부 전극8의 주변의 제2의 절연막5가 깎이는 두께는 수십Å 정도로 감소된다.
따라서 제2의 절연막5의 막 두께를 얇게 할 수 있어 그 때문에 구멍5a의 형성이 용이하게 되는 동시에 구멍 5a 형성에 요하는 시간도 단축할 수 이고 결과적으로 그 반도체 장치를 효율적으로 생산하는 것이 가능해진다고 하는 효과가 있다.
또, 상기에서는 상부 전극8의 단부가 유전체4 위에 실리는 것은 아니고 절연막5의 위에 실리도록 하여 수명을 향상시켰지만 그 대신에 제2의 절연막5를 하부전극3의 상층에 형성하여 상기 구멍5a에 대응하는 형상의 구멍을 형성하고 나서 그 위에 유전체막4를 형성해도 상기와 동일한 효과를 나타내는 반도체 장치를 형성할 수 있다.
실시의 형태 3.
이하에, 본 발명의 실시의 형태 3에 대해서 도 6 및 도 7에 따라서 설명한다. 도 6은 본 발명의 실시의 형태 3를 나타내는 주요부 단면도이고 도 6에 있어서, 1은 반도체 기판이며 본 실시의 형태에 있어서는 예컨데 GaAs 로 이루어지는 화합물 반도체 기판을 사용하고 있다.
2는 화합물 반도체 기판1과의 절연성을 높이기 위해서 이 반도체 기판1상에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 750Å의 SiO 막을 사용하고 있다.
여기서 절연막2는 플라즈마 CVD를 사용하여 형성된 막 두께가 근0∼1000Å정도의 SiO, SiON 막 또는SiN막등을 사용해도 된다
3은 절연막2상에 형성되어 있는 하부전극이고 본 실시의 형태에 있어서는 예컨데 3000Å의 막 두께를 가지는 시트저항이 작은 Ti/Mo/Au의 적층막을 사용하고 있다.
여기서 하부전극3은 Ti/Au/Mo의 적층막 또는, 내열성에 우수한 Ti/Pt의 적층막등의 금속박막을 수천Å 퇴적한 것을 사용해도 된다.
4는 하부전극3상에 형성된 유전체막(제1의 절연막)이고 본 실시의 형태에 있어서는 예컨데 막 두께가 2000Å이며 조성비가 SiN=3/4가되는 SiN 막(Si3N4막)을 사용하고 있다.
여기서 유전체막4는 플라즈마 CVD를 사용하여 형성된 막 두께가 1000∼2000Å정도의 SiON막, SiN 막등을 사용 해도 된다.
5는 유전체막4상에 형성된 제2의 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 700Å이고 조성비가 Si 리치(Sl/N가 1.2)인, 플라즈마 CVD를 사용하여 형성된 SiN 막을 사용하고 있다.
여기서 그 제2의 절연막 5으로서 조성비 SiN이 1이상 1.4 이하의 SiN 막을 사용해도 된다.
또, 제2의 절연막5는 플라즈마 CVD를 사용하여 형성된 SiO 막등을 사용해도 된다.
5a는 제2의 절연막5에 형성되 하부 전극3상의 유전체막4 표면에 개구하는 구멍이다.
6은 제2의 절연막5상에 형성된 제3의 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 4000Å이고 플라즈마 CVD를 사용하여 형성된 SiN 막을 사용하고 있다.
여기서, 제3의 절연막6은 플라즈마 CVD를 사용하여 형성된 SiN 막등을 사용해도 된다.
6a는 제3의 절연막6에 형성되어 있는 동시에 제2의 절연막5 표면에서 주연이 구멍5a의 주연을 에워싸도록 형성된 구멍이고 예컨데 그구멍 6a의 가공단면에 있어서의 측면의 반도체 기판1에 대한 경사각 θ가 90° 미만이 되도록 형성되어 있다.
8은 유전체막4 표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하는 상부 전극이고 그 단부는 제2의 절연막5 또는 제3의 절연막6의 위에 있도록 형성되어 있고 본 실시의 형태에 있어서는 예컨데 막 두께가 27㎛ 인 Au 막을 사용하여 형성되어 있다.
여기서 상부 전극8은 배선과 공통으로 사용하고 있기 때문에 상기한 바와 같이 예컨데 금으로 제작한 경우 그 막 두께는 1∼2㎛ 정도가 도체손실을 막기 위해서 필요하다
9는 상부 전극의 주위에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 1000Å인 SiO 막을 사용하고 있으며 이에 따라 기생용량의 감소가 도모된다.
여기서 절연막9는 막 두께가 50OOÅ 정도의 SiN 막등을 사용해도 좋고 이 경우 내습성의 향상이 도모 된다.
여기서 절연막2 및 절연막9는 어느것이나 GaAs MMIC의 능동 소자와 본 반도체 장치내에 형성되는 커패시터를 그 제조시에 사용되는 에쉬와 제거처리등으로부터 보호하기 위한 것이다.
9a는 절연막9에 형성되어 상부 전극8표면에 개구하는 구멍이다.
또, 14는 구멍9a를 통해 상부 전극8과 전기적으로 접속하는 급전층이고 15는 급전층14상에 형성되는 에어브리지이다.
여기서 본 발명에서는 상부 전극8의 주변의 마모는 전부 제2의 절연막5 또는제3의 절연막6에 흡수되어 있고 즉, 유전체막4의 마모 깊이가 0으로되기 때문에,수명의 저하는 전혀 발생하지 않는다.
또, 상부 전극8주변의 유전체막4의 마모뿐만아니라 상부 전극8의 표면이든지 그 주변에 생기는 상처에 대해서도 제2의 절연막5 또는 제3의 절연막6이 흡수해주기 때문에 수명저하는 전혀 발생하지 않는다고 할 수 있다.
다음에, 이와 같이 구성된 반도체 장치의 제조방법에 대해서 도 7를 사용하여 설명한다.
도 7(a)내지 도 7(j)는 본 실시의 형태 3를 공정 차례로 나타낸 것이다.
우선 도 7(a)에 표시되도록 화합물 반도체 기판1상에 절연막2를 형성한다.
이 때의 절연막2에는 화합물 반도체 기판1과의 절연성을 높일 목적으로 삽입하는 것이기 때문에 플라즈마 CVD에서 제작한 SiO, SiON, 또는 SiN 막등을 500로부터 1000Å정도 피착하여 놓으면 좋으며 본 실시의 형태에 있어서는 상기한 바와 같이 막 두께가 750Å의 SiN 막을 사용하고 있다.
다음에, 도 7(b)에 도시한 바와 같이 통상의 사진제판기술을 사용하여 괘터닝된 레지스트를 마스크7로서 사용하면 절연막2상의 원하는 위치에 하부 전극3이 죄는 금속막3a를 증착하고 리프트오프한다.
이 때의 금속막 3a는 내열성에 우수한 Ti/Pt 이든지 시트저항이 적은 Ti/Mo/Au 또는 Ti/Au/Mo 등의 금속박막을 수천Å 피착하여 제작하면 좋고, 본 실시의 형태에 있어서는 상기한 바와 같이 3000Å,의 막 두께를 가지는 Ti/Mo/Au의 적층막을 사용하고 있다.
다음에, 도 7(c)와 같이 레지스트7를 제거하므로서 금속막3a에서 하부 전극3을 형성한다.
또, 여기서는 증착리프트오프법을 사용하고 있지만 배선스퍼터법을 사용하여 하부전극3을 형성해도 좋다.
또, 도 7(d)에 도시한 바와 같이 플라즈마 CVD를 사용하여 하부 전극3상에 유전체막4를 형성한다.
여기서 유전체막4는 플라즈마 CVD를 사용하여 형성된 막 두께가 1000로부터 2000Å정도의 SiON 또는 SiN막을 사용하는 것이 바람직하고 본 실시의 형태에 있어서는 상기한 바와 같이 막 두께가 2000Å, 조성비가 Si/N=3/4로되는 SiN 막(Si3N4막)을 사용하고 있다.
이 때의 유전체막4는 플라즈마 CVD에서 제작할 때의 조건을 SiH4의 유량과 NH3유량을 제어하므로서 SiN막의 조성비가 SiN= 3/4가 되도록 형성한다.
유전체4의 조성을 이와 같이 설정하는 이유는 예컨데 T.Oku 등이 Mat. Res. Soc. Sym p. Proc. Vol.209(1991)P 487에 도시한 바와 같이, 커패시터의 신뢰성을 확보하기 위해서 유전체4인 SiN 막 정비화합물에 가까운 조성비로 하여 막중의 결함농도를 가급적 감소할 필요가 있기 때문이다.
다음에, 도 7(e)에 도시한 바와 같이 유전체막4상에 제2의 절연막5를 형성한다.
본 실시의 형태에 있어서는 제2의 절연막5으로서 예컨데 막 두께가 500Å이고 조성비 Si/N이 1.2의 플라즈마 CVD를 사용하여 형성된 SiN 막을 사용하고 있다.
제2의 절연막5는 플라즈마 CVD에서 제작할 때의 조건을 SiH4의 유량과 NH3유량을 제어하므로서 구체적으로는 NH3/SiH4=5가 되도록 유량을 조정하므로서 그 조성비Si/N가 1.2가 되도록 형성하고 있다/
또, 그 제2의 절연막5에 있어서 조성비Si/N이 1이상 1.4 이하의 범위로 해도 좋으며 이와 같이 제2의 절연막 5의 조성을 Si 리치로 하는 이유는 예컨데 상기한 문헌Mat. Res. Soc. Symp. Proc. Vol. 209(1991)페이지 487에 도시한 바와 같이 제3의 절연막6과의 선택비를 확보하기 때문이다.
또, 제2의 절연막5상에 제3의 절연막6을 형성한다.
본 실시의 형태에 있어서는 제3의 절연막6으로서 예컨데 막 두께가 4000Å이며 플라즈마 CVD를 사용하여 형성된 SiO 막을 사용하고 있다.
여기서, 절연막6의 절연막5에 대한 선택비는 바퍼드불산을 사용한 경우 20 이상이 확보될 수 있다.
이를체면 바퍼드불산에의한 Si 부유한 SiN 막(Si/N 이 1.2)및 SiO 막의 에칭레이트는, 40Å/min 및 1000Å/min이다
또, 바퍼드불산은 HF/NH4=1/30의 것을 사용하고 있다.
다음에, 도 7(f)에 도시한 바와 같이 하부 전극3표면에 개구하는 콘택트홀을 개구한다.
다음에, 도 7(g)에 도시한 바와 같이, 레지스트를 통상의 사진제판기술을 사용하여 패터닝 하므로서 하부 전극3상의 제3의 절연막6 표면에 개구하는 개구부109를 가지는 마스크10를 형성한다.
다음에, 도 7(h)에 도시한 바와 같이 우선 마스크 1 0을 사용하여 제2의 절연막5을 에칭하지않도록 바퍼드불산을 사용하여 제3의 절연막6만을 선택적으로 제거하므로서 제3의 절연막6에 구멍6a를 형성한다.
여기서 상기한 바와 같이 제2의 절연막5가 Si 리치의 SiN 막이며 제3의 절연막6이 SiO 막이기 때문에 선택비는 20정도를 확보할 수 있기 때문에 선택적 제거가 가능해진다.
이때, 제3의 절연막6에 크게 사이드 에치가 들어 가 예컨데, 그 가공단면에 있어서의 구멍6a의 측면의 경사각 0이 90° 미만으로 되어 있다.
제3의 절연막6의 선택적제거후 유전체막4를 에칭하지 않도록 하여 제2의 절연막5를 레지스트마스크10에 대하여 충실하게 가공하므로서 구멍7a를 형성한다. 구체적으로는 수직가공 특성에 우수한 RIE(Reactive Ion Etching), 또는 ECR (Electron Cycrotron Resonance)등의 방법을 사용하므로서서 형성한다.
다음에 도7(i)에 도시한 바와 같이 예컨데 막 두께가 2㎛m인 Au 막인 상부전극이 되는 금속막8a를 증착한다.
이다음 레지스트10를 제거하므로서 그 제2의 절연막5상에 단부가 형성되도록 즉, 유전체막4의 표면에서 제2 의 절연막상으로 연장하도록 상부 전극8를 형성한다.
여기서 제3의 절연막6에 크게 사이트에치가 들어가 있기 때문에 증착에 의해 형성되는 상부 전극8이는 금속막8a이 구멍6a내부에 있어서 구멍5a의 엣지를 에워싸도록 형성되기 때문에 이상과같이 형성하는 것이 가능해진다.
여기서 제2의 절연막5표면에서의 구멍5a의 개구엣지와 상부 전극8의 엣지는 확실히 0. 2㎛ 정도 떨어진 곳에 위치하는 것으로 된다.
다음에 도 7(j)와같이 예컨데 막 두께가 1000Å인 SiO 막9를 피착한다.
그 후 이 SiO 막9에 상부 전극 8표면에 개구하는 콘택트홀 9a를 형성하여 이 콘택트홀 9a를 통해 상부 전극 8과 전기적으로 접속하는 급전층14를 형성하여 이 급전층14상에 에어브리지15를 형성하므로서서 도 6에 나타내는 반도체 장치를 제조한다.
상기 반도체 장치에 있어서는 자기 정합적인 수법이 사용하고 있기 때문에 요컨대 제3의 절연막의 에칭과 제2의 절연막5의 제거와 상부 전극8의 형성이 동일한 마스크16를 사용하여 행해지기 때문에 공정수를 적게 할 수 있다고 하는 효과가 있다.
또, 동시에 그 반도체 장치의 고집적화도 가능하다고 하는 효과가 있다
또, 상부 전극8를 유전체막4의 표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하도록 형성하고 있기 때문에 그 상부전극8의 형성시에 있어서 상부 전극8의 주변의 유전체막4가 깎이는 일이 없이 그 때문에 수명저하즐 초래하지 않는다는 효과가 있다.
또, 유전체막4와 제2의 절연막5를 그 조성비는 다르지만 어느쪽도 SiN 막으로 하고 있기 때문에 형성조건을 바꿀 뿐으로 같은 제조장치를 사용하고, 또 같은 가스를 사용하여 형성할 수 있기 때문에 그 반도체 장치를 염가로 또한 효율적으로 생산하는 것이 가능해진다.
또, 상기로서는 상부 전극8을 유전체막4의 표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하도록 형성하므로서 향상시켰지만 그 대신에 제2의 절연막5를 하부전극3의 상층에 형성하여 상기 구멍5a에 대응하는 형상의 구멍을 형성한후 그 위에 유전체막4를 형성해도 상기와 동일한 효과를 나타내는 반도체 장치를 제조할 수 있다.
실시의 형태 4.
이하에 본 발명의 실시의 형태 4에 대해서 도 8 및 도 9에 따라서 설명한다. 도 8은 본 발명의 실시의 형태 4를 나타내는 주요부 단면도이고 도 8에 있어서, 1은 반도체 기판이고 본 실시의 형태에 있어서는 예컨데 GaAs 로 이루어지는 화합물 반도체 기판을 사용하고 있다.
2는 화합물 반도체 기판1과의 절연성을 높이기 위해서 이 반도체 기판1상에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 750Å의 SiO 막을 사용하고 있다
여기서, 절연막2는 플라즈마 CVD를 사용하여 형성된 막 두께가 500∼1000Å정도의 SiO막, SiON 막 또는 SiN막등을 사용해도 된다.
3은 절연막2상에 형성되어 있는 하부 전극이고 본 실시의 형태에 있어서는 예컨데 3000Å의 막 두께를 가지는 시트저항이 작은 Ti/Mo/Au의 적층막을 사용하고 있다.
여기서 하부전극3은 Ti/Au/Mo의 적층막 또는 내열성에 뛰어난 Ti/Pt의 적층막등의 금속 박막을 수천Å 퇴적한 것을 사용해도 된다.
4는 하부 전극3상에 형성된 유전체막(제1의 절연막)이고 본 실시의 형태에 있어서는 예컨데 막 두께가 2000Å이며 조성비가 Si/N= 3/4가되는 SiN 막(Si3N4막)을 사용하고 있다.
여기서 유전체막4는 플라즈마 CVD를 사용하여 형성된 막 두께가 1000∼2000Å 정도의 SiON 막 또는 SiN 막등을 사용해도 된다.
5는 유전체막4상에 형성된 제2의 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 500Å이고 조성비가 Si 리치(Si/N이 1.2)인, 플라즈마 CVD를 사용하여 형성된 SiN 막을 사용하고 있다.
여기서 그 제2의 절연막5으로서 조성비 Si/N가 1이상 1.4이하의 SiN 막을 사용해도 된다.
또, 제2의 절연막5는 플라즈마 CVD를 사용하여 형성된 SiO 막등을 사용해도 된다.
5a는 제2의 절연막5에 형성되어 하부전극3상의 유전체막4표면에 개구하는 구멍이다.
6은 제2의 절연막5상에 형성된 제3의 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 4000Å이고 플라즈마 CVD를 사용하여 형성된 SiO 막을 사용하고 있다.
여기서 제3의 절연막6은 플라즈마 CVD를 사용하여 형성된 SiN 막등을 사용해도 된다.
6a는 제3의 절연막6에 형성되어 있는 동시에 제2의 절연막5표면에서 주연이 구멍5a의 주연을 에워싸도록 형성된 구멍이고 예컨데 그 구멍6a의 가공단면에 있어서의 측면의 반도체 기판1에 대한 경사각 θ가 90° 미만이 되도록 형성되어 있다.
8은 유전체막4표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하는 상부 전극이고 그 단부는 반드시 제2의 절연막5상에 있도록 형성되어 있고 본 실시의 형태에 있어서는 예컨데 막 두께가 2000Å인 Au 막을 사용하여 형성되어 있다.
9는 상부 전극8의 주위에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 1000Å인 SiO 막을 사용하고 있으며 이에 따라 기생용량의 감소가 도모된다.
여기서, 절연막9는 막 두께가 5000Å정도의 SiN 막등을 사용해도 좋고 이 경우 내습성의 향상이 도모하게된다.
여기서 반도체 기판1에 대하여 수직한 방향으로 그 반도체 장치를 내려다 본 경우의 SiO 막2, 하부 전극3, 유전체막4, 제2의 절연막5, 제3의 절연막6, 및 상기 SiO 막9의 외주는 통일한 윤곽을 가지고 있다.
9a는 절연막9에 형성되어 상부 전극8표면에 개구하는 구멍이다.
11은 상기 SiO 막2, 하부 전극3, 유전체막4, 제2의 절연막5, 제3의 절연막6, 및 SiO 막9의 주위를 에워싸는 절연막이고 본 실시의 형태에 있어서는 예컨데막 두께가 1000Å인 SiO 막을 사용하고 있고 이에 따라 기생용량의 감소가 도모된다.
여기서 절연막11은 막 두께가 제5OOÅ정도의 SiN 막등을 사용해도 좋으며, 이 경우, 내습성의 향상이 도모되는 것이된다.
11a는 절연막11에 형성되어 구멍9a와 거의 동일한 크기를 가지며 구멍9a와 일체의 콘택트흘을 구성하는 구멍이다.
12는 상부전극8상에 형성되고 이위에 부전극8과 전기적으로 접속되어 있는 배선이고 본 실시의 형태에 있어서는 예컨데 막 두께가 1.5㎛ 인 Au 막을 사용하여 형성되어 있다.
여기서 배선12는 도체손실을 적게 하기 위해서 1 ∼77㎛ 막 두께로 하는 것이 바람직하다.
13은 배선12의 주위에 형성된 절연막이고 본 실시의 형태에 있어서는 예컨데 막 두께가 1000Å인 Si0 막을 사용하고 있고 이에 따라 기생용량의 감소가 도모된다.
여기서 절연막13은, 막 두께가 5000Å정도의 SiN 막등을 사용해도 좋고 이 경우 내습성의 향상을 도모하는 것이된다.
여기서 절연막2, 절연막9, 절연막11, 절연막13은 어느것이나 GaAs MMIC의 능동 소자든지 본 반도체 장치내에 형성되는 커패시터를 그 제조시에 있어서 사용되는 에쉬와 제거처리등으로부터 보호하기 위한 것이다.
또, 13a는 절연막13에 형성되어 상부 전극8표면에 개구하는 구멍이다.
14는 구멍13a를 통해 상부 전극8과 전기적으로 접속하는 급전층이고 , 15는 급전층14상에 형성되는 에어브리지이다.
다음에, 이와 같이 구성된 반도체 장치의 제조방법에 대해서 도 9를 사용하여 설명한다.
도 9(a)내지 도 9(j)는 본 실시의 형태 4를 공정차례로 나타낸 것이다.
우선 도 9(a)에 표시한바와같이 화합물 반도체 기판 1상에 절연막2를 피착한다. 이 때의 절연막2에는 화합물 반도체 기판1과의 절연성을 높일 목적으로 삽입하는 것이기 때문에 플라즈마 CVD에서 제작한 SiO, SiON, 또는 SiN 막등을 500로부터 1000Å정도 피착해 놓으면 좋고 본 실시의 형태에 있어서는 상기한 바와 같이 막두께가 750Å의 SiO막을 사용하고 있다.
또, 상기SiO 막2상에 하부 전극3이 되는 금속막 3a를 형성한다
이 때의 금속막3a는 내열성이 우수한 Ti/Pt이든지 시트저항이 적은 Ti/Mo/Au 또는 Ti/Au/Mo 등의 금속 박막을 수천Å 피착하여 제작하면 좋고 본 실시의 형태에 있어서는 상기 한바와 같이, 3000Å의 막 두께를 가지는 Ti/Mo/Au의 적층막을 사용하고 있다.
또한, 플라즈마 CVD를 사용하여 하부 전극이 되는 금속막 3a상에 유전체막4를 형성한다.
여기서 유전체막4는 플라즈마 CVD를 사용하여 형성된 막 두께가 1000로부터 2000Å정도의 SiON 또늘 SiN막을 사용하는 것이 바람직하며 본 실시의 형태에 있어서는 상기한 바와 같이 막 두께가 2000Å, 조성비가 SiN=3/4가되는 SiN 막(Si3N4막)을 사용하고 있다.
이 때의 유전체막4는 플라즈마 CVD에서 제작할 때의 조건을 SiH4의 유량과 NH3유량을 제어하므로서 SiN막의 조성비가 Si/N =3/4가 되도록 형성한다.
유전체4의 조성을 이와 같이 설정하는 이유는 예컨데 T.Oku 등이 Mat. Res. Soc. Symp. Proc. Vol 209(1991)페이지 487에 표시한 바와 같이 유전체4인 SiN 막은 커패시터의 신뢰성을 확보하기 위해서 정비화합물(定比化合物)에 가까운 조성비로 하여 막중의 결함 농도를 가급적 감소 시킬 필요가 있기 때문에 이다.
다음에 유전체막4강에 제2의 절연막5를 형성한다.
본 실시의 형태에 있어서는 제2의 절연막5으로서 예컨데 막 두께가 500Å이고 조성비Si/N이 1.2의 플라즈마 CVD를 사용하여 형성된 SiN 막을 사용하고 있다
제2의 절연막5은 플라즈마 CVD에서 제작할 때의 조건을 SiH4의 유량과 NH3유량을 제어하므로서 구체적으로는 NH3/SiH4=5가 되도록 유량을 조정하므로서 그 조성비Si/N이 1.2가 되도록 형성하고 있다.
또한, 해당 제2의 절연막5에 있어서 조성비 Si/N 가 1이상 1.4 이하의 범위로해도 좋으며 이와 같이 제2의 절연막5의 조성을 Si 리치로 하는 이유는 예컨데 상기의 문헌 MaT. Res. Soc. Sym P. proc. Vol. 209(1991)페이지 487에 표시한 바와 같이 제3의 절연막6과의 선택비를 확보하기 위해서 이다.
또 제2의 절연막5상에 제3의 절연막6을 형성한다.
본 실시의 형태에 있어서는 제3의 절연막6으로서 예컨데 막 두께가 4000Å이고 플라즈마 CVD를 사용하여 형성된 SiO막을 사용하고 있다.
여기서 절연막6의 절연막5에 대한 선택비는 바퍼드불산을 사용한 경우 20이상을 확보할 수 있다.
이를테면, 바퍼드불산에의한 Si 리치 SiN 막(Si/N이 1.2)및Si0 막의 에칭 레이트는 40Å/min 및 1000Å/min이다.
또한, 바퍼드불산은 HF/NH4F=1/30인 것을 사용하고 있다.
다음에 도 9(b)에 도시한 바와 같이 레지스트를 통상의 사진제판기술을 사용하여 패터닝하므로서 하부 전극3상의 제3의 절연막6 표면에 개구하는 개구부10a가 있는 마스크10를 형성한다.
다음에, 도 9(c)에 도시한 바와 같이 마스크10를 사용하여 제2의 절연막5를 에칭하지않도록 바퍼드불산을 사용하여 제3의 절연막6만을 선택적으로 제거하므로서 제3의 절연막6에 구멍6a를 형성한다.
여기서 상기한 바와 같이 제2의 절연막5가 Si 리치한 SiN 막이고 제3의 절연막6이 SiO 막이기 때문에 선택비는 20정도를 확보할 수 있기 때문에 선택적제거가 가능해진다.
이때, 제3의 절연막6에 크게 사이드에치가 들어 가고, 예컨데 그 가공단면에 있어서의 구멍6a의 측면의 경사각 θ가 90° 미만으로 되어 있다.
다음에, 도 9(d)에 도시한 바와 같이 제3의 절연막6의 선택적 제거후 유전체막4를 에칭하지않도록 하여 제2의 절연막5를 레지스트 마스크10에 대하여 충실히 가공하므로서 구멍 5a를 형성한다.
구체적으로는 수직 가공 특성이 우수한 RIE(Reactive Ion Etching)또는 ECR(Electron Cycrotron Resonance)등의 방법을 사용하는 것으로 형성한다.
다음에, 도 9(e)에 도시한 바와 같이 예컨데 막 두께가 2000A인 Au 막인 상부 전극이 되는 금속막8a를 증착한다.
이후에, 레지스트10를 제거하므로서 제2의 절연막5 또는제3의 절연막6상에 단부가 형성되도록 즉 유전체막4의 표면에서 제2의 절연막상으로 연장하도록 상부전극8을 형성한다.
여기서, 제3의 절연막6에 크게 사이드에치가 들어가 있기 때문에 증착에 의해 형성되는 상부 전극8이 되는 금속막8a가 구멍6a 내부에서 구멍5a의 엣지를 에워싸도록 형성되때문에 이상과같이 상부 전극8를 형성하는 것이 가능해진다. 여기서, 제2의 절연막5표면에서의 구멍5a의 개구엣지와 상부 전극8의 엣지는 확실히 0.2㎛ 정도 떨어진 곳에 위치하게 된다.
다음에, 도 9(f)에 도시한 바와 같이 예컨데 막 두께가 1000Å인 SiO 막9를 피착하여 반도체 기판1에 대하여 수직한 방향에서 본 경우에 있어서 상부 전극8의 주연부를 에워싸는 평면 형상에 형성된 레지스트 마스크16를 사용하여 상기 복수의 절연막2, 유전체막4, 제2의 절연막5, 제3의 절연막6 및 절연막9을 RIE(Reactive Ion Etching)에 의해 패터닝하는 동시에 이온 밀링에 의해 금속막3a를 상기 복수의 절연막과 거의 같은 형상으로 패터닝하므로서 하부 전극3을 형성한다.
그 후 도 9(g)에 도시한 바와 같이 레지스트10를 O2에슁등의 방법으로 제거한다.
또, 도 9(h)에 도시한 바와 같이, 절연막11를 반도체 기판1상에 형성하여 이것을 사용하여 파시베이션한다.
다음에, 도 9(i)에 도시한 바와 같이 상부 전극8 및 하부 전극3표면에 각각 개구하는 복수의 콘택트흘을 형성한다.
이 때, 상부 전극8과 하부 전극3에서는 형성하는 콘택트홀의 깊이에 차가 있기 때문에 CF4, SF6등의 불소계의 가스를 사용한 드라이에칭을 행하고 에칭되는 절연막의 막 두께가 얇은 상부 전극8에 개구하는 콘택트흘(9a,11a)의 사이즈가 넓어지지 않도록 하고 있다.
콘택트흘(9a,lla)형성후 상부 전극8에 전기적으로 접속하는 배12을 증착리프트오프법으로 형성한다.
이 때의 배선12의 막 두께는 도체 손실을 적게 하기 위해서 1∼2㎛가 필요하지만 본 실시의 형태에 있어서는 예컨데 막 두께가 1.5㎛ 인 Au 막을 사용하여 형성되어 있다.
여기서, 배선12는 도체손실을 적게 하기 위해서 1∼2㎛의 막 두께로 하는 것이 바람직하다.
다음에, 도 9(j)에 도시한 바와 같이 배선12의 형성후 배선12상에 절연막13을 형성하여 이것을 사용하여 파시베이션한다.
그 후, 이 절연막13에 배선12표면에 개구하는 콘택트홀13a를 형성하여 이 콘택트홀13a를 통해 배선12와 전기적으로 접속하는 급전층14를 형성하여 이 급전층14상에 에어브리지l5를 형성하므로서 도 8에 나타내는 반도체 장치를 제조한다.
상기 반도체 장치에 있어서는 자기 정합적인 수법이 사용되고 있기 때문에, 요컨대 제3의 절연막의 에칭과 제2의 절연막5의 제거와 상부 전극8의 형성이 동일한 마스크16를 사용하여 행해지기 때문에, 공정수를 적게 할수 있다고 하는 효과가 있다.
또, 동시에 해당 반도체 장치의 고집적화도 가능하다는 효과가 있다.
또, 상부 전극8을 유전체막4의 표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하도록 형성하고 있기 때문에 그 상부전극8의 형성시에 있어서 상부 전극8의 주변의 유전체막4가 깎이는 일이 없고 그때문에, 수명 저하를 초래하지 않는다는 효과가 있다.
또, 유전체막4와 제2의 절연막5를 그 조성비는 다르지만 어느쪽도 SiN 막으로 하고 있기 때문에 형성 조건을 바꿀 뿐으로 같은 제조 장치를 사용하고 또 같은 가스를 사용하여 형성할 수 있기 때문에 그 반도체 장치를 염가로 하고 또한 효율적으로 생산하는 것이 가능해진다.
또, 상부 전극8과 배선12를 독립하여 형성할 수 있기 때문에 배선12의 막 두께는 예컨데 금으로 제작한 경우, 1∼2㎛ 정도가 도체손실을 막기 위해서 필요하지만 상부 전극8의 막 두께는 2000Å정도로 좋기 때문에 상부 전극8의 주변의 제2의 절연막5가 깎이는 두께는 수십Å 정도로 감소된다.
따라서 제2의 절연막5의 막 두께를 얇게 할 수 있어 그 때문에 구멍5a의 형성이 용이하게되는 동시에 구멍 5a의 형성에 요하는 시간도 단축할 수 있으며 결과적으로 해당 반도체 장치를 효율적으로 생산하는 것이 가능해진다고 하는 효과가 있다.
또, 상기에서는 상부 전극8를 유전체막4의 표면에서 구멍5a를 통해 제2의 절연막5상으로 연장하도록 형성하므로서 수명을 향상시켰지만 그 대신에 제2의 절연막5를 하부 전극3의 상층에 형성하여 상기 구멍5a에 대응하는 형상의 구멍을 형성한후에 그 위에 유전체막4를 형성해도 상기와 동일한 효과를 나타내는 반도체 장치를 제조할 수 있다.
본 발명에 대한 용량장치는 하부전극상에 형성된 제1의 절연막과 상기 제1의 절연막상에 형성되고 상기 하부전극상의 제1의 절연막 표면에 개구하는 제1의 구멍을 가지는 제2의 절연막과, 상기 제2의 절연막상에 형성되며 상기 제2의 절연막표면에서 내연이 상기 제1의 구멍의 내연을 에워싸고 상기 제2의 절연막표면에 개구하는 제2의 구멍을 가지는 제3의 절연막과, 상기 제1의 절연막표면에서 상기 제1의 구멍을 통해 상기 제2의 절연막상으로 연장하는 상부전극을 구비하고 있기 때문에 그 제조시에 있어서 상부 전극의 주변에 형성되어 있는 제1의 절연막이 깎이는 일이 없이 수명저하를 초래하는 일이 없다고 하는 효과가 있다.
또, 상기한 바와 같이 구성되어 있기 때문에 해당 용량장치를 고집적화 할 수 있다는 효과도 있다.
또, 하부전극상에 형성된 실리콘질화막으로 이루어지는 제1의 절연막과 상기 제1의 절연막상에 형성되며 상기 하부 전극상의 제1의 절연막표면에 개구하는 구멍을 가지는 제1의 절연막 보다 에칭레이트가 높은 실리콘 질화막으로 이루어지는 제2의 절연막과, 상기 제1의 절연막표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하는 상부 전극을 구비하고 있기 때문에 그 제조시에 있어서 상부전극의 주변의 제1의 절연막이 깎이는 일이 없어 수명 저하를 초래하는 일이 없다는 효과가 있다.
덧붙여서 제1의 절연막과 제2의 절연막의 에칭에 대한 선택비가 다르기 때문에 그 용량장치의 제조시에 있어서 제1의 절연막의 막 두께를 각 제품간에 동일하게 형성하기 쉽고 그 때문에 그것들의 제품간의 용량치의 격차를 적게 억제할 수 있다고 하는 효과도 있다.
본 발명에 대한 용량장치의 제조방법은 하부 전극상에 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 제2의 절연막을 형성하는 공정과, 상기 제2의 절연막상에 제3의 절연막을 형성하는 공정과, 상기 제3의 절연막상에 레지스트를 도포하는 공정과, 사진 제판기술에 의해 상기 레지스트를 패터닝하므로서 개구부를 가지는 마스크를 형성하는 공정과, 상기 마스크를 사용하고 에칭하므로서 상기 제3의 절연막에 상기 제3의 절연막 표면에서 상기 마스크의 개구부 보다 넓고 상기 하부 전극상의 제2의 절연막표면에 개구하는 제2의 구멍을 형성하는 공정과 상기 마스크를 사용하여 에칭하므로서 상기 제2의 절연막에 상기 제2의 절연막표면에서 상기 제2의 구멍보다 좁고 상기 제1의 절연막표면에 개구하는 제1의 구멍을 형성하는 공정과, 증착에 의해 도전막을 상기 제1의 구멍의 내부에 충전하는 동시에 상기 제2의 구멍의 내부 및 상기레지스트상에 형성하는 공정과, 상기 레지스트를 제거하므로서 상기 도전막으로부터 상부 전극을 형성하는 공정을 포함하는 것이기 때문에 상부 전극의 주변에 형성되어 있는 제1의 절연막이 깎이는 일이 없어 그 때문에 수명 저하를 초래하는 일이 없는 용량장치를 얻을 수 있다고 하는 효과도 있다.
덧붙여, 동일 레지스트마스크를 사용하는 공정이 많기 때문에, 결과적으로, 공정수의 감소가 가능해지며 더구나 그 용량장치의 고집적화도 가능하다는 효과도 있다.
또, 하부 전극이 되는 도전막상에 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 제2의 절연막을 형성하는 공정과, 상기 제2의 절연막상에 제3의 절연막을 형성하는 공정과, 상기 제3의 절연막상에 레지스트를 도포하는 공정과, 사진제판기술에 의해 상기 레지스트를 패터닝하므로서 개구부가 있는 제1의 마스크를 형성하는 공정과, 상기 제1의 마스크를 사용하고 에칭하므로서 상기 제3의 절연막에, 상기 제3의 절연막 표면에서 상기 제1의 마스크의 개구부 보다 넓고, 상기 하부 전극상의 제2의 절연막표면에 개구하는 제2의 구멍을 형성하는 공정과, 상기 제1의 마스크를 사용하여 에칭하므로서 상기 제2의 절연막에 상기 제2의 절연막 표면에서 상기 제2의 구멍 보다 좁고 상기 제1의 절연막표면에 개구하는 제1의 구멍을 형성하는 공정과, 증착에 의해, 상부전극이 되는 도전막을 상기 제1의 구멍의 내부에 충전함과 동시에, 상기 제2의 구멍의 내부 및 상기 레지스트상에 형성하는 공정과, 상기 레지스트를 제거하므로서 상기 상부 전극이 되는 도전막으로부터 상부전극을 형성하는 공정과, 상기 상부 전극상 및 상기 제2 및 제3의 절연막상에 제4의 절연막을 형성하는 공정과 사진제판기술에 의해 패터닝된 레지스트를 제2의 마스크로서 사용하여 상기 상부 전극을 에워싸도록 상기 복수의 절연막을 에칭하는 공정과, 상기 제2의 마스크를 사용하여 상기 하부 전극이 되는 도전막을 이온 밀링하므로서 하부 전극을 형성하는 공정과, 에칭에 의해 상기 제4의 절연막에 상기 상부 전극표면에 개구하는 접속구멍을 형성하는 공정과, 상기 상부 전극표면에서 상기 접속 구멍을 통해 상기 상부 전극에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 것이기 때문에 상부 전극의 주변에 형성되어 있는 제1의 절연막이 깎이는 일이 없어 그 때문에 수명 저하를 초래하는 일이 없는 용량장치를 얻을 수 있다는 효과가 있다.
덧붙여, 동일레지스트마스크를 사용하는 공정이 많기 때문에 결과적으로 공정수의 삭감이 가능해지며 더구나 그 용량장치의 고집적화도 가능하다는 효과도 있다.
또, 하부 전극상에 실리콘질화막으로 이루어지는 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 이제 1의 절연막 보다 에칭레이트가 높은 실리콘질화막으로 이루어지는 제2의 절연막을 형성하는 공정과, 에칭에 의해 상기 제2의 절연막에 상기 하부 전극상의 제1의 절연막 표면에 개구하는 구멍을 형성하는 공정과, 상기 제1의 절연막 표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하도록 상부 전극을 형성하는 공정을 포함하는 것이기 때문에 상부 전극의 주변의 제1의 절연막이 깎이는 일이 없어 그 때문에 수명 저하를 초래하는 일이 없는 용량장치를 얻을 수 있다고 하는 효과가 있다.
덧붙여 제1의 절연막과 제2의 절연막의 에칭에 대한 선택비가 다르기 때문에 제1의 절연막의 막 두께를 각 제품간에 있어서 동일하게 형성하기 쉽고 그 때문에 그것들의 제품사이에 있어서의 용량치의 격차을 적게 억제할 수 있다는 효과도 있다.
또, 하부 전극이 되는 도전막상에 실리콘질화막으로 이루어지는 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 이 제1의 절연막 보다 에칭레이트가 높은 실리콘질화막으로 이루어지는 제2의 절연막을 형성하는 공정과, 에칭에 의해, 상기 제2의 절연막에 상기 도전막상의 제1의 절연막표면에 개구하는 구멍을 형성하는 공정과, 상기 제1의 절연막표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하도록 상부 전극을 형성하는 공정과, 상기 상부전극상 및 상기 제2의 절연막상에 제4의 절연막을 형성하는 공정과, 사진제판기술에 의해 패터닝된 레지스트를 마스크로서 사용하여 상기 상부전극을 에워싸도록 상기 복수의 절연막을 에칭하는 공정과, 상기 마스크를 사용하여 상기 도전막을 이온 밀링하므로서 하부 전극을 형성하는 공정과, 에칭에 의해 상기 제4의 절연막에 상기 상부 전극표면에 개구하는 접속 구멍을 형성하는 공정과, 상기 상부 전극 표면에서 상기 접속 구멍을 통해 상기 상부 전극에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 것이기 때문에 상부 전극의 주변의 제1의 절연막이 깎이는 일이 없어 그 때문에 수명저하를 초래하는 일이 없는 용량장치를 얻는 것이 가능하다는 효과가 있다.
덧붙여서 제1의 절연막과 제2의 절연막의 에칭에 대한하는 선택비가 다르기 때문에 제1의 절연막의 막 두께를 각 제품사이에 있어서 동일하게 형성하기 쉽고 그 때문에 그것들의 제품간에 있어서의 용량치의 격차 적게 억제할 수 있다는 효과도 있다.

Claims (6)

  1. 하부 전극상에 형성된 제1의 절연막과. 상기 제1의 절연막상에 형성되고 상기 하부 전극상의 제1의 절연막 표면에 개구하는 제1의 구멍을 가지는 제2의 절연막과, 상기 제2의 절연막상에 형성되고 상기 제2의 절연막 표면에서 내연(內緣)이 상기 제1의 구멍의 내연을 에워싸고 상기 제2의 절연막 표면에 개구하는 제2의 구멍이 있는 제3의 절연막과, 상기 제1의 절연막 표면에서 상기 제1의 구멍을 통해서 상기 제2의 절연막상으로 연장하는 상부전극을 구비한 용량장치.
  2. 하부 전극상에 형성된 실리콘 질화막으로 이루어지는 제1의 절연막과, 상기 제1의 절연막상에 형성되고 상기 하부전극상의 제1의 절연막표면에 개구하는 구멍이 있는 제1의 절연막에서 에칭 레이트가 높은 실리콘 질화막으로 이루어지는 제2의 절연막과, 상기 제1의 절연막표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하는 상부 전극을 구비한 용량장치.
  3. 하부 전극상에 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 제2의 절연막을 형성하는 공정과, 상기 제2의 절연막상에 제3의 절연막을 형성하는 공정과, 상기 제3의 절연막상에 레지스트를 도포하는 공정과, 사진제판기술에 의해 상기 레지스트를 패터닝하므로서 개구부를 가지는 마스크를 형성하는 공정과, 상기 마스크를 사용하고 에칭하므로서 상기 제3의 절연막에 상기 제3의 절연막표면에서 상기 마스크의 개구부보다 넓고 상기 하부 전극상의 제2의 절연막표면에 개구하는 제2의 구멍을 형성하는 공정과, 상기 마스크를 사용하여 에칭하므로서 상기 제2의 절연막에 상기 제2의 절역막표면에서 상기 제2의 구멍 보다 좁고 상기 제1의 절연막 표면에 개구하는 제1의 구멍을 형성하는 공정과, 증착에 의해 도전막을 상기 제1의 구멍의 내부에 충전하는 동시에 상기 제2의 구멍의 내부 및 상기 레지스트상에 형성하는 공정과. 상기 레지스트를 제거하므로서 상기 도전막으로부터 상부 전극을 형성하는 공정을 포함하는 용량장치의 제조방법.
  4. 하부 전극이 되는 도전막상에 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 제2의 절연막을 형성하는 공정과, 상기 제2의 절연막상에 제3의 절연막을 형성하는 공정과, 상기 제3의 절연막상에 레지스트를 도포하는 공정과, 사진제판기술에 의해 상기 레지스트를 패터닝하므로서 개구부를 가지는 제1의 마스크를 형성하는 공정과, 상기 제1의 마스크를 사용하고 에칭하므로서 상기 제3의 절연막에 상기 제3의 절연막 표면에 있어서 상기 제1의 마스크의 개구부 보다 넓고 상기 하부전극상의 제2의 절연막 표면에 있어서 개구하는 제2의 구멍을 형성하는 공정과, 상기 제1의 마스크를 사용하여 에칭하므로서 상기 제2의 절연막에 상기 제2의 절연막 표면에 있어서 상기 제2의 구멍 보다 좁고 상기 제1의 절연막 표면에 개구하는 제1의 구멍을 형성하는 공정과, 증착에 의해 상부 전극이 되는 도전막을 상기 제1의 구멍의 내부에 충전하는 동시에 상기 제2의 구멍의 내부 및 상기 레지스트상에 형성하는 공정과, 상기 레지스트를 제거하므로서 상기 상부 전극이 되는 도전막으로부터 상부 전극을 형성하는 공정과, 상기 상부전극상 및 상기 제2 및 제3의 절연막상에 제4의 절연막을 형성하는 공정과, 사진제판기술에 의해 패터닝 된 레지스트를 제2의 마스크로서 사용하여 상기상부 전극을 에워싸도록 상기 복수의 절연막을 에칭하는 공정과, 상기 제2의 마스크를 사용하여 상기 하부 전극이 되는 도전막을 이온밀링하므로서 하부 전극을 형성하는 공정과, 에칭에 의해 상기 제4의 절연막에 상기 상부 전극표면에 개구하는 접속구멍을 형성하는 공정과, 상기 상부 전극표면에서 상기 접속구멍을 통해 상기 상부 전극에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 용량장치의 제조방법.
  5. 하부 전극상에 실리콘질화막으로 이루어지는 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 이 제1의 절연막 보다 에칭레이트가 높은 실리콘질화막으로 이루어지는 제2의 절연막을 형성하는 공정과, 에칭에 의해 상기 제2의 절연막에 상기 하부전극상의 제1의 절연막표면에 개구하는 구멍을 형성하는 공정과, 상기 제1의 절연막표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하도록 상부 전극을 형성하는 공정을 포함하는 용량장치의 제조방법.
  6. 하부 전극이 되는 도전막상에 실리콘질화막으로 이루어지는 제1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 이 제1의 절연막 보다 에칭 레이트가 높은 실리콘질화막으로 이루어지는 제2의 절연막을 형성하는 공정과, 에칭에 의해 상기 제2의 절연막에 상기 도전막상의 제1의 절연막표면에 개구하는 구멍을 형성하는 공정과, 상기 제1의 절연막 표면에서 상기 구멍을 통해 상기 제2의 절연막상으로 연장하도록 상부 전극을 형성하는 공정과, 상기 상부 전극상 및 상기 제2의 절연막상에 제4의 절연막을 형성하는 공정과, 사진제판기술에 의해 패터닝된 레지스트를 마스크로서 사용하여 상기 상부전극을 에워싸도록 상기 복수의 절연막을 에칭하는 공정과, 상기 마스크를 사용하여 상기 도전막을 이온 밀링하므로서 하부 전극을 형성하는 공정과, 에칭에 의해 상기 제4의 절연막에 상기 상부 전극표면에 개구하는 접속구멍을 형성하는 공정과, 상기 상부 전극표면에서 상기 접속구멍을 통해 상기 상부 전극에 전기적으로 접속되는 배선을 형성하는 공정을 포함하는 용량장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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