JP2001210796A

JP2001210796A - 誘電体素子

Info

Publication number: JP2001210796A
Application number: JP2000285667A
Authority: JP
Inventors: Shigeharu Matsushita; 重治松下; Mitsuaki Harada; 光昭原田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-11-17
Filing date: 2000-09-20
Publication date: 2001-08-03
Anticipated expiration: 2020-09-20
Also published as: JP3505497B2

Abstract

(57)【要約】【課題】上部電極の酸化を有効に抑制することにより
ヒロック（突起部）の発生を抑制することが可能な誘電
体素子を提供する。【解決手段】酸化物系誘電体膜としてのＳＢＴ膜７か
らなるキャパシタ絶縁膜と、ＩｒＳｉＮ膜８を含むキャ
パシタ上部電極とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、誘電体素子に関
し、より特定的には、酸化物系誘電体膜を用いたキャパ
シタ素子などの誘電体素子に関する。

【０００２】

【従来の技術】強誘電体メモリは、高速で低消費電力な
不揮発性メモリとして、近年、精力的に研究がなされて
いる。図７は、従来の１トランジスタ１キャパシタ型の
強誘電体メモリのキャパシタ素子の一例を示した断面図
である。

【０００３】図７に示すキャパシタ素子は、一般に、ス
タック型キャパシタ素子と呼ばれる。図７に示す従来の
キャパシタ素子では、Ｓｉ基板１１０の表面上に、フィ
ールド絶縁膜１１１が形成されている。フィールド絶縁
膜１１１に囲まれた素子形成領域には、チャネル領域を
挟むように所定の間隔を隔ててソース領域１１２とドレ
イン領域１１３とが形成されている。チャネル領域上に
は、ゲート電極１１４が形成されている。ソース領域１
１２とドレイン領域１１３とゲート電極１１４とによっ
て、ＭＯＳトランジスタ１３０が形成されている。

【０００４】また、全面を覆うように、ＳｉＯ₂膜から
なる層間絶縁膜１１５が形成されている。ソース領域１
１２には、ソース電極１１６を介してビット線１１７が
接続されている。ビット線１１７上には、層間絶縁膜１
１８が形成されている。また、ドレイン領域１１３に
は、ポリシリコンまたはタングステンからなるプラグ１
１９を介して、強誘電体キャパシタ１２４が接続されて
いる。

【０００５】強誘電体キャパシタ１２４は、ＩｒＯ₂膜
１２０とＩｒ膜１２１との積層膜からなる下部電極と、
強誘電体材料であるＰＺＴ（ＰｂＺｒ_xＴｉ_1-xＯ₃）ま
たはＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）などからなる強誘電
体膜１２２と、Ｉｒ膜１２３からなる上部電極とによっ
て構成される。また、層間絶縁膜１１８および強誘電体
キャパシタ１２４を覆うように、層間絶縁膜１２５が形
成されている。層間絶縁膜１２５に設けられたコンタク
トホール１２５ａを介して、プレート線１２６が、上部
電極を構成するＩｒ膜１２３に接続されている。なお、
図７に示した従来のキャパシタ素子では、ＳＢＴ膜など
からなる強誘電体膜１２２の焼結のため、酸素雰囲気中
でのアニールを行うが、このアニール後も良好な導電性
を示すＰｔやＩｒなどが、電極材料として用いられる。

【０００６】図７に示した従来の強誘電体メモリの書き
込み動作としては、ＭＯＳトランジスタ１３０をオン状
態にして、ビット線１１７の電圧とプレート線１２６の
電圧との大小関係を制御することによって、強誘電体膜
１２２の分極反転の方向をデータが“０”の場合と
“１”の場合とで異ならせる。その後、ＭＯＳトランジ
スタ１３０をオフ状態にする。これにより、キャパシタ
１２４に、データ“０”または“１”を書き込むととも
に、キャパシタ１２４にデータ“０”または“１”を蓄
積した状態を維持することができる。また、読み出す際
には、ＭＯＳトランジスタ１３０をオン状態にして、プ
レート線１２６に電圧を印加してビット線１１７に加わ
る電圧を検知することによって、キャパシタ１２４に蓄
積されているデータが“０”であるか“１”であるかを
判別する。

【０００７】一方、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）においても、近年、セルの微細化
にともないキャパシタサイズが縮小化されている。この
ため、ＢＳＴ（Ｂａ_xＳｒ_1-xＴｉＯ₃）膜などの誘電率
の高い酸化物系誘電体膜を用いたキャパシタ素子が開発
されている。そのＤＲＡＭのキャパシタ素子は、図７に
示したキャパシタ素子と同様な構造を有している。

【０００８】次に、図８〜図１３を参照して、図７に示
した従来のキャパシタ素子の製造プロセスについて説明
する。

【０００９】まず、図８に示すように、Ｓｉ基板１１０
上に、フィールド絶縁膜１１１を形成した後、ソース領
域１１２とドレイン領域１１３とゲート電極１１４とか
らなるＭＯＳトランジスタ１３０を形成する。そして、
全面を覆うように層間絶縁膜１１５を形成した後、コン
タクトホールを形成する。そのコンタクトホール内を埋
め込むように、ソース電極１１６を形成する。ソース電
極１１６に接続するようにビット線１１７を形成した
後、シリコン酸化膜（ＳｉＯ₂膜）からなる層間絶縁膜
１１８を形成する。その後、層間絶縁膜１１８をＣＭＰ
（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉ
ｓｈｉｎｇ）法を用いて平坦化する。

【００１０】次に、図９に示すように、層間絶縁膜１１
５および１１８にコンタクトホールを形成した後、その
コンタクトホールを埋め込むように減圧ＣＶＤ法を用い
てドープトポリシリコン膜を堆積する。そのドープトポ
リシリコン膜をＣＭＰ法を用いて平坦化することによっ
て、ドープトポリシリコン膜からなるプラグ１１９を形
成する。

【００１１】次に、図１０に示すように、プラグ１１９
に接続するとともに層間絶縁膜１１８の表面に沿って延
びるように、下部電極を構成するＩｒＯ₂膜１２０およ
びＩｒ膜１２１を形成する。そして、フォトリソグラフ
ィ技術とミリングによるエッチング技術とを用いてパタ
ーンニングすることによって、図１０に示されるよう
な、パターンニングされたＩｒＯ₂膜１２０およびＩｒ
膜１２１が形成される。

【００１２】次に、図１１に示すように、ゾル・ゲル法
を用いて、ＳＢＴ膜からなる強誘電体膜１２２を約２０
０ｎｍの厚みで形成する。この際、スピナーを用いて数
回ＳＢＴ膜を塗布する。この場合、各回の塗布後、水分
などの蒸発のためのアニールを行う。その後、ＲＴＡ
（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）
法を用いて、約７５０℃、３０秒程度のアニールを酸素
雰囲気中で行う。

【００１３】続いて、図１２に示すように、Ｉｒ膜１２
３を形成した後、フォトリソグラフィ技術とミリングに
よるエッチング技術とを用いて、Ｉｒ膜１２３と、ＳＢ
Ｔ膜からなる強誘電体膜１２２とをパターンニングす
る。これにより、図１２に示されるような強誘電体キャ
パシタ１２４が得られる。そして、ＳＢＴ膜からなる強
誘電体膜１２２を焼結するために、酸素雰囲気中で約８
００℃、約４０分のアニールを行う。

【００１４】この後、図１３に示すように、全面を覆う
ように層間絶縁膜１２５を形成した後、層間絶縁膜１２
５にコンタクトホール１２５ａを形成する。

【００１５】最後に、図７に示したように、コンタクト
ホール１２５ａを介して、上部電極としてのＩｒ膜１２
３に電気的に接続するように、プレート線１２６を形成
する。

【００１６】このようにして従来のキャパシタ素子が形
成される。

【００１７】

【発明が解決しようとする課題】しかしながら、図７に
示した従来のキャパシタ素子では、ＳＢＴ膜からなる強
誘電体膜１２２を焼結のために酸素雰囲気中でアニール
する際に、上部電極を構成するＩｒ膜１２３が酸化され
てしまうという不都合が生じる。図１４および図１５
は、従来の問題点を説明するための概略断面図である。

【００１８】上記のように、ＳＢＴ膜の焼結のための酸
素雰囲気中でのアニールの際に、上部電極を構成するＩ
ｒ膜１２３が酸化されると、図１４および図１５に示す
ように、Ｉｒ膜１２３の表面に巨大なヒロック（突起
部）１２３ａが発生しやすいという不都合があった。こ
のようにヒロック１２３ａが発生すると、図１４に示す
ように、プレート線１２６ａが断線するという問題点が
あった。また、図１５に示すように、プレート線１２６
ｂ上に層間絶縁膜１２７を介して形成される上層配線１
２８と、プレート線１２６ｂとが短絡するという問題点
もあった。

【００１９】また、上部電極を構成するＩｒ膜１２３が
酸化されると、Ｉｒ膜１２３が組成変化を起こし、その
結果、Ｉｒ膜１２３に応力変化が発生するという不都合
もある。そのため、強誘電体特性も変化しやすくなると
いう問題点があった。

【００２０】この発明は上記のような課題を解決するた
めになされたものであり、この発明の一つの目的は、上
部電極の酸化を抑制することによって上部電極の表面に
ヒロック（突起部）が発生するのを抑制することが可能
な誘電体素子を提供することである。

【００２１】この発明のもう一つの目的は、上部電極材
料の組成変化に起因する応力変化を抑制することであ
る。

【００２２】

【課題を解決するための手段】請求項１による誘電体素
子は、酸化物系誘電体膜を含む絶縁膜と、少なくとも金
属およびシリコンを含有する第１導電膜を含む上部電極
とを備え、上記金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎ
ｉ、Ｔａ、ＣｏおよびＭｏからなるグループより選択さ
れる少なくとも１つを含む。

【００２３】請求項１では、上記のように、上部電極
を、酸素拡散のバリア性に優れた少なくとも金属および
シリコンを含有する第１導電膜を含むように構成するこ
とによって、上部電極が酸化されるのを有効に抑制する
ことができる。それにより、上部電極の酸化に起因して
上部電極の表面にヒロック（突起部）が発生するのを抑
制することができる。その結果、配線の断線や配線間の
短絡などを抑制することができる。また、上部電極の酸
化による上部電極材料の組成変化を抑制することができ
る。それにより、上部電極材料の応力変化を抑制するこ
とができ、その結果、素子特性が変化するのを抑制する
ことができる。

【００２４】請求項２による誘電体素子は、酸化物系誘
電体膜を含む絶縁膜と、ＴａＮを含有する第１導電膜を
含む上部電極とを備えている。請求項２では、上部電極
を、酸素拡散のバリア性に優れたＴａＮを含有する第１
導電膜を含むように構成することによって、上部電極が
酸化されるのを有効に抑制することができる。それによ
り、上部電極の酸化に起因して上部電極の表面にヒロッ
ク（突起部）が発生するのを抑制することができる。そ
の結果、配線の断線や配線間の短絡などを抑制すること
ができる。また、上部電極の酸化による上部電極材料の
組成変化を抑制することができ、その結果、上部電極材
料の応力変化を抑制することができる。

【００２５】請求項３による誘電体素子は、請求項１の
構成において、第１導電膜は、さらに窒素を含有する。
請求項３では、このように、第１導電膜にさらに窒素を
含有させることによって、第１導電膜の酸素の拡散を阻
止する機能をさらに高めることができる。

【００２６】請求項４による誘電体素子は、請求項３の
構成において、第１導電膜は、Ｉｒとシリコンと窒素と
を含有する。請求項４では、このように、Ｉｒとシリコ
ンと窒素とを含有する第１導電膜を用いることによっ
て、高い酸素拡散阻止能力を実現することができる。こ
れにより、第１導電膜（上部電極）の酸化を有効に抑制
することができる。

【００２７】請求項５による誘電体素子は、請求項１〜
４のいずれか１項の構成において、上部電極は、複数の
層を含み、少なくとも上部電極の最上層が、第１導電膜
からなる。請求項５では、このように、少なくとも上部
電極の最上層を第１導電膜によって形成することによ
り、上部電極の最表面の酸化を抑制することができる。

【００２８】請求項６による誘電体素子は、請求項５の
構成において、上部電極は、Ｉｒとシリコンと窒素とを
含有する最上層となる第１導電膜と、Ｉｒを含有する第
２導電膜との積層構造からなる。請求項６では、このよ
うに構成することによって、Ｉｒとシリコンと窒素とを
含有する第１導電膜により上部電極の酸化を有効に抑制
しながら、Ｉｒを含有する第２導電膜により上部電極の
低抵抗化を図ることができる。

【００２９】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００３０】図１は、本発明の一実施形態による強誘電
体キャパシタ素子を示した断面図である。図２は、図１
に示した第１実施形態の強誘電体キャパシタ素子と比較
するために形成した比較例による強誘電体キャパシタ素
子を示した断面図である。

【００３１】図１を参照して、本発明の一実施形態によ
るキャパシタ素子は、以下の手順で形成される。まず、
Ｓｉ基板１上に、タングステンシリサイド（ＷＳｉ）膜
２を形成する。ＷＳｉ膜２上に、層間絶縁膜３を形成し
た後、その層間絶縁膜３にコンタクトホール３ａを形成
する。そして、コンタクトホール３ａ内にドープトポリ
シリコンからなるポリシリコンプラグ４を形成する。

【００３２】ポリシリコンプラグ４に接続するように、
ＩｒＯ₂膜５を形成した後、その上にＩｒ膜６を形成す
る。このＩｒＯ₂膜５とＩｒ膜６とによってキャパシタ
下部電極が構成される。また、Ｉｒ膜６上に、強誘電体
膜としてのＳＢＴ膜７を形成する。ＳＢＴ膜７上に、キ
ャパシタ上部電極としてのＩｒＳｉＮ膜８を形成する。
そして、ＩｒＯ₂膜５、Ｉｒ膜６、ＳＢＴ膜７およびＩ
ｒＳｉＮ膜８をエッチングしてパターニングすることに
よって、キャパシタ９を形成する。その後、ＳＢＴ膜７
を結晶化するため、アニールを行う。なお、ＳＢＴ膜７
が、本発明の「絶縁膜」に相当し、ＩｒＳｉＮ膜８が、
本発明の「第１導電膜」および「上部電極」に相当す
る。

【００３３】つまり、図１に示した本実施形態では、強
誘電体キャパシタ９の上部電極として、ＩｒＳｉＮ膜８
を用いている。

【００３４】これに対して、図２に示す比較例による強
誘電体キャパシタ素子では、図１に示した実施形態のキ
ャパシタ素子において、上部電極を構成するＩｒＳｉＮ
膜８に代えて、Ｉｒ膜２０８を用いている。つまり、図
２に示す比較例では、強誘電体キャパシタ２０９の上部
電極として、Ｉｒ膜２０８を用いている。図２に示した
比較例のその他の構造は、図１に示した実施形態の構造
と同様である。

【００３５】図１および図２に示した両方の構造におい
て、強誘電体膜としてのＳＢＴ膜７の結晶化の際に、酸
素雰囲気中で、８００℃、４０分間のアニールを施して
いる。

【００３６】図３は、図１に示した実施形態の構造にお
ける酸素アニール後の上部電極の表面をＳＥＭ（Ｓｃａ
ｎｎｉｎｇＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐ
ｙ）で観察した顕微鏡写真であり、図４は、図２に示し
た比較例の構造における酸素アニール後の上部電極の表
面をＳＥＭで観察した顕微鏡写真である。図３に示すよ
うに、上部電極として本実施形態によるＩｒＳｉＮ膜８
を用いた場合、ヒロック（突起部）は全く発生していな
いことがわかる。これに対して、図４に示すように、上
部電極として比較例によるＩｒ膜２０８を用いた場合、
最大１μｍ程度の高さを有するヒロック（突起部）が成
長していることがわかる。従って、その後の工程におい
て層間絶縁膜をたとえば５００ｎｍ程度の厚みで形成し
たとしても、このようなヒロックを覆い隠すことは困難
である。そのような場合には、図１４および図１５を用
いて説明したような配線の断線や配線間の短絡が発生し
てしまうという不都合が生じる。

【００３７】図５は、図１に示した本実施形態による上
部電極と同じ条件で、ポリシリコン膜上に作製したＩｒ
ＳｉＮ（２００ｎｍ）／ポリシリコン（６００ｎｍ）膜
に対して、酸素雰囲気中で８００℃、４０分のアニール
を行った場合における元素組成比をＲＢＳ（Ｒｕｔｈｅ
ｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃ
ｔｒｏｍｅｔｒｙ）法を用いて調べた結果を示した特性
図である。また、図６は、図２に示した比較例による上
部電極と同じ条件で、ポリシリコン膜上に作製したＩｒ
（１００ｎｍ）／ポリシリコン（６００ｎｍ）膜に対し
て、酸素雰囲気中で８００℃、４０分のアニールを行っ
た場合における元素組成比をＲＢＳ法を用いて調べた結
果を示した特性図である。

【００３８】図５に示すように、本実施形態によるＩｒ
ＳｉＮ膜８の場合は、ＩｒＳｉＮ膜８中への酸素の拡散
がほとんどなく、ＩｒＳｉＮ膜８が酸化されていないこ
とがわかる。これに対して、図６に示すように、比較例
によるＩｒ膜２０８の場合は、Ｉｒ膜２０８全体にわた
って酸素を含有するようになり、Ｉｒ膜２０８が酸化さ
れていることがわかる。このことから、図４に示した比
較例によるヒロック（突起部）は、Ｉｒの酸化物である
と考えられる。

【００３９】従って、本実施形態のように、上部電極と
して酸化されにくい導電層であるＩｒＳｉＮ膜８を形成
することによって、ヒロック（突起部）の生成を有効に
抑制することができる。これにより、ヒロックに起因す
る配線の断線や配線間の短絡などの問題点を解決するこ
とができる。

【００４０】次に、図１に示した実施形態で用いたＩｒ
ＳｉＮ膜８と、図２に示した比較例で用いたＩｒ膜２０
８との酸素アニール前後の膜応力を測定したところ、以
下の表１のようになった。

【００４１】

【表１】上記表１において、酸素アニールは、８００℃、４０分
の条件で行っている。また、表１に示す値は、全て圧縮
応力を示している。表１を参照して、本実施形態による
ＩｒＳｉＮ膜８では、酸素アニール前後であまり応力変
化が生じていないことがわかる。これに対して、比較例
によるＩｒ膜２０８では、酸素アニール前後で大きな応
力変化が生じていることがわかる。これは、Ｉｒの酸化
によりＩｒの組成が変化し、ヒロックの発生もともなっ
て、応力が大きく変化したものと考えられる。

【００４２】ところで、応力の変化により強誘電体膜の
特性が変化することが知られている。このことは、たと
えば、Ｙ．Ｋｕｍａｇａｉらの報告（Ｅｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔｓｏｆｔｈｅ１９９９Ｉｎ
ｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎ
ＳｏｌｉｄＳｔａｔｅＤｅｖｉｃｅａｎｄＭａ
ｔｅｒｉａｌｓ，ｐｐ．３８８−３８９）に開示されて
いる。この文献によると、応力によりＰＺＴの残留分極
値Ｐｒや飽和分極値Ｐｓが変化することが報告されてい
る。従って、本発明のように、上部電極の表面に酸化さ
れにくい導電層（ＩｒＳｉＮ膜８）を形成することによ
り、上部電極の酸化に起因する組成変化およびそれにと
もなう応力変化を抑制することができる。これにより、
安定した強誘電体特性を得ることができ、その結果、キ
ャパシタ素子の特性の均一性を向上させることができ
る。

【００４３】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００４４】たとえば、上記実施形態では、上部電極を
構成する酸化されにくい導電層として、ＩｒＳｉＮ膜を
用いたが、本発明はこれに限らず、ＩｒＳｉＮに代え
て、ＩｒＳｉ、ＴａＮまたはＴａＳｉＮを用いても同様
の効果を得ることができる。また、Ｉｒ、Ｐｔ、Ｒｕ、
Ｒｅ、Ｎｉ、Ｔａ、ＣｏおよびＭｏからなるグループよ
り選択される少なくとも１つを含む金属と、シリコンと
を含有する上部電極を用いても、上部電極の酸化を有効
に抑制することができる。

【００４５】また、上記実施形態では、上部電極として
ＩｒＳｉＮ膜を用いたが、本発明はこれに限らず、上部
電極として、ＩｒＳｉＮ／Ｉｒなどの積層膜を用いても
良い。この場合、最上層はＩｒＳｉＮ膜であるため、酸
素の拡散を阻止することができる。これにより、Ｉｒ膜
の酸化は生じない。また、Ｉｒ膜によって、上部電極の
低抵抗化を図ることができる。なお、この場合のＩｒＳ
ｉＮ膜は、本発明の「第１導電膜」に相当し、Ｉｒ膜
は、本発明の「第２導電膜」に相当する。

【００４６】また、上記実施形態では、酸化物系誘電体
膜として強誘電体膜であるＳＢＴ膜７を用いたが、本発
明はこれに限らず、ＰＺＴ膜などの他の酸化物系の強誘
電体膜を用いても良い。

【００４７】また、上記実施形態では、強誘電体キャパ
シタ素子を用いて説明したが、本発明はこれに限らず、
高誘電率を有する酸化物系常誘電体を用いたキャパシタ
素子を用いても良い。すなわち、強誘電体膜であるＳＢ
Ｔ膜７に代えて、ＢＳＴ膜などの高誘電率を有する酸化
物系常誘電体膜を用いても良い。

【００４８】なお、本発明は、キャパシタ素子のみなら
ず、誘電体を用いる素子全般に適用可能である。

【００４９】

【発明の効果】以上のように、本発明によれば、誘電体
素子の上部電極が酸化されるのを有効に抑制することが
できる。それにより、上部電極の酸化に起因して上部電
極の表面にヒロック（突起部）が発生するのを抑制する
ことができ、その結果、配線の断線や配線間の短絡など
を防止することできる。また、上部電極の酸化による上
部電極材料の組成変化を抑制することができる。それに
より、上部電極材料の応力変化を抑制することができ、
その結果、素子特性が変化するのを抑制することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態による強誘電体キャパシタ
素子を示した断面図である。

【図２】図１に示した一実施形態による強誘電体キャパ
シタ素子と比較するための比較例による強誘電体キャパ
シタ素子を示した断面図である。

【図３】図１に示した一実施形態による強誘電体キャパ
シタ素子において、酸素アニール後の上部電極の表面を
ＳＥＭで観察した場合の顕微鏡写真である。

【図４】図２に示した比較例による強誘電体キャパシタ
素子において、酸素アニール後の上部電極の表面をＳＥ
Ｍで観察した場合の顕微鏡写真である。

【図５】図１に示した一実施形態による上部電極の特性
を説明するための図である。

【図６】図２に示した比較例による上部電極の特性を説
明するための図である。

【図７】従来の強誘電体キャパシタ素子を示した断面図
である。

【図８】図７に示した従来の強誘電体キャパシタ素子の
製造プロセスを説明するための断面図である。

【図９】図７に示した従来の強誘電体キャパシタ素子の
製造プロセスを説明するための断面図である。

【図１０】図７に示した従来の強誘電体キャパシタ素子
の製造プロセスを説明するための断面図である。

【図１１】図７に示した従来の強誘電体キャパシタ素子
の製造プロセスを説明するための断面図である。

【図１２】図７に示した従来の強誘電体キャパシタ素子
の製造プロセスを説明するための断面図である。

【図１３】図７に示した従来の強誘電体キャパシタ素子
の製造プロセスを説明するための断面図である。

【図１４】従来の強誘電体キャパシタ素子の問題点を説
明するための断面図である。

【図１５】従来の強誘電体キャパシタ素子の問題点を説
明するための断面図である。

【符号の説明】

１Ｓｉ基板２タングステンシリサイド膜４ポリシリコンプラグ５ＩｒＯ₂膜６Ｉｒ膜７ＳＢＴ膜８ＩｒＳｉＮ膜

Claims

【特許請求の範囲】

【請求項１】酸化物系誘電体膜を含む絶縁膜と、少なくとも金属およびシリコンを含有する第１導電膜を
含む上部電極とを備え、前記金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｔａ、Ｃ
ｏおよびＭｏからなるグループより選択される少なくと
も１つを含む、誘電体素子。
【請求項２】酸化物系誘電体膜を含む絶縁膜と、ＴａＮを含有する第１導電膜を含む上部電極とを備え
た、誘電体素子。
【請求項３】前記第１導電膜は、さらに窒素を含有す
る、請求項１に記載の誘電体素子。
【請求項４】前記第１導電膜は、Ｉｒとシリコンと窒
素とを含有する、請求項３に記載の誘電体素子。
【請求項５】前記上部電極は、複数の層を含み、少なくとも前記上部電極の最上層が、前記第１導電膜か
らなる、請求項１〜４のいずれか１項に記載の誘電体素
子。
【請求項６】前記上部電極は、Ｉｒとシリコンと窒素
とを含有する前記最上層となる第１導電膜と、Ｉｒを含
有する第２導電膜との積層構造からなる、請求項５に記
載の誘電体素子。