JP2004535648A

JP2004535648A - デューティ・サイクル効率のよいｓｒａｍセル試験

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Publication number: JP2004535648A
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Authority: JP
Inventors: ネルソン・エリック、エー; ピロ・ハロルド
Original assignee: International Business Machines Corp
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Priority date: 2001-07-17
Filing date: 2002-07-11
Publication date: 2004-11-25
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Abstract

【課題】ビット線接点抵抗が最適な標準よりわずかに上であるときであっても、それを識別する構造および方法を提供すること。
【解決手段】本発明のための方法および構造は、組込み試験部分を有する集積メモリ構造を含む。集積メモリ構造は、メモリ・セルと、ビット線と、メモリ・セルに接続されたワード線と、複数のワード線に接続されたワード線デコーダと、読取り操作および書込み操作の間にビット線を充電するための、ビット線に接続されたビット線復元デバイスと、ワード線に接続されたクロック回路とを有する。試験モードの間、ワード線デコーダが複数のワード線を同時に選択し、ビット線復元デバイスが活動状態に維持し、クロック回路が、通常の読取りサイクルを超える期間中、複数のワード線およびビット線復元デバイスを活動状態に維持する。本発明はまた、メモリ・セルに接続されたトランジスタも含む。トランジスタは、試験モード中にストレスを加えられるビット線接点を含む。

Description

【技術分野】
【０００１】
本発明は、一般に半導体メモリ・セルの試験に関し、より詳細には、半導体構造内の接点にストレスを加えて試験するための改良型の方法および構造に関する。
【背景技術】
【０００２】
典型的な半導体静的ランダム・アクセス・メモリ（ＳＲＡＭ）装置は、ワード線と、１対のビット線と、ワード線と１対のビット線の交点で接続されたセル・ラッチおよびパス・デバイスを備えるメモリ・セルとを含む。メモリ・セルのパス・デバイスは、ビット線接点を介して１対のビット線に接続される。読取り操作または書込み操作の間、こうしたビット線接点により、メモリ・セルの内容を首尾よくセル・ラッチから読み取り、またはセル・ラッチに書き込むことが可能となる。ビット線接点の抵抗が大きすぎると（抵抗性ビット線接点）、メモリ・セルを適切に読み書きすることができない。抵抗性ビット線接点は、パス・デバイスとビット線の間に形成される機械的故障または非導電性材料の結果として生じることがあり、パス・デバイスが抵抗性ビット線接点に比べて大きな直列抵抗（たとえば、通常は１０Ｋオームの範囲）を有するので、検出するのが困難である。
【０００３】
メモリ・セルまたはビット線の試験でビット線接点を試験することができるが、大部分の製造試験では、境界線上の抵抗性ビット線接点を認識するのが困難であり、一般にはそのビット線接点およびメモリ・セルを合格させることになる。次いで抵抗性ビット線接点が、システムで、わずかに異なる電圧または温度あるいはその両方の下で使用されると、抵抗性ビット線接点が故障する可能性があり、対応するメモリ・セルが動作不能となる可能性がある。
【０００４】
図１に示す６トランジスタＳＲＡＭセルが、埋込み型とスタンド・アロン型の高性能ＳＲＡＭアレイのどちらでも引き続き主力となっている。図１では、ワード線がＷＬで表され、真ビット線および補ビット線がそれぞれＢＬＴおよびＢＬＣで表され、さまざまなトランジスタが大文字「Ｔ」と、それに続く識別番号とで表され、セルのノードが「Ａ」および「Ｂ」で表されている。６トランジスタＳＲＡＭセルの性能上の利点は、読取りサイクル中にクロスカップル型ｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスＴ３およびＴ４に対して最大の過励振を提供する完全差動レール・ツー・レール・セル・ノード（図１のノードＡおよびＢ）によるものである。
【０００５】
さらに、ｐ型電界効果トランジスタ（ＰＦＥＴ）デバイスＴ１またはＴ２が、普通ならワード線デバイスＴ５またはＴ６を介してほぼＶＤＤ−Ｖｔｎに部分的に書き込まれるセル・ノード上の完全差動を回復したときに、セル・ノードは、ワード線の活動化の後間もなく完全に書き込まれる。ワード線デバイスＴ５およびＴ６の強度は通常、セル安定性を、特に高電圧動作中およびバーンイン中に維持するために、ラッチ・プルダウン・デバイスＴ３およびＴ４の強度よりも弱くなるように設計される。ラッチ・プルダウン・デバイスは、ＶＤＤプリチャージ・ビット線から１００ｍＶを７００ｐｓで放電するのに十分な読取り電流を（ワード線デバイスと直列に）供給するように設計される。そのようなデバイス特性により、非常に高インピーダンスのビット線放電経路が得られる。
【０００６】
図２に、読取りサイクル中のビット線およびセルの等価な概略的表現を示す。読取りサイクルの開始前に、分散したビット線キャパシタンス（ＣＢＬ）がＶＤＤまでプリチャージされる。次いでビット線が、ビット線抵抗（ＲＢ）、ビット線接点抵抗（ＲＣ）、ワード線デバイス抵抗（ＲＷ）（図１のＴ５）、そして最後にラッチ・プルダウン・デバイス抵抗（ＲＤ）（図１のＴ３）の各構成要素を通じて放電される。すべての構成要素に対する典型的な抵抗値も示してある。良好なビット線接点（ＲＣ）の抵抗は通常、２Ｗ〜５Ｗの範囲にあり、ワード線デバイスとラッチ・プルダウン・デバイスの合成直列抵抗は、図２に示すように約１５ＫＷである。
【０００７】
ソース／ドレイン構造は隣接する各メモリ・セルで共通に使用され、シャロー・トレンチ・アイソレーション（ＳＴＩ）で互いに分離される。ＳＴＩの上には、一般に、接点に対するエッチングストップとして使用される窒化シリコン層がある。接点は、まず誘電体を貫いて、次いで窒化物を貫いて穴あけされ、ケイ化シリコン（silicided silicon）表面が露出する。接点には一般に窒化チタンが並べられ、次いでタングステンで充填される。
【０００８】
しかし、接点とソース／ドレイン領域が適切に位置合せされていない場合、接点用の開口が絶縁体を貫いてソース／ドレイン領域まで完全に形成されていない場合、または導電性材料が接点開口を完全に充填していない場合、トランジスタのソース／ドレイン領域と接点材料との間にかなりの抵抗が存在する可能性がある。たとえば、接点開口内に金属が堆積する前に、窒化シリコンが実質的に除去されていない可能性がある。そのような状況では、この欠陥接点を通じて実際の伝導経路を位置付けることは難しい。接点を含む金属スタックの予想される抵抗は数オーム程度であるので、欠陥スタックの元の抵抗が数千オーム程度であったと予測することができる。
【０００９】
したがって、ビット線接点抵抗とデバイス直列抵抗の間の関係により、限界ぎりぎりの、抵抗性の信頼性の低いビット線接点を検出することが極めて難しくなる。工程上の欠陥により、ＳＲＡＭ読取り操作にほとんどまたはまったく影響を及ぼさずに、ビット線接点抵抗の著しい増加が引き起こされる可能性がある。図３に、相異なるＲＣ（ＲＣ＝５ＷおよびＲＣ＝２０ＫＷ）を有するビット線接点での読取りサイクルの波形、ならびにセンス増幅器（ＳＥＴ）の設定のタイミングおよびワード線パルス（ＷＬ）のタイミングを示す。
【００１０】
抵抗が非常に大きく（５Ｗから２００００Ｗに）変化したときであっても、設定時のセンス増幅器での信号損失はわずか３９％である。このことを図４に示す。図４では、センス増幅器の設定時（ＳＥＴ）の、相異なるビット線接点抵抗間の信号損失４６ｍＶ（１１８ｍＶ−７２ｍＶ）が示されている。したがって、図示するように、欠陥によって引き起こされるビット線接点抵抗の増加がどれほど著しくても、障害点に対する読取りサイクルが乱されることはない。実際に、読取りサイクルは、抵抗が４０ＫＷよりも大きい抵抗性ビット線接点を検出およびスクリーニングする際にしか有効ではない。
【００１１】
それとは逆に、書込み操作中は、抵抗性ビット線接点はずっとクリティカルである。差動書込みドライバが、ワード線デバイスＴ５またはＴ６とビット線接点抵抗ＲＣを通じてセル・ラッチ・ノードに打ち勝たなければならないからである。セル・ノードで生じなければならない信号エクスカーション量は、ラッチＰＦＥＴフィードバック・デバイスに打ち勝つための供給レベルの６０％より大きくなければならない。この時点でラッチが反転し、ラッチＮＦＥＴデバイスが遷移を確定させる。ラッチＰＦＥＴフィードバックをオーバーライドするための経路は、ＰＦＥＴよりも小さいインピーダンスを有さなければならず、遷移は、書込み操作の終わりにワード線デバイスが非活動化される前に行われなければならない。図５に、相異なるビット線接点抵抗ＲＣ＝５Ｗ、ＲＣ＝１０ＫＷ、およびＲＣ＝１５ＫＷでの書込み操作を示す。図５に示すように、公称条件では、ＲＣが１５ＫＷよりも大きいときにセル・ノードＡおよびＢに書き込むことができない。１５ＫＷでは、セル・ノードが書き込まれるが、ワード線の立下りに対するマージンがほとんどない。したがって、抵抗性ビット線接点の検出能のしきい値は、書込み操作中は読取り操作中と比べて約２倍クリティカルである。抵抗が２０ＫＷ（公称値の４０００倍）近くの場合にビット線接点を検出およびスクリーニングできないと、非常に抵抗性の潜在的に信頼性の低いビット線接点を有するＳＲＡＭが出荷されてしまうことになる。
【００１２】
抵抗性接点の検出能を改善する一代替方法は、ワード線パルスの立下りを速めることによってワード線の幅を縮小することである。図５に戻ると、ワード線の立下りが約４００ｐｓだけ速められた場合、ワード線デバイスが動作不能となる前にセル・ノードが切り替わらないので、ＲＣが１０ＫＷではセルの書込みは行われない。しかし、プロセス・ウィンドウおよび電圧／温度変動にわたって堅固な書込みマージンを提供するためにワード線のパルス幅を十分広くしなければならないので、この手法の効率性は非常に限定される。
【特許文献１】
ＵＳ−Ａ６２０８５７２
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、ビット線接点抵抗が最適な標準よりわずかに上であるときであっても、それを識別する構造および方法が求められている。現在の技術では、極めて高いビット線接点抵抗値であっても、当初はメモリ・セルからの読取り動作およびメモリ・セルへの書込み動作を実施することができるので、わずかに上のビット線接点抵抗を検出することが非常に困難である。こうしたビット線接点抵抗が高いデバイスを消費者が使用するとき、追加の温度サイクル、衝撃サイクルなどを受けてその抵抗が増加しがちであり、それによってデバイスが故障する。したがって、製造直後に行われる初期試験では、実際に消費者がデバイスをある期間使用した後で初めて生じる欠陥を検出することができない。以下で説明する本発明は、ビット線接点に対して多量のストレスを供給する構造および方法を提供することによってこうした問題を克服する。これにより、当初かろうじて許容されたにすぎない（おそらくはある期間使用した後に欠陥が生じることになる）ビット線接点を、製造後直ちに、直接識別することが可能となる。
【課題を解決するための手段】
【００１４】
プロセス・スケーリングと、より小さいＳＲＡＭセルを求める要求により、プロセス技術は、単一チップ上に堅固で信頼性の高い数百万個のビット線接点を作成するように求められている。これにより、ＳＲＡＭセルの固有の電気的特性が与えられた、限界ぎりぎりの、抵抗性の信頼性の低いビット線接点を識別することが難しくなる。以下に説明する本発明は、ビット線接点に対して多量のストレスを供給する構造および方法を提供することによってこうした問題を克服する。これにより、当初かろうじて許容されたにすぎない（おそらくはある期間使用した後に欠陥が生じることになる）ビット線接点を、製造後直ちに、直接識別することが可能となる。
【００１５】
本発明は、組込み試験部分と、メモリ・セルと、メモリ・セルに接続されたビット線およびワード線と、複数のワード線に接続されたワード線デコーダと、読取り操作および書込み操作の間にビット線を充電するための、ビット線に接続されたビット線復元デバイスと、ワード線に接続されたクロック回路とを有する集積メモリ構造を含む。試験モードの間、ワード線デコーダが複数のワード線を同時に選択し、ビット線復元デバイスが活動状態に維持し、クロック回路が、通常の読取りサイクルを超える期間中、複数のワード線およびビット線復元デバイスを活動状態に維持する。本発明はまた、メモリ・セルに接続されたトランジスタも含む。トランジスタは、試験モード中にストレスを加えられるビット線接点を含む。
【００１６】
本発明はまた、ワード線デコーダに接続されたアドレス・ジェネレータも含む。アドレス・ジェネレータはまた、複数のワード線を同時に活動化する論理回路を含む。アドレス・ジェネレータは、真アドレスと補アドレスを共に同時に活動化するＯＲ回路を有する。加えて、本発明は、互いに隣接する複数のワード線を選択する。同時に選択される２つの隣接するメモリ・セルは、ビット線接点を共有する。本発明は、静的ランダム・アクセス・メモリ（ＳＲＡＭ）セルであるメモリ・セルを有する。より具体的には、本発明は、ＳＲＡＭセルに効率的にストレスを加える試験モードを提供する。具体的には、この試験モードは、従来の試験方法／構造と比べたときに、１００００倍を超えて各セルのストレス衝撃係数を最大化するように設計される。
【００１７】
上記およびその他の目的、態様、ならびに利点は、添付の図面を参照しながら、下記の本発明の好ましい実施形態からよりよく理解されよう。
【発明を実施するための最良の形態】
【００１８】
前述のように、最適な標準よりわずかに上の抵抗値を有するビット線接点であっても、それを識別する必要がある。現在の技術では、極めて高いビット線接点抵抗値であっても、当初はメモリ・セルからの読取りおよびメモリ・セルへの書込みを実施することができるので、わずかに高いビット線接点抵抗を検出することが非常に困難である。しかし、製造直後に行われる初期試験では、実際に消費者がデバイスをある期間使用した後で初めて生じる欠陥を検出することができない。
【００１９】
以下で説明する本発明は、ビット線接点に対して多量のストレスを供給する構造および方法を提供することによってこうした問題を克服する。これにより、当初かろうじて許容されたにすぎない（おそらくはある期間使用した後に欠陥が生じることになる）ビット線接点を、製造後直ちに、直接識別することが可能となる。より具体的には、本発明は、効率的にＳＲＡＭセルにストレスを加える試験モードを提供する。具体的には、この試験モードは、従来の試験方法／構造と比べたときに、１００００倍を超えて各セルのストレス衝撃係数を最大化するように設計される。
【００２０】
今日の高密度ＳＲＡＭコアは、多数のワードの結果としてストレス許容度（stressability）が非常に低い。たとえば１６ＭｂのＳＲＡＭでは、各セルは、１４．６Ｍサイクルのうち１サイクルの間だけストレスを受ける。この非常に低い衝撃係数により効率的なストレッシングが妨げられ、その結果、ＳＲＡＭ信頼性に大きく影響を与える。どんな試験手段でもほぼ検出不可能な弱いセルが存在し、顧客に出荷する前にそのセルにストレスを加えてスクリーニングしなければ、実際の使用時に故障することになる。本発明は、衝撃係数を著しく向上させることにより、工場でのスクリーニングの前に有用なストレスを実施する手段を提供する。この改良は、（効率目標に応じて）有効電流の非常に小さな増大および１％未満のチップ面積の増大で得ることができる。
【００２１】
図８に示し、以下で詳細に論じる本発明は、主にＳＲＡＭセルのトランジスタのビット線接点に対してストレスを発生させることを対象とする。本発明は、各メモリ・セルおよび関連する接点の動作の生存度（viability）を直接判定することはできない。したがって本発明は、個々のメモリ・セルを試験し、欠陥ビット線を検出するために、図６に示すような従来の構造／方法を使用する。しかし本発明は、図６に示す構造に限定されず、任意の従来型試験機構／技法と共に使用することができる。図６に、ビット線接点抵抗の検出を改善するのに使用される構造を示す。この構造は、ＵＳ−Ａ６２０８５７２（参照により本明細書に組み込まれる）により詳細に論じられている。
【００２２】
従来型ＳＲＡＭアレイでは、２つの垂直方向に隣接するメモリ・セルがビット線接点を共有する。これにより、より高密度のメモリ・アレイが得られる。ビット線接点を共有する２つの垂直方向に隣接するセルの２つのワード線は、特別な試験モードの間に２つの隣接するワード線を同時に活動化する信号ＷＬＴＥＳＴによって論理的に制御される。この複数のワード線活動化論理回路も図６に示す。両方のワード線が同時に活動化されたとき、２つのセルが並列にアクセスされ、ワード線デバイスＴ５とラッチ・プルダウン・デバイスＴ３の抵抗が１／２に減少する。図２に戻ると、ビット線接点抵抗ＲＣが、直列ワード線デバイス抵抗ＲＷおよびラッチ・プルダウン抵抗ＲＤに対してより可視となる。ＲＷおよびＲＤの値は、図２に示した値の１／２に減少する。このシステム単体により、従来の読取り操作または書込み操作のディレクタビリティ（delectability）が２倍に増加する。この方法はまた、その電気的特性がメイン・アレイ・セルの特性を細密に追跡すると予想される試験セルを一体化する。メイン・アレイへの試験セルの統合の一例は、５１２セル・ビット線の中央のセル２５５と２５６の間に配置することである。この配置により、試験セルと２つの最遠セルであるセル１およびセル５１２との間でビット線抵抗が半分に分離される。試験セルは、結合された２つのセルの強度の約９０％となるように設計される。試験セルはまた、接点の１つにおける製造上の欠陥で影響を受けたときに追加の接触抵抗が存在しないことを保証するために、複数のビット線接点を用いて設計される。
【００２３】
表１に、抵抗性ビット線接点を検出する際に使用する試験工程を示す。この検出方法は次のように機能する。１）セル１および２に「０」を書き込み（図６を参照）、２）試験セルに「１」を書き込み、３）セル１および２と同時に試験セルを選択する。セル１および２は、１つのセルの２倍の強度を有する平行セル構造を形成する。試験セルは、セル１と２の組合せより１０％小さいので、試験セルの書込みを防止するのに十分なビット線接点抵抗が存在しない限り、試験セルのデータはセル１および２で上書きされる。セル１および２から試験セルまでに十分なビット線接点抵抗が存在する場合、試験セル・データはセル１および２で上書きされない。この試験を、この２つのセルに書き込まれた逆のデータで繰り返す。
【００２４】
【表１】

【００２５】
図７に、接点抵抗５Ｗ、５００Ｗ、および１ＫＷで書き込まれる試験セルの波形を示す。接点抵抗が５００Ｗと１ＫＷの間にあるときは、試験セルの書込みを行うことができない。これは、前の節で述べた従来の書込み試験に対して約２０倍の改善である。この方法の一利点は、この方法が狭ワード線パルスに依拠しないことである。試験セルとメイン・アレイ・セルの間の電気的パラメータの予想される追跡が与えられた場合、ＷＬＴＥＳＴのパルス幅は、ＲＣ＝５Ｗで、プロセス・ウィンドウならびに電圧および温度の変動にわたって試験セルへの書込みが可能となるように十分広く設計される。この方法は、試験セルと試験中の組み合わせた２つのセルとの間のＤＣ強度比を試験する。ビット線接点抵抗ＲＣは、書込みを可能にし、または防止する主要なアービタである。
【００２６】
次に図８を参照すると、本発明で使用される構造の好ましい実施形態が示されている。本発明は、読取り試験中に複数のワード線を活動化し、延長された期間ワード線を活動状態に維持し、同時にビット線プリチャージ・デバイスを活動状態にのままにすることを可能にすることにより、所与のビット線接点に対して過剰なストレスを生成する。これにより、ビット線接点を流れる電流のための経路が設けられる。ワード線とプリチャージ経路を同時にイネーブルすることにより、ＤＣ電流路が確立される。
【００２７】
より具体的には、図８に示す構造により、延長された期間複数のワード線を同時に活動化することが可能となり、ストレッシング操作の間プリチャージ・デバイスを活動状態のままにすることが可能となる。図８に示すように、本発明の構造は、いくつかの真／補アドレス・ジェネレータ７０ならびにワード線デコーダ７１を含む。ワード線デコーダ７１はそれぞれ、３２本のワード線に接続される。この実施形態ではワード線デコーダ７１がそれぞれ３２本のワード線に接続されることを示しているが、この開示を読む当業者には周知であろうが、試験する特定の構造に応じて、任意の数のワード線を各ワード線デコーダに接続することができる。本発明の構造はまた、読取り／書込みビット線復元デバイス７２、７３と、読取り、試験、および書込みの各制御入力を備えるＮＯＲ論理デバイス７４、７５とを含む。読取りビットスイッチはアイテム７６と識別され、書込みビットスイッチはアイテム７７と識別される。センス増幅器はアイテム７８であり、書込みドライバはアイテム７９である。各アドレス・ジェネレータ７０は、インバータ８０、８１、ＡＮＤ論理回路８２、８６、８７、およびＯＲ論理回路８３、８４、８５を含む。
【００２８】
ＴＥＳＴ信号をアサートすることによって読取りサイクル中にストレッシング・モード（「試験モード」）が動作可能になる。書込み操作は未変更のままである。読取りサイクル中にＴＥＳＴがアサートされるとき、ワード線デコーダに対して真／補最下位ビット（ＬＳＢ）アドレス入力を強制することにより、３２本のワード線が同時に選択される。これは、アドレス真／補ジェネレータのＴＥＳＴ制御入力によって示される。ＴＥＳＴ信号は、ＮＯＲゲート８３と８４を共に活動状態にし、したがってジェネレータの真出力と補出力を共にイネーブルする。
【００２９】
ＴＥＳＴ信号はまた、すべてのワード線真／補ジェネレータの自己復元経路を遮断し、ワード線のアクティブなパルス幅を外部クロックで制御できるようにする。ＴＥＳＴ信号は、ＡＮＤゲート８２が真／補出力に対する自己リセット機能を提供するのを防止する。クロックの立下りにより、ＡＮＤゲート８６、８７を介して真／補出力がリセットされる。
【００３０】
２００ｎｓバーンイン・サイクルでは、クロックの立下りを１９８ｎｓに配置して、１９８ｎｓ／２００ｎｓワード線アクティブ衝撃係数を提供することができる。これが、２００ｎｓバーンイン・サイクルでの自己リセット型の従来のワード線アクティブ時間９００ｐｓと比較される。２００ｎｓごとに１回の読取りサイクルが行われる（バーンイン時）。ワード線をサイクル中に高に保つことができる可能性が最長となり、ストレスがより効率的になり、この例で示すように、本発明は、従来の方法システムよりもかなり長い時間を達成する。
【００３１】
本発明の別の主要な特徴は、３２本の複数選択ワード線のグループ内での隣接するワード線の選択である。図６に戻ると、単一ビット線接点が、２つの隣接するセル間で共用される。隣接するワード線をイネーブルすることにより、ビット線接点を流れる読取り電流が２倍に増大する。図６を参照すると、ＷＬ１およびＷＬ２が共に活動状態であるときはいつでも、ビット線接点を流れる電流は、２つのセル（ＣＥＬＬ１およびＣＥＬＬ２）からのものであり、したがって電流がＣＥＬＬ１またはＣＥＬＬ２のどちらか一方からのみである通常の読取りサイクルの電流と比べて、電流を２倍に増加させることが可能となる。
【００３２】
最後に、ＴＥＳＴ信号は、読取りサイクル中にビット線読取り／書込み復元デバイスも動作可能にする。通常は、センス増幅器を設定する前にセルがビット線を放電することが可能となるように、こうしたＰＦＥＴデバイスは読取りサイクルの開始前にオフにされる。プリチャージ・デバイスは試験モード中、すべての３２個のセルに対して電流経路を生成し、かつビット線上に十分高い電圧を維持するように保たれる。読取り／書込みビット線復元デバイスを、図８の構造７２および７３で示す。
【００３３】
復元デバイス７２、７３は、３２個のセルを同時に読取り状態に維持するのに十分な電圧を印加しなければならないので、従来の復元デバイスよりもいくぶん大きい。ビット線電圧を３２個のセルと共に活動状態に維持するのに必要なビット線復元回路７２、７３中のＰＦＥＴデバイスが大きくなる結果として、チップ面積がわずかに増加する。通常は、２倍の増加により、３２個のセルを活動状態にするのに十分な電圧が供給される。しかし、３倍の増加により、ビット線上にさらに高い電圧が供給されることによってストレッシングが改善される。
【００３４】
図９に、本発明での試験読取りサイクルの波形を示す。図示するように、ワード線（ＷＬ）活動時間は従来の読取りサイクルよりもずっと長いが、ビットスイッチ７６、７７およびセンス増幅器７８のタイミング（ＳＥＴ）が従来の読取りサイクルで予想されるのと同程度となる。これにより、３２個のセル中の共通データをテスタで読み取ることが可能となる。
【００３５】
図９に、ＳＥＴ信号のパルシングおよびＳＥＴ信号によるデータ線の活動化を示す。３２個のアクティブ・セルにより、従来の読取りよりもビット線エクスカーション（ＢＬＴ）がずっと大きくなる。これは、アクティブにビット線（ＢＬＴ）を低にプルするセルが、通常の読取り操作で行われるようにただ１つではなく、３２個存在するためである。
【００３６】
本発明を、小さい面積を犠牲にするだけで高密度ＳＲＡＭアレイとして一体化することができる。本発明は、バーンイン中のビット線接点ストレッシングの効率を改善するように実施される。非常にわずかな電流を犠牲にすることで、ビット線接点電流ストレッシングの９５３３倍の改善が達成される（表２参照）。従来の高密度ＳＲＡＭでは、個々のセルは、取るに足りない量のセル・スイッチング電流しか受けない。たとえば１８ＭｂＳＲＡＭでは、各セルは１４６０万バーンイン・サイクルごとにストレスを受けるにすぎない。
【００３７】
【表２】

【００３８】
上述の試験容易化設計（ＤＦＴ）により、選択されるワード線の数およびワード線アクティブ・デューティ・サイクル時間が増加することによって単一ビット線接点のストレス許容度が改善される。本発明によって電流ストレッシングが増加することにより、抵抗性（かつ欠陥のある）ビット線接点を完全に公開し、またはそれが完全に診断可能となる所までその抵抗を増加させる摩耗機構が提供される。これにより、当初はぎりぎり許容されるにすぎない（おそらくはある期間使用した後に欠陥が生じることになる）ビット線接点を、製造後直ちに、直接識別することが可能となる。より具体的には、本発明は、効率的にＳＲＡＭセルにストレスを加える試験モードを提供する。具体的には、この試験モードは、従来の試験方法／構造と比べたときに、１００００倍を超えて各セルのストレス衝撃係数を最大化するように設計される。
【００３９】
本発明を好ましい実施形態によって説明したが、添付の特許請求の範囲の精神および範囲内の修正形態で本発明を実施できることを当業者は理解されよう。
【図面の簡単な説明】
【００４０】
【図１】６トランジスタＳＲＡＭセルの略図である。
【図２】ビット線およびＳＲＡＭセル読取り経路を単純化したモデルの略図である。
【図３】相異なるビット線接点抵抗での読取りサイクル波形を示す図である。
【図４】相異なる抵抗を有する接点での、センス増幅器の設定時のビット線信号の差を示す図である。
【図５】相異なるビット線接点抵抗での書込みサイクル波形を示す図である。
【図６】抵抗性ビット線接点の検出を改善するための構造の略図である。
【図７】相異なるビット線接点抵抗での、試験セルに対する書込みサイクルの波形を示す図である。
【図８】メモリ・アレイのビット線に対して過剰なストレスを実施する構造の略図である。
【図９】試験読取りサイクルの波形を示す図である。

Claims

組込み試験部分を有する集積メモリ構造であって、
メモリ・セルと、
前記メモリ・セルに接続されたビット線およびワード線と、
複数の前記ワード線に接続されたワード線デコーダと、
読取り操作および書込み操作の間に前記ビット線を充電するための、前記ビット線に接続されたビット線復元デバイスと、
前記ワード線に接続されたクロック回路とを備え、
試験モードの間、
前記ワード線デコーダが複数のワード線を同時に選択し、
前記ビット線復元デバイスが、前記ビット線復元デバイスを活動状態に維持し、
前記クロック回路が、読取りサイクルを超える期間中、前記複数のワード線および前記ビット線復元デバイスを活動状態に維持する集積メモリ構造。
前記メモリ・セルに接続されたトランジスタをさらに備え、
前記トランジスタがビット線接点を含み、
前記試験モードの間、前記ビット線接点にストレスが加えられる請求項１に記載の集積メモリ構造。
前記ワード線デコーダに接続されたアドレス・ジェネレータをさらに備え、前記アドレス・ジェネレータが、前記複数のワード線を同時に活動化する論理回路を含む請求項１に記載の集積メモリ構造。
前記アドレス・ジェネレータが、真アドレスと補アドレスを共に同時に活動化するＯＲ回路を含む請求項３に記載の集積メモリ構造。
前記複数のワード線が互いに隣接する請求項１に記載の集積メモリ構造。
ビット線接点を共有する２つの隣接するメモリ・セルが同時に選択される請求項１に記載の集積メモリ構造。
前記メモリ・セルが静的ランダム・アクセス・メモリ（ＳＲＡＭ）セルを含む請求項１に記載の集積メモリ構造。
集積回路メモリ・セル構造を試験する方法であって、
複数のワード線を同時に活動化すること、
読取りサイクルを超過する試験期間中、前記ワード線を活動状態に維持すること、
前記ワード線が活動状態にある間、ビット線復元デバイスを活動状態に維持することを含む方法。
前記ワード線の前記活動化が、隣接するワード線を活動化することを含む請求項８に記載の方法。
前記試験期間の後、メモリ・セルを個々に試験することをさらに含む請求項８に記載の方法。
前記試験モードの間、前記集積回路メモリ・セルのビット線接点にストレスが加えられる請求項８に記載の方法。
前記ワード線を活動化する前記プロセスが、前記集積回路メモリ・セル構造内のワード線デコーダによって実施される請求項８に記載の方法。
ビット線復元デバイスを活動状態に維持する前記プロセスが、前記集積回路メモリ・セル構造内の論理回路によって実施される請求項８に記載の方法。
読取り機能をすべてのセルに対して実施することができるように、前記試験期間でも読取りビットスイッチとセンス増幅器のタイミングが保持される請求項８に記載の方法。
組込み試験部分を有する集積メモリ構造であって、
メモリ・セルと、
前記メモリ・セルに接続されたビット線およびワード線と、
複数の前記ワード線に接続されたワード線デコーダと、
読取り操作および書込み操作の間に前記ビット線を充電するための、前記ビット線に接続されたビット線復元デバイスと、
前記ワード線に接続されたクロック回路と、
前記メモリ・セルに接続された、ビット線接点を含むトランジスタとを備え、
試験モードの間、
前記ワード線デコーダが複数のワード線を同時に選択し、
前記ビット線復元デバイスが、前記ビット線復元デバイスを活動状態に維持し、
前記クロック回路が、通常の読取りサイクルを超える期間中、前記複数のワード線および前記ビット線復元デバイスを活動状態に維持し、
前記試験モードの間、前記ビット線接点にストレスが加えられる集積メモリ構造。
集積回路メモリ・セル構造を試験する方法を実施するための、マシンで実行可能な命令のプログラムを有形に実施する、前記マシンで読取り可能なプログラム記憶装置であって、前記方法が、
複数のワード線を同時に活動化すること、
通常の読取りサイクルを超過する試験期間中、前記ワード線を活動状態に維持すること、
前記ワード線が活動状態にある間、ビット線復元デバイスを活動状態に維持することを含むプログラム記憶装置。
前記ワード線の前記活動化が、隣接するワード線を活動化することを含む請求項１５に記載のプログラム記憶装置。
前記方法が、前記試験期間の後、メモリ・セルを個々に試験することをさらに含む請求項１５に記載のプログラム記憶装置。
前記試験モードの間、前記集積回路メモリ・セルのビット線接点にストレスが加えられる請求項１５に記載のプログラム記憶装置。
前記ワード線を活動化する前記プロセスが、前記集積回路メモリ・セル構造内のワード線デコーダによって実施される請求項１５に記載のプログラム記憶装置。
ビット線復元デバイスを活動状態に維持する前記プロセスが、前記集積回路メモリ・セル構造内の論理回路によって実施される請求項１５に記載のプログラム記憶装置。
読取り機能をすべてのセルに対して実施することができるように、前記試験期間でも読取りビットスイッチとセンス増幅器のタイミングが保持される請求項１５に記載のプログラム記憶装置。