JP2010277642A - 半導体装置 - Google Patents

Abstract

【課題】トランジスタ素子の仕上り具合に拘らず高速かつ低消費電流で動作する半導体装置を実現する。
【解決手段】半導体装置（１）上に電流モニタ回路（１８）を設け、この電流モニタ回路の出力信号に従って内部回路の動作電流または内部発生する電圧のレベルを調整する。この電流モニタ回路（１８）は、装置内のトランジスタと同一工程で作成されたモニタ用トランジスタを流れる電流量に応じた信号を生成する。
【選択図】図１

Description

この発明は、半導体装置に関し、特に、内容参照メモリ（ＣＡＭ）を、温度および製造工程のばらつきにかかわらず安定かつ高速に消費電流を増大させることなく動作させるための構成に関する。

内容参照メモリ（ＣＡＭ）は、データの読出／書込機能に加えて、記憶データ（参照データ）と与えられた検索データとの一致判定を行なう機能を有する。１参照データワードを格納する１エントリが、複数のＣＡＭセルで構成され、これらのＣＡＭセルに、検索候補の参照データワードビットがそれぞれ格納される。

各エントリには、対応のＣＡＭセルが並列に結合されるマッチ線が設けられる。検索データワードとエントリの格納データワードとが一致した場合には、対応のマッチ線がＨデータ（論理値“１”）のプリチャージ状態に維持され、不一致の時には対応のマッチ線がＬデータ（論理値“０”）の状態に駆動される。このマッチ線の電圧レベルを識別することにより、検索データに対応するデータが格納されているかの判定を行なうことができる。

通常、内容参照メモリにおいて、１エントリは約４０から８０ビットのＣＡＭセルで構成され、エントリ数は、たとえば６４Ｋ個である。この複数のエントリに記憶されるデータにより、データベースを構成する。複数のエントリでデータが一致した場合には、たとえば最も小さなエントリのアドレスを出力する。

一般的な構成においては、マッチ線は、プリチャージ期間に電源電圧ＶＤＤ（または接地電圧ＧＮＤレベル）にプリチャージされる。記憶データと検索データ（アドレスキー）との一致を検出するサーチ期間に、検索データと参照データワードを各エントリごとに比較する。この比較結果が不一致を示す場合には、ＣＡＭセル内のトランジスタにより、対応のマッチ線がプリチャージ電圧と異なる電圧レベルに駆動される（放電または充電される）。したがって、１つのエントリにおいて不一致のＣＡＭセルの個数がたとえばｎ個ある場合には、Ｉ＿ｍｉｓｓ×ｎの電流により１つのマッチ線が放電または充電される。ここで、電流Ｉ＿ｍｉｓｓは、１つのＣＡＭセルが不一致状態のときに流す１ビットミス電流である。

最近の内容参照メモリにおいては、エントリが２５６Ｋから５１２Ｋ以上設けられ、また、動作周波数も２５０ＭＨｚから３５０ＭＨｚ以上とされている。したがって、マッチ線の充放電電流による消費電流／電力が大きくなるという問題が生じる。また、このような動作電流が大きいと、スイッチングノイズが生じ、回路動作に悪影響を及ぼす可能性がある。

このような従来の内容参照メモリ（ＣＡＭ）の低消費電流および高速かつ安定動作を実現することを図る構成が、たとえば特許文献１（特開２００７−３１７３４２号公報）に示されている。

この特許文献１に示される構成においては、マッチ線は、電源電圧と接地電圧との間の中間値以下のプリチャージ電圧レベルにプリチャージする。また、検索時、マッチ線の電圧をプリチャージ電圧以下のレベルの基準電圧と比較し、その比較結果に基づいて検索結果を示す信号を生成する。

特開２００７−３１７３４２号公報

前述の特許文献１に示される構成においては、マッチ線のプリチャージ電圧レベルを低くして、マッチ線の充放電電流を低減し、低消費電力化を図るとともに、電流低減によりスイッチングノイズの発生を抑制する。

通常、このようマッチ線のプリチャージ電圧およびマッチ線電圧に対する比較基準電圧は、ＣＡＭ内部に設けられる電源回路を用いて生成される。前述の特許文献１の構成においては、マッチ線プリチャージ電圧レベルは、電源電圧ＶＤＤの１／２倍から１／５倍の間の電圧レベルである。しかしながら、動作周波数が、２５０ＭＨｚから３５０ＭＨｚとなるように高速動作が要求される場合、１個あたりの電源回路には設計値では１ｍＡ以上の動作電流を流す必要がある。さもなければ、高速動作できず、マッチ線を十分に充電することができなくなる問題が生じる。

すなわち、製造工程のプロセスばらつきにより、トランジスタの特性がばらつき、また動作温度条件によっても、トランジスタの動作特性が変わる。また、同一ウェハ上においても、半導体チップのウェハ上の位置に応じて、製造パラメータがばらつく。特に、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を構成要素として利用する場合、プロセスばらつきおよび動作温度に応じてドレイン電流Ｉｄが変動し、動作速度が変動する。すなわち、ＭＯＳトランジスタのワースト仕上がり条件および高温動作条件下においては、ＭＯＳトランジスタのドレイン電流Ｉｄが減少し動作速度が低下する。したがって、通常の必要とされる動作速度を確保するためには、１個あたりの電源回路にティピカル仕上がりで、設計値の２倍以上（約２ｍＡ以上）の動作電流を流す必要がある。しかしながら、この場合、ＭＯＳトランジスタのベスト仕上がり条件のトランジスタにおいては、その動作電流が約２倍となり、約４ｍＡの動作電流が流れる。

最近のプロセスにおける配線またはビアの微細化および配線の薄膜化により、配線のエレクトロマイグレーション耐性が弱くなっている。したがって、このようなベスト仕上がり条件のＭＯＳトランジスタが大きな動作電流を流す場合、配線またはビアが破壊する可能性があり、十分に動作電流を増加させることができない。このため、電源回路を安定に高速化することができなくなるという問題が生じる。

また、マッチ線プリチャージ電圧が、電源電圧ＶＤＤの１／２倍から１／５倍のレベルの内部電圧の場合、低電位のレベルを判定するために、一般に、クロスカップル型マッチアンプが用いられる。このようなクロスカッル型マッチアンプにおいては、ワースト仕上がり条件下では、マッチ線の電位が低くなるほど、このマッチ線電位をゲートに受けるマッチアンプのＮチャネルＭＯＳトランジスタのドレイン電流Ｉｄが減少し、判定に時間を要する。また、誤判定が生じる可能性がある。

単純にマッチ線プリチャージ電位を高くした場合、オフリーク電流が少なく消費電力に影響の小さいワースト仕上がり条件のＭＯＳトランジスタに対しては、高速化を実現することができる。しかしながら、ベスト仕上がり条件のＭＯＳトランジスタについては、オフリーク電流が大きくなり消費電流が増大するため、さらに消費電力が増大するという問題が生じる。

また、マッチ線の電位を検出するクロスカップル型マッチアンプにおいては、参照電位を用いてマッチ線電位のレベルを判定している。１つのエントリにおいて１つのＣＡＭセルのみが不一致状態のときには、この１つのＣＡＭセルのＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されるサーチトランジスタのみを用いてマッチ線を接地電圧レベル（ＶＳＳ）に放電または電源電圧レベル（ＶＤＤ）に充電する。したがって、マッチ線を駆動するＮチャネルＭＯＳトランジスタがワースト仕上がり条件のトランジスタでありかつ高温動作条件下においては、マッチ線の電位が参照電位以下に低下して、マッチアンプが不一致と判定するまでに時間を要することになる。不一致時の判定時間を早くするためには、マッチ線電位に対する参照電位レベルを上昇させ、マッチ線電位と参照電位レベルとの電位差を小さくし、早くマッチ線電位が参照電位に到達するようにしなければならない。

一方、ＮチャネルＭＯＳトランジスタがベスト仕上がり条件下においては、マッチ線の電位を放電するのは速くできる。しかしながら、マッチ線が一致状態の場合には、マッチ線はプリチャージ電位レベルと同様のＨレベル（マッチアンプが“１”と判定するレベル）に維持する必要がある。この場合、ベスト仕上がり条件下では、オフリーク電流が大きく、一致状態のエントリのマッチ線に接続される複数のＣＡＭセルのＮチャネルＭＯＳトランジスタにより、対応のマッチ線電位が短期間で低下する。したがって、マッチアンプ動作前にマッチ線プリチャージが終了してからマッチ線電位をマッチアンプが“１”と判断するＨレベルにマッチ線が維持される時間（データ保持時間）が減少する。この場合には、マッチ線電位に対する参照電位レベルを低下させ、マッチ線のプリチャージ電位とマッチ線参照電位との電位差を拡大し、十分なデータ保持時間を確保する必要がある。

従って、ＭＯＳトランジスタの仕上がり条件に応じて、マッチ線電位およびマッチ線参照電位に対して要求される条件が相反する。このマッチ線プリチャージ電位とマッチ線参照電位の相反する関係は、マッチ線を電源電圧ＶＤＤにプリチャージする回路構成の場合においても同じであり、同様の問題が生じる。

前述の特許文献１においては、マッチ線電圧の振幅を低減するとともに、参照電位を低下させる構成が示されている。この構成においては、後に説明する本発明の構成の電源回路の相当する中間電位発生回路を備える。これにより、マッチ線を中間電位にプリチャージし、一致状態で分離されたマッチ線電位ＭＬＭＡを電源電圧に駆動して、検索結果を一致と識別する。逆に、不一致の場合には、分離されたマッチ線電位ＭＬＭＡを接地電圧（ＧＮＤ）レベルに駆動して、検索結果を不一致と識別する。

しかしながら、この特許文献１においては、マッチ線電位そのものをマッチ線参照電位と比較する構成において、トランジスタの製造パラメータのばらつきおよび動作温度条件のばらつきに応じた各回路の動作速度の調整などについては何ら考慮していない。

また、通常、半導体装置においては、製造工程の最終工程であるテスト工程において、動作状態をテストして、最適な動作条件を満たすようにヒューズ素子のプログラムにより、動作条件（動作電流、内部電圧レベル等、動作タイミング）を調整することが行われる。しかしながら、半導体チップ毎にプロセスの仕上がり具合を検査し、その検査結果に従ってヒューズ素子で調整するのは困難である。例えば、同一の半導体ウェハにおいてもその中央部と周辺部とでは、トランジスタの仕上がり具合が異なる場合があり、半導体チップ毎に検査してヒューズ素子を各半導体チップ毎にプログラムすると、テスト時間が増大しコストが増大する。また、動作温度は、動作環境および使用条件などで異なり、特定の温度条件に対してヒューズプログラムにより調整しても、異なる温度条件に対応することができない。

それゆえ、この発明の目的は、低消費電流でかつ高速で安定に動作する半導体装置を提供することである。

この発明の他の目的は、トランジスタの動作特性および動作温度に係わらず低消費電流でかつ高速で安定に検索動作を行うことのできる半導体装置を提供することである。

この発明に係る半導体装置は、要約すれば、電流モニタ用のトランジスタを設け、このモニタ用トランジスタを流れるドレイン電流に応じて、装置内で生成される電圧のレベルの調整または回路の動作電流の調整を行なう。

すなわち、この発明の実施の形態１に従う半導体装置は、各々が参照データを格納する複数のエントリを有するメモリアレイと、各エントリに対応して配置され、各々が対応のエントリの参照データと与えられた検索データとの一致／不一致に応じた電位を伝達する複数のマッチ線と、対応のエントリのマッチ線の電位を基準電位と比較し、その比較結果に応じた信号を出力する複数のマッチアンプとを含む。複数のエントリ各々においては、行方向に配列される内容参照メモリセル（ＣＡＭセル）が設けられる。複数のマッチ線の各々は、各エントリに対応して配置され、各々は対応のエントリの連想メモリセルに結合されるとともに、所定のプリチャージ電位にプリチャージされる。

この発明の一実施の形態に従う半導体装置は、さらに、モニタ用トランジスタを含み、このモニタ用トランジスタを流れる電流に応じた信号を生成する電流モニタ回路と、プリチャージ電圧および基準電圧のうち少なくとも１つの電圧を発生する電源回路を備える。モニタ用トランジスタは、メモリセルアレイと同一半導体基板上に形成される。電源回路は、この電流モニタ回路の出力信号に従って発生電圧のレベルを調整する。

この発明の別の実施の形態に従う半導体装置は、複数のエントリを有するメモリアレイと、各エントリに対応して設けられる複数のマッチ線と、各マッチ線に対応して設けられる複数のマッチアンプを含む。各エントリにおいては、行方向に配列される内容参照メモリセルが配置される。各マッチ線は、各エントリに対応して配置され、対応のエントリの内容参照メモリセルに結合されるとともに、所定のプリチャージ電位にプリチャージされる。各マッチアンプは、各エントリに対応して配置され、各々、対応のエントリのマッチ線の電位を参照電位と比較し、その比較結果に応じた信号を出力する。

この別の実施の形態に従う半導体装置は、さらに、電流モニタ用のトランジスタを含み、このモニタ用トランジスタを流れる電流に応じた信号を生成する電流モニタ回路と、プリチャージ電圧および基準電圧のうち少なくとも１つの電圧を発生する電源回路を備える。モニタ用トランジスタはメモリセルアレイと同一半導体基板上に形成される。また、電源回路は、この電流モニタ回路の出力信号に従って内部回路の動作電流量を調整する。

この発明においては、モニタ用トランジスタを用いてその電流量に応じて内部動作条件を調整している。したがって、プロセスパラメータのばらつきおよび動作温度条件の変動をモニタし、最適動作条件を設定することができる。これにより、各半導体チップ毎に動作条件を調整することができ、低消費電流で高速動作する半導体装置を実現することができる。

この発明に従う半導体装置の全体の構成を概略的に示す図である。 図１に示すメモリアレイに配置されるメモリセルの構成を示す図である。 図１に示すメモリアレイに含まれるメモリセルの変更例の構成を示す図である。 この発明の実施の形態１に従う半導体装置の要部の構成を概略的に示す図である。 図４に示すマッチアンプの構成を示す図である。 図５に示すラッチ回路の構成の一例を示す図である。 図４および図５に示す構成の動作を示すタイミング図である。 この発明の実施の形態１におけるマッチ線基準電位のレベル調整動作を示す図である。 図４に示す電流モニタ回路の構成の一例を示す図である。 図９に示す電流モニタ回路の動作およびレベル調整動作を示す図である。 図４に示す電流モニタ回路の変更例１の構成を示す図である。 図１１に示す電流モニタ回路の動作を示すタイミング図である。 図４に示す電流モニタ回路の変更例２の構成を示す図である。 図４に示す電流モニタ回路の変更例３の構成を示す図である。 図４に示す電流モニタ回路の変更例４の構成を示す図である。 図４に示す電流モニタ回路の変更例５の構成を示す図である。 図４に示す電流モニタ回路の変更例６の構成を示す図である。 図１７に示す電流モニタ回路のチューニング前の動作を示す図である。 図１７に示す電流モニタ回路のチューニング後の動作を示す図である。 図１７に示す電流モニタ回路の変更例を示す図である。 図２０に示す電流モニタ回路のチューニング前の動作を示す図である。 図２０に示す電流モニタ回路のチューニング後の動作を示す図である。 図４に示す電源回路の構成を概略的に示す図である。 図２３に示す電源回路の出力電圧レベル調整動作を示す図である。 図２３に示すチューナブル参照電位発生回路の構成の一例を示す図である。 図２３に示すマッチ線基準電位発生回路の構成の一例を示す図である。 図２３に示すマッチ線基準電位発生回路の変更例１の構成を示す図である。 図２３に示す電源回路の変更例の構成を示す図である。 図２８に示すチューニング機能付き参照電位発生回路の構成を概略的に示す図である。 図２９に示すチューニング機能付き参照電位発生回路のチューニング条件を一覧にして示す図である。 図２８に示すチューニング機能付き参照電位発生回路の変更例の構成を概略的に示す図である。 図３１に示すレベル調整用バッファの構成の一例を示す図である。 図４に示す電源回路のサーチ線駆動回路用の電源回路の構成を概略的に示す図である。 図３３に示すディテクタの構成を概略的に示す図である。 この発明の実施の形態２に従う半導体装置の要部の構成を概略的に示す図である。 図３５に示す回路の動作を示す波形図である。 図３５に示す遅延回路の構成の一例を示す図である。 図３７に示す遅延回路の動作を示す波形図である。 図３５に示す遅延回路の変更例の一例を示す図である。 図３９に示す遅延回路の動作を示す波形図である。 この発明の実施の形態３に従う半導体装置の要部の構成を概略的に示す図である。 この発明の実施の形態３に従う半導体装置の要部の変更例を概略的に示す図である。 この発明の実施の形態３に従う半導体装置の変更例２の構成を概略的に示す図である。 この発明の実施の形態３に従う半導体装置の要部の変更例３の構成を概略的に示す図である。

［実施の形態１］
図１は、この発明に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置（ＣＡＭチップ）１は、複数のエントリＥＲＹを含むメモリアレイ２を含む。エントリＥＲＹは、一例として、２５６Ｋから５１２Ｋ個設けられる。各エントリＥＲＹにおいては、ＣＡＭセルが行方向に整列して配置される。１エントリＥＲＹには、一例として、４０から８０ビットのＣＡＭセルが配置される。

メモリアレイ２に対し、サーチ線駆動回路３、アドレスデコーダ４および書込／読出アンプ回路５が設けられる。サーチ線駆動回路３は、検索動作時、アドレス／データ入出力回路７から与えられるデータＤＱを検索データとして受け、メモリアレイ２内に設けられるサーチ線に検索データビットを伝達する。

アドレスデコーダ４は、アドレス／データ入出力回路７からのアドレス信号ＡＤＤに従ってメモリアレイ２のエントリを選択する信号を生成する。アドレスデコーダ４によりメモリアレイのエントリを選択して、メモリアレイ２の選択エントリへのデータの書込および読出を行なう。書込／読出アンプ回路５は、アドレスデコーダ４により指定されたエントリに対するデータの書込またはデータの読出を実行する。書込時においては、アドレス／データ入出力回路７からの書込データが書込／読出アンプ回路５の書込アンプへ転送され、読出時においては、書込／読出アンプ回路５からの内部読出がアドレス／データ入出力回路７へ転送されて装置外部に読出される。

マッチアンプ回路６は、その構成は後に詳細に説明するが、エントリＥＲＹそれぞれに対応して設けられるマッチアンプを含み、検索動作時、各エントリに対して設けられたマッチ線の電位を検出し、その検出結果に従って検索データとエントリの記憶データ（参照データ）の一致／不一致を示す信号を生成する。

この検索動作および外部との間のデータの書込／読出の動作モードは、命令入力回路８が、外部からの動作モードを指示するコマンド（命令）ＣＭＤＥに従って内部コマンドＣＭＤを生成して指定される。内部コマンドＣＭＤが制御回路９に与えられ、各動作モードが設定される。

制御回路９に対しては、クロック発生回路１０からの内部クロック信号ＣＬＫが与えられ、各動作サイクルがこの内部クロックＣＬＫにより規定される。クロック発生回路１０は、外部からのクロック信号ＣＬＫＥをバッファ処理および／または分周などをして、内部クロック信号ＣＬＫを生成する。

半導体装置１において、さらに、ＣＡＭ固有のプライオリティエンコーダ１１およびサーチ結果出力回路１２が設けられる。プライオリティエンコーダ１１は、マッチアンプ回路６からの各マッチアンプの出力信号に従って、一致を示すエントリが複数存在する場合、所定の優先順位に従って（たとえば最小アドレス）エントリを選択し、一致を示すエントリを指定するエントリアドレスを生成するとともに一致／不一致判定結果を示す信号を出力する。サーチ結果出力回路１２は、プライオリティエンコーダ１１からの一致／不一致結果およびエントリアドレスを外部へサーチ結果ＳＲとして出力する。

マッチアンプ回路６におけるマッチ線プリチャージ電位等を生成するために電源回路１４が設けられ、また、電源回路１４の生成する電圧レベルのトリミングを固定的に行なうヒューズプログラム回路１６が設けられる。また、マッチアンプ回路６内において、内部に配置されるローカル電源回路によりマッチ線参照電位が生成される。

さらに、この発明に従って、内部に設けられるモニタ用トランジスタのドレイン電流をモニタする電流モニタ回路１８が設けられる。この電流モニタ回路１８は、ＣＡＭチップ（半導体装置）内の各トランジスタ（ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ））と同一製造工程で形成されるモニタ用トランジスタを含み、このモニタ用トランジスタのドレイン電流（Ｉｄ）に応じた信号を生成する。電源回路１４およびマッチアンプ回路６においては、この電流モニタ回路１８の生成するモニタ信号に従って、それぞれの生成する電圧のレベルまたは動作電流が調整される。

この電流モニタ回路１８を用いて、内部の構成要素のＭＯＳトランジスタの動作特性および温度条件に応じて、生成する内部電圧レベルおよびまたは動作電流量を調整する。ＭＯＳトランジスタのワースト仕上がり条件およびベスト仕上がり条件などの仕上がり条件ならびに高温および低温動作などの動作温度条件に応じて動作状態を調整することができる。これにより、高速かつ低消費電流で安定に検索動作を行なうＣＡＭ（半導体装置）を実現することができる。

図２は、図１に示すメモリアレイ２に含まれるＣＡＭセルの構成の一例を示す図である。図２に示すＣＡＭセルは、参照データビットを記憶する記憶部ＳＭＣと、記憶データと検索データとを比較する検索部ＳＲＵと、マスク指示信号ＭＡＳＫに従ってＣＡＭセルの検索動作を選択的にマスクするＮチャネルＭＯＳトランジスタＮＱ７とを含む。マスク用ＭＯＳトランジスタＮＱ７は、マッチ線ＭＬと内部ノードＮＤ３との間に接続され、そのゲートにマスク指示信号ＭＡＳＫを受ける。

記憶部ＳＭＣは、実質的にＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルであり、反並行に接続されるインバータＩＶ１およびＩＶ２と、ワード線ＷＬ上の信号電位に従って内部ノードＮＤ１およびＮＤ２をそれぞれビット線ＢＬおよび／ＢＬに結合するＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を含む。反並行接続または交差結合されるインバータＩＶ１およびＩＶ２が、インバータラッチを構成し、ノードＮＤ１およびＮＤ２に相補データを保持する。

検索部ＳＲＵは、ノードＮＤ３と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４と、ノードＮＤ３と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ５およびＮＱ６とを含む。ＭＯＳトランジスタＮＱ３は、そのゲートがノードＮＤ１に接続され、ＭＯＳトランジスタＮＱ４は、そのゲートが補のサーチ線／ＳＬに結合される。ＭＯＳトランジスタＮＱ５はそのゲートがノードＮＤ２に接続され、そのゲートがサーチ線ＳＬに接続される。サーチ線ＳＬおよび／ＳＬに互いに相補な検索データビットが伝達される。

ＮチャネルＭＯＳトランジスタＮＱ７は、マスク指示信号ＭＡＳＫがＬレベルのときに非導通状態となり、マッチ線ＭＬとノードＮＤ３を分離する。これにより、検索部ＳＲＵの検索結果はマッチ線ＭＬ電位に影響を及ぼさず、検索データビットを「ドントケア」状態に設定する。

図２に示すＣＡＭセルにおいては、記憶部ＳＭＣにおいてノードＮＤ１およびＮＤ２に相補データビットが格納される。検索データと記憶データの論理値は、ビット線ＢＬおよびサーチ線ＳＬを介して伝達されるデータビットを基準に考える。ビット線ＢＬを介して伝達されるデータビットが、記憶部ＳＭＣのノードＮＤ１に格納され、ビット線／ＢＬを介して伝達されるデータビットが、ノードＮＤ２に格納される。

マスク指示信号ＭＡＳＫがＨレベルに設定された検索時、ノードＮＤ１の記憶データビットとサーチ線ＳＬを介して伝達される記憶データビットが等しい場合、ＭＯＳトランジスタＮＱ３およびＮＱ４の少なくとも一方がオフ状態、ＭＯＳトランジスタＮＱ５およびＮＱ６の少なくとも一方がオフ状態となる。したがって、マッチ線ＭＬはプリチャージ電位レベルに維持される。一方、ビット線ＢＬを介して伝達されるデータビット（ノードＮＤ１に格納されるデータビット）とサーチ線ＳＬを介して伝達される検索データビットの論理値が異なる場合、ＭＯＳトランジスタＮＱ３およびＮＱ４がともにオン状態となるかまたはＭＯＳトランジスタＮＱ５およびＮＱ６がともにオン状態となる。したがって、検索データビットと記憶データビットが不一致の場合には、マッチ線ＭＬの電位が、プリチャージ電位レベルから変化する。通常、プリチャージ電位は後に説明するように、接地電位よりも高い電位レベルであり、不一致のＣＡＭセルが、対応のマッチ線ＭＬを接地電位ＶＳＳ方向に放電する。この図２に示すＣＡＭセルは、したがって、一致および不一致の２値判定を行なうＢＣＡＭセル（バイナリＣＡＭセル）である。

図３は、メモリアレイ２のＣＡＭセルの変更例を示す図である。図３に示すＣＡＭセルにおいては、マスク機能は設けられていない。図３において、ＣＡＭセルは、２つの記憶部ＳＭＣ１およびＳＭＣ２と、これらの記憶部ＳＭＣ１およびＳＭＣ２に格納されるデータと検索データを比較する検索部ＳＲＵＴを含む。

記憶部ＳＭＣ１は、相補データビットを記憶する反並行に接続されるインバータＩＶ３およびＩＶ４と、ワード線ＷＬ０上の信号に従ってインバータＩＶ３の入力および出力ノードをそれぞれビット線ＢＬｎおよび／ＢＬｎに結合するＮチャネルＭＯＳトランジスタＮＱ８およびＮＱ９を含む。記憶部ＳＭＣ２は、インバータラッチを構成するインバータＩＶ５およびＩＶ６と、ワード線ＷＬ１上の信号に従ってインバータＩＶ５の入力ノードおよび出力ノードをそれぞれビット線ＢＬｎ＋１および／ＢＬｎ＋１に結合するＮチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１を含む。

これらの記憶部ＳＭＣ１およびＳＭＣ２は、それぞれＳＲＡＭセルで構成され、個々に、その記憶データを設定することができる。

検索部ＳＲＵＴは、マッチ線ＭＬと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１２および１３と、マッチ線ＭＬと接地線の間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１４およびＮＱ１５を含む。ＭＯＳトランジスタＮＱ１２のゲートは、インバータＩＶ３の出力ノード（インバータＩＶ４の入力ノード）に結合され、ＭＯＳトランジスタＮＱ１３のゲートがサーチ線ＳＬに結合される。ＭＯＳトランジスタＮＱ１４のゲートが、記憶部ＳＭＣ２のインバータＩＶ５の出力ノード（インバータＩＶ６の入力ノード）に結合され、ＭＯＳトランジスタ１５のゲートが補のサーチ線／ＳＬに結合される。

この図３に示すＣＡＭセルにおいては、記憶部ＳＭＣ１およびＳＭＣ２に格納されるデータビットの論理値は、ビット線ＢＬｎおよびＢＬｎ＋１を介してそれぞれ伝達されるデータビットの論理値に対応する。記憶部ＳＭＣ１およびＳＭＣ２の記憶ノードＮＤＴ１およびＮＤＴ２にそれぞれ“１”のデータビットが格納されている場合、検索部ＳＲＵにおいては、ＭＯＳトランジスタＮＱ１２およびＮＱ１４は常時オフ状態である。したがって、サーチ線ＳＬおよび／ＳＬを介して伝達される検索データビットの論理値にかかわらず、マッチ線ＭＬはプリチャージ電位レベルに維持される。すなわちこの場合、ＣＡＭセルは、常時、一致状態（ドントケア状態）を表現する。

一方、記憶部ＳＭＣ１およびＳＭＣ２の記憶ノードＮＤＴ１およびＮＤＴ２に、データビット“０”が格納されている場合、検索部ＳＲＵＴにおいては、ＭＯＳトランジスタＮＱ１２およびＮＱ１４は、常時オン状態である。この場合、サーチ線ＳＬおよび／ＳＬに伝達される検索データビットの論理値にかかわらず、ＭＯＳトランジスタＮＱ１２およびＮＱ１３の経路およびＭＯＳトランジスタＮＱ１４およびＮＱ１５の経路の一方が、導通し、マッチ線ＭＬが放電される。したがって、この場合には、ＣＡＭセルは、常時不一致状態を表現する（通常、常時不一致状態は利用されない）。

一方、記憶部ＳＭＣ１およびＳＭＣ２の記憶ノードＮＤＴ１およびＮＤＴ２にそれぞれデータビット“１”および“０”が格納されている場合、ＭＯＳトランジスタＮＱ１２は、常時オフ状態、ＭＯＳトランジスタＮＱ１４が、常時オン状態となる。この場合、サーチ線／ＳＬにＨレベルの電位（“１”）のデータが伝達されたとき、マッチ線ＭＬが放電される。すなわち、記憶部ＳＭＣ１およびＳＭＣ２にデータビット“１” および“０”が格納されているとき、検索部ＳＲＵＴは、検索データビットが“０”のときにマッチ線ＭＬを放電する。したがって、記憶部ＳＭＣ１およびＳＭＣ２にデータビット“１”および“０”が格納されている場合、検索データが“１”のときには一致状態を示し、マッチ線ＭＬがプリチャージ電位に保持され、検索データが“０”のときに不一致状態となり、マッチ線ＭＬが放電される。

逆に、記憶部ＳＭＣ１およびＳＭＣ２の記憶ノードＮＤＴ１およびＮＤＴ２に、それぞれ、“０”および“１”が格納されている場合、ＭＯＳトランジスタＮＱ１２が常時オン状態、ＭＯＳトランジスタＮＱ１４が常時オフ状態である。したがって、サーチ線ＳＬにＨレベルの電位のデータビット（“１”）が伝達されたときに、マッチ線ＭＬが放電される。したがって、記憶部ＳＭＣ１およびＳＭＣ２にデータビット“０”および“１”が格納されている場合、検索データが“０”のときには一致状態を示し、マッチ線ＭＬがプリチャージ電位に保持され、検索データが“１”のときに不一致状態となり、マッチ線ＭＬが放電される。

この図３に示すＣＡＭセルは、したがって、一致状態、不一致状態に加えて「ドントケア」状態を実現することができ、３値状態を記憶することができるＴＣＡＭ（ターナリＣＡＭ）セルである。

なお、ＣＡＭセルとしては、図２および図３に示す構成においては、ＳＲＡＭセルが利用されている。しかしながら、このＳＲＡＭセルに代えて、ＤＲＡＭセルまたはロジック回路を用いてＣＡＭセルが構成されてもよい。

図４は、この発明の実施の形態１に従う半導体装置（ＣＡＭ）の要部の構成を概略的に示す図である。図４において、メモリアレイ（ＣＭアレイ）２においては、複数のエントリＥＲＹ０−ＥＲＹｎが設けられる。エントリＥＲＹ０−ＥＲＹｎ各々において、ＣＡＭセルＭＣＣ０−ＭＣＣｍが行方向に整列して配置される。ＣＡＭセルＭＣＣ０−ＭＣＣｍとしては、図２に示す２値ＣＡＭセルおよび図３に示す３値ＣＡＭセルのいずれが用いられてもよい。

エントリＥＲＹ０−ＥＲＹｎそれぞれに対応してマッチ線ＭＬ０−ＭＬｎが設けられる。これらのマッチ線ＭＬ０−ＭＬｎの各々は対応のエントリＥＲＹ０−ＥＲＹｎに含まれるＣＡＭセルＭＣＣ０−ＭＣＣｍに共通に結合される。

エントリＥＲＹ０−ＥＲＹｎの列方向に整列するＣＡＭセルに対しサーチ線の対ＳＬ０，／ＳＬ０、ＳＬ１，／ＳＬ１、…ＳＬｍ，／ＳＬｍがそれぞれ設けられる。これらのサーチ線対ＳＬ０，／ＳＬ０−ＳＬｍ，／ＳＬｍは、それぞれ対応の列のＣＡＭセルＭＣＣ０−ＭＣＣｍの検索部（ＳＲＵまたはＳＲＵＴ）に共通に結合される。したがって、検索動作時においては、エントリＥＲＹ０−ＥＲＹｎに対し、共通にサーチ線駆動回路３からのサーチデータが並行して伝達され、エントリＥＲＹ０−ＥＲＹｎにおいて並行して検索動作が行なわれる。

図１に示すマッチアンプ回路６においては、マッチ線ＭＬ０−ＭＬｎ各々に対応してマッチ線電位増幅／ラッチ回路ＭＡＰ０−ＭＡＰｎが設けられる。これらのマッチ線電位増幅／ラッチ回路ＭＡＰ０−ＭＡＰｎは、それぞれ同一構成を有し、プリチャージ回路２０と、マッチ線電位判定回路２２を含む。プリチャージ回路２０は、対応のマッチ線ＭＬ０−ＭＬｎにマッチ線プリチャージ電圧ＶＭＰＧを供給する。マッチ線電位判定回路２２は、その構成は後に詳細に説明するが、対応のマッチ線ＭＬ０−ＭＬｎの電位を図示しない参照電位と比較し、その比較結果に基づいてマッチ線電位判定結果信号ＭＬＯＵＴ０−ＭＬＯＵＴｎを生成する。このマッチ線電位判定回路２２は、また、内部にラッチ回路を含み、マッチ線電位判定結果信号ＭＬＯＵＴ０−ＭＬＯＵＴｎをラッチする機能を有する。

電源回路１４は、マッチ線プリチャージ電圧ＶＭＰＧを生成するＭＬプリチャージ電圧発生回路２４と、サーチ線駆動時のハイレベル電圧を生成するＳＬ電源電圧発生回路２６を含む。ＭＬプリチャージ電圧発生回路２４が発生するマッチ線プリチャージ電圧ＶＭＰＧは、電源電圧（ＶＤＤ）よりも低い電圧の場合および電源電圧ＶＤＤレベルの場合がある。ＳＬ電源電圧発生回路２６が生成する電圧は、電源電圧ＶＤＤよりも高い電圧レベルであり、サーチ線ＳＬ０，／ＳＬ０−ＳＬｍ，／ＳＬｍをに高電圧を伝達して、ＣＡＭセルの検索部を高速で駆動する。

電流モニタ回路１８は、ＣＡＭチップ内に形成されるＭＯＳトランジスタを電流モニタ用トランジスタとして含み、このモニタ用ＭＯＳトランジスタを流れる電流Ｉｄを検知するＩｄ検知回路３０と、Ｉｄ検知回路３０の検知するモニタ電流に応じたレベル調整信号を生成するＩｄ判定回路３２を含む。Ｉｄ判定回路３２の出力信号に従って、ＭＬプリチャージ電圧発生回路２４の発生するマッチ線プリチャージ電圧ＶＭＰＧまたは動作電流およびＳＬ電源電圧発生回路２６の発生する電圧のレベルの調整が行なわれ、また、ＳＬ電源電圧発生回路２６の動作電流を調整する。このＩｄ判定回路３２の出力信号はまた、マッチ線電位判定回路２２へ供給され、その参照電位レベルの調整が行なわれる。

モニタ用トランジスタを流れる電流Ｉｄは、ＣＡＭチップ内に形成されるＭＯＳトランジスタの製造条件（仕上り条件）および動作温度条件を反映している。したがって、このＣＡＭチップのトランジスタの動作特性に応じて、生成するマッチ線のプリチャージ電圧レベルおよび／またはマッチ線参照電位の調整または動作電流の調整を行なうことにより、動作速度変動を補償して、正確かつ高速かつ安定にまた低消費電流で検索動作を行うことができる。

図５は、図４に示すマッチ線電位増幅／ラッチ回路ＭＡＰ０−ＭＡＰｎの構成の一例を示す図である。マッチ線電位増幅／ラッチ回路ＭＡＰ０−ＭＡＰｎは同一構成を有するため、図５においては、マッチ線ＭＬｉに対して設けられるマッチ線電位増幅／ラッチ回路ＭＡＰｉの構成を代表的に示す。

図５において、プリチャージ回路２０は、マッチ線ＭＬｉをマッチ線プリチャージ電圧ＶＭＰＧにプリチャージするＮチャネルＭＯＳトランジスタＮＴ１を含む。このプリチャージ用ＭＯＳトランジスタＮＴ１は、マッチ線プリチャージイネーブル信号ＭＬＰＲＥの活性化時（Ｈレベルのとき）導通し、マッチ線プリチャージ電圧ＶＭＰＧをマッチ線ＭＬｉ上に伝達する。

マッチ線電位判定回路２２は、マッチ線参照電位生成回路（ローカル電源回路）３５と、分離回路３４と、クロスカップル型マッチアンプ３６と、クロスカップル型マッチアンプ３６の出力信号をラッチするラッチ回路３８とを含む。

ローカル電源回路（マッチ線参照電位生成回路）３５は、容量素子Ｃ１と、マッチ線プリチャージイネーブル信号ＭＬＰＲＥに従って容量素子Ｃ１の主電極をプリチャージ電圧ＶＭＰＧ（＝ＶＭＬ）レベルにプリチャージするＮチャネルＭＯＳトランジスタＮＴ２と、参照電位低下指示信号ＲＥＦＤＯＷＮに従って選択的に容量素子Ｃ１の主電極をノードＮＤ１０に結合するＮチャネルＭＯＳトランジスタＮＴ３と、ノードＮＤ１０と接地ノードの間に結合される容量素子Ｃ２と、マッチ線プリチャージイネーブル信号ＭＬＰＲＥに従って内部ノードＮＤ１０を接地電位レベルにプリチャージするＮチャネルＭＯＳトランジスタＮＴ４と、容量素子Ｃ３−Ｃｋを含む。

容量素子Ｃ２は内部ノードＮＤ１０と接地ノードの間に結合され、容量素子Ｃ３−Ｃｋは、それぞれスイッチングＭＯＳトランジスタＮＮ３−ＮＮｋを介して内部ノードＮＤ１０に結合される。これらのＭＯＳトランジスタＮＮ３−ＮＮｋは、電流モニタ回路１８の出力信号をゲートに受け、選択的にオン状態となる。

予め、マッチ線プリチャージイネーブル信号ＭＬＰＲＥが“１”と分離指示信号ＭＬＩが“１”との条件によってマッチ線プリチャージ電圧ＶＭＰＧにプリチャージされていた容量素子Ｃ１の主電極またはノードＮＤ１２と、マッチ線プリチャージイネーブル信号ＭＬＰＲＥによって接地されていたノードＣ２ｐｌｕｓは、マッチ線電位判定直前にマッチ線プリチャージイネーブル信号ＭＬＰＲＥが“０”と参照電位低下指示信号ＲＥＦＤＯＷＮが“１”との条件により、容量結合され、それぞれの電位差と容量差とによってノードＮＤ１２は、マッチ線プリチャージ電圧ＶＭＰＧより下降され、このノードＮＤ１２のレヴェルは、マッチ線参照電位ＭＬＲＥＦとして一致／不一致判定に用いられる。

なお、ノードＣ２ｐｌｕｓの容量は、電流モニタ回路１８によってスイッチングＭＯＳトランジスタＮＮ３−ＮＮｋがオンまたはオフ状態とされることにより調整される。すなわち、電流モニタ回路１８は、マッチ線電位判定直前のマッチ線参照電位ＭＬＲＥＦを最適な値にコントロールすることができる。

分離回路３４は、分離指示信号ＭＬＩに従ってマッチ線ＭＬｉを内部ノードＮＤ１１に結合するＮチャネルＭＯＳトランジスタＮＴ５と、マッチ線分離指示信号ＭＬＩに従って容量素子Ｃ１の主電極を内部ノードＮＤ１２に結合するＮチャネルＭＯＳトランジスタＮＴ６を含む。内部ノードＮＤ１１にマッチ線ＭＬｉ上の電位に応じたマッチ線電位ＭＬＭＡを閉込め、また、内部ノードＮＤ１２に、容量素子Ｃ１の主電極電位に応じた参照電位ＭＬＲＥＦを閉じ込める。このとき、参照電位ＭＬＲＥＦは、分離指示信号ＭＬＩに従って閉じ込められる直前に、参照電位低下指示信号ＲＥＦＤＯＷＮによってマッチ線プリチャージ電圧ＶＭＰＧよりも下降されたレベルである。次に、クロスカップル型マッチアンプ３６で、マッチ線電位ＭＬＭＡおよびマッチ線参照電位ＭＬＲＥＦを差動増幅する。このマッチ線プリチャージ電位ＶＭＰＧは、電源電圧ＶＤＤの１／２倍から１／５倍の電圧レベルであり、以下、マッチ線プリチャージ電圧ＶＭＬと称す。

クロスカップル型マッチアンプ３６は、交差結合されるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２と、交差結合されるＮチャネルＭＯＳトランジスタＮＴ８およびＮＴ９と、マッチ線増幅イネーブル信号ＭＡＥの活性化時（Ｈレベルのとき）オン状態となり、ＭＯＳトランジスタＰＴ１およびＰＴ２のソースノードを電源電圧へ結合するＰチャネルＭＯＳトランジスタＰＴ３と、マッチアンプイネーブル信号ＭＡＥの活性化に応答してＭＯＳトランジスタＮＴ８およびＮＴ９のソースノードを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＴ１０を含む。

このクロスカップル型マッチアンプ３６は、ＭＯＳトランジスタＰＴ１およびＮＴ８により形成されるインバータと、ＭＯＳトランジスタＰＴ２およびＮＴ９により形成されるインバータとを含み、ラッチ型センスアンプを構成する。ＭＯＳトランジスタＰＴ３およびＮＴ１０がオン状態のとき、クロスカップル型マッチアンプ３６が活性化され、内部ノードＮＤ１１およびＮＤ１２上の電位ＭＬＭＡおよびＭＬＲＥＦが差動増幅されてラッチされる。

この図５に示す構成において、ローカル電源回路（ラッチ線参照電位生成回路）３５の容量素子Ｃ１およびＣ２−Ｃｋにより、マッチ線プリチャージ電圧ＶＭＰＧ（＝ＶＭＬ）を容量分割し、マッチ線プリチャージ電圧ＶＭＰＧ（＝ＶＭＬ）よりも低い参照電位ＭＬＲＥＦを生成する。一例として、この参照電位ＭＬＲＥＦは、設計値（典型値）としてマッチ線プリチャージ電位ＶＭＬよりも１００ｍＶ低い電圧レベルに設定される。

図６は、図５に示すラッチ回路３８の構成の一例を示す図である。図６において、ラッチ回路３８は、マッチ線ラッチ指示信号ＭＬＡＴを反転するインバータ４３と、内部ノードＮＤ１１の電圧ＭＬＭＡを受けるトライステートインバータバッファ４０と、内部ノードＮＤ１２の電圧ＭＬＲＥＦを受けるトライステートインバータバッファ４２と、トライステートインバータバッファ４０の出力信号をラッチするインバータラッチ４４とを含む。インバータ４３から、補のマッチ線ラッチ指示信号／ＭＬＡＴが出力される。

トライステートインバータバッファ４０および４２は、ラッチ指示信号ＭＬＡＴおよび／ＭＬＡＴの活性化時に活性化され、それぞれ内部ノードＮＤ１１およびＮＤ１２上の電位ＭＬＭＡおよびＭＬＲＥＦを反転しかつ増幅する。インバータラッチ４４は、トライステートインバータバッファ４０の出力信号を反転しかつラッチして、マッチ線電位判定結果信号（検索結果判定信号）ＭＬＯＵＴｉを生成する。参照電位ＭＬＲＥＦに対してもトライステートインバータバッファ４２が設けられているのは、内部ノードＮＤ１１およびＮＤ１２の負荷を互いに等しくするためである。

図７は、図４から図６に示す半導体装置（ＣＡＭ）の検索動作を示すタイミング図である。以下、図７を参照して、図４から図６に示す半導体装置の検索動作について説明する。この検索動作のサイクルは、外部クロック信号ＣＬＫＥ（一例として５００ＭＨｚから７００ＭＨｚ）に従って規定される。

検索動作には、外部クロック信号ＣＬＫＥの２クロックサイクル必要とされる。マッチ線プリチャージイネーブル信号ＭＬＰＲＥは、外部クロック信号ＣＬＫＥの１クロックサイクル置きごとの立上がりに同期して半クロックサイクル期間活性化される。時刻Ｔ１において、マッチ線プリチャージイネーブル信号ＭＬＰＲＥがＨレベルに駆動される。応じて、図５に示すＭＯＳトランジスタＮＴ１およびＮＴ２がオン状態となる。このとき、マッチ線分離指示信号ＭＬＩはＨレベルであり、内部ノードＮＤ１１およびＮＤ１２上の電位ＭＬＭＡおよびＭＬＲＥＦが、プリチャージ電圧ＶＭＰＧ（＝ＶＭＬレベル）のレベルにプリチャージされる。ここで、プリチャージ電圧ＶＭＰＧは、電源電圧ＶＤＤよりも低い電圧（＝ＶＭＬ）であり、プリチャージ電圧ＶＭＬは、典型値がＶＤＤ／２からＶＤＤ／５の範囲の電圧である。

このマッチ線ＭＬおよびローカル電源回路３５における容量素子Ｃ１の主電極のプリチャージ電圧ＶＭＬレベルのプリチャージが完了すると、次いで、時刻Ｔ２において、外部クロック信号ＣＬＫＥの立下がりに同期して、マッチ線プリチャージイネーブル信号ＭＬＰＲＥがＬレベルに立下がり、一方、サーチ線ＳＬおよび／ＳＬが、検索データに応じてその電位レベルがＨレベルおよびＬレベルに駆動され、検索動作が実行される。この検索結果に従って、不一致（ｍｉｓｓ）のとき、マッチ線ＭＬｉの電位レベルが低下する。このマッチ線ＭＬｉの電位ＭＬＭＡの低下に応じて、参照電位降下指示信号ＲＥＦＤＯＷＮをＨレベルに駆動する。応じて、図５に示すＭＯＳトランジスタＮＴ３がオン状態となり、内部ノードＮＤ１２上の参照電位ＭＬＲＥＦが、容量素子Ｃ１およびＣ２−Ｃｋの容量分割により低下する。通常、この参照電位ＭＲＥＦは、約１００ｍＶ程度、プリチャージ電圧ＶＭＬよりも低下した電位レベルに設定される。検索結果がミス（ｍｉｓｓ）の場合には、マッチ線の電位ＭＬＭＡがプリチャージ電位から低下する。電位ＭＬＭＡおよびＭＬＲＥＦの電位差が十分確保されると、時刻Ｔ３において、マッチ線分離指示信号ＭＬＩがＬレベルとなり、ＭＯＳトランジスタＮＴ５およびＮＴ６がオフ状態となり、このマッチ線電位ＭＬＭＡおよびマッチ線参照電位ＭＬＲＥＦが内部ノードＮＤ１１およびＮＤ１２に保持される。マッチ線分離指示信号ＭＬＩによりマッチ線ＭＬｉと内部ノードＮＤ１１が分離されると、参照電位効果指示信号ＲＥＦＤＯＷＮがＬレベルに駆動され、ＭＯＳトランジスタＮＴ３がオフ状態となる。これにより、容量素子Ｃ１と容量素子Ｃ２−Ｃｋが分離される。

次いで、内部ノードＮＤ１１およびＮＤ１２の電位レベルが安定化すると、マッチアンプイネーブル信号ＭＡＥが活性化され、クロスカップル型マッチアンプ３６が活性化され、内部ノードＮＤ１１およびＮＤ１２の電位を差動的に増幅する。この不一致状態（ｍｉｓｓ）の場合には、マッチ線電位ＭＬＭＡは、マッチ線参照電位ＭＬＲＥＦよりも低いため、内部ノードＮＤ１２上のマッチ線参照電位ＭＬＲＥＦが、電源電圧ＶＤＤレベルに駆動され、一方、マッチ線電位ＭＬＭＡは接地電位レベルに駆動される。

クロスカップル型マッチアンプ３６の出力信号の振幅が十分に拡大されると、マッチ線ラッチ指示信号ＭＬＡＴが活性化され、ラッチ回路３８がこのクロスカップル型マッチアンプ３６の出力信号を出力ノードへ伝達するとともにラッチする。この検索結果が不一致の場合、検索結果判定信号ＭＬＯＵＴは、Ｌレベルに駆動される。

時刻Ｔ４において、このマッチアンプイネーブル信号ＭＡＥがラッチ指示信号ＭＬＡＴの非活性化後非活性化され、ラッチ回路３８により、この検索結果判定信号ＭＬＯＵＴｉはＬレベルに維持される。

この後、マッチ線分離指示信号ＭＬＩがＨレベルとなり、分離用ＭＯＳトランジスタＮＴ５およびＮＴ６がオン状態となり、マッチアンプ３６により増幅された電位をマッチ線ＭＬｉおよび容量素子Ｃ１の主電極ノードへ伝達する。

１つの検索サイクルが完了し、次の検索サイクルに入ると、時刻Ｔ５において、再びマッチ線プリチャージイネーブル信号ＭＬＰＲＥがＨレベルに駆動され、マッチ線ＭＬｉが所定のプリチャージ電圧ＶＭＰＧ（＝ＶＭＬ）レベルにプリチャージされ、また容量素子Ｃ１の主電極ノードの電位ＭＬＲＥＦも、プリチャージ電圧ＶＭＰＧ（＝ＶＭＬ）のレベルとなる。

時刻Ｔ６において、マッチ線プリチャージ指示信号ＭＬＰＲＥがＬレベルに駆動され、また、検索データに従ってサーチ線ＳＬおよび／ＳＬが駆動される。検索結果が一致状態の場合には、マッチ線ＭＬｉはプリチャージ電位レベルに維持される。この後、電圧降下指示信号ＲＥＦＤＯＷＮをＨレベルへ駆動し、ＭＯＳトランジスタＮＴ３をオン状態とし、容量素子Ｃ１の主電極ノードと内部ノードＮＤ１２の電位ＭＬＲＥＦを容量分割により低下させる。

この後、時刻Ｔ７において、マッチ線分離指示信号ＭＬＩをＬレベルに駆動し、内部ノードＮＤ１１およびＮＤ１２を、それぞれマッチ線ＭＬｉおよび容量素子Ｃ１の主電極ノードから分離する。続いて、マッチアンプイネーブル信号ＭＡＥを活性化し、クロスカップル型マッチアンプ３６に増幅動作を行なわせる。続いて、ラッチ指示信号ＭＬＡＴをＨレベルへ駆動して、ラッチ回路３８によりマッチアンプ３６の出力信号をラッチさせる。一致状態（ｍａｔｃｈ）の場合には、マッチ線電位ＭＬＭＡは、マッチ線参照電位ＭＬＲＥＦよりも高く、ラッチ回路３８からの出力信号ＭＬＯＵＴは、電源電圧ＶＤＤレベルのＨレベルとなる。

上述の一連の検索動作が、検索データが与えられるごとに繰返し実行される。
なお、マッチ線プリチャージ電位ＶＭＰＧが電源電圧ＶＤＤレベルの場合には、プリチャージトランジスタＮＴ１およびＮＴ２に代えてＰチャネルＭＯＳトランジスタが用いられ、また分離トランジスタＮＴ５およびＮＴ６に代えてＰチャネルＭＯＳトランジスタが用いられる。電源電圧ＶＤＤを、振幅電源電圧レベルの制御信号ＭＬＰＲＥおよびＭＬＩに従って確実に伝達するためである（プリチャージ指示信号ＭＬＰＲＥおよび分離指示信号ＭＬＩがＰチャネルＭＯＳトランジスタに与えられる場合、その論理レベルは、図７に示す論理値と反対の論理値となる。）。

図８は、図５に示す電流モニタ回路１８の出力信号によるローカル電源回路３５の生成するマッチ線参照電位ＭＬＲＥＦの調整動作を示す図である。不一致（ｍｉｓｓ）時においては、マッチ線ＭＬは、プリチャージ電位ＶＭＬから接地電位に向かって放電される。この場合、ＣＡＭセルの検索部のトランジスタ（サーチトランジスタ）は、その仕上がり条件により、駆動するドレイン電流の大きさが異なる。サーチトランジスタの仕上がり条件がベスト条件の場合、その放電電流（ドレイン電流）は大きく、１ビットミス電流Ｉｍｉｓｓ（ｂ）は、大きくマッチ線ＭＬは高速で放電される。ここで、１ビットミス電流Ｉｍｉｓｓ（ｂ）またはＩｍｉｓｓ（ｗ）とは、１エントリ内で１ビットのＣＡＭセルのみ検索データが記憶データと異なる場合に、プリチャージ電位ＶＭＬにプリチャージされたマッチ線ＭＬを接地ノードに放電する電流である。また、Ｉｍｉｓｓ（ｂ）は、ベスト仕上がり時の１ビットミス電流Ｉｍｉｓｓは、ワースト仕上がり時の１ビットミス電流である。

検索時に複数ビットで不一致（ｍｉｓｓ）となったときには複数のＣＡＭセルでプリチャージ電位ＶＭＬにプリチャージされたマッチ線ＭＬを接地ノードに放電するので、マッチ線ＭＬの電位下降速度は速い。しかしながら、１ビットのみ不一致（ｍｉｓｓ）の場合には、１ビットのＣＡＭセルのみでプリチャージ電位ＶＭＬに充電されたマッチ線ＭＬを接地ノードに放電するため、放電電流は小さく、マッチ線ＭＬの電位下降は遅い。特に、サーチトランジスタの仕上がり条件が、ワースト条件の場合には、そのドレイン電流は小さくなり、１ビットミス電流Ｉｍｉｓｓ（ｗ）は最も小さく、マッチ線ＭＬの放電電流は最も小さく、電位下降も最も遅い。このため、マッチアンプが不一致と判断するのが遅くなり、高速動作の妨げとなる。

マッチアンプにおいては、このマッチ線電位ＭＬＭＡとマッチ線参照電位ＭＬＲＥＦを差動増幅する。この場合、マッチアンプにより検出可能な差分値ΔＶＳとしては、最小値が存在する。通常、テスト工程後の最終工程において、ヒューズプログラミングなどによりマッチアンプ３６の動作開始タイミングが、テスト結果に従って固定的に調整される。しかしながら、全チップ個々にテストを行ってタイミングの調整は行われないため、トランジスタの仕上がり条件がワースト条件の場合、設定されたアンプ動作タイミングでは、この電圧差分値ΔＶＳが小さく、図８において実線のマッチ線電位ＭＬＭＡ（エラー）に示すように、マッチアンプ３６が誤判定を行ない、不一致状態を一致状態と判定する可能性がある。

したがって、正確な検索結果の判定のためには、ワーストケースを想定して、マッチ線電位ＭＬＭＡとマッチ線参照電位ＭＬＲＥＦの差ΔＶＳが所定値以上に到達する時点まで、マッチアンプを活性化する期間を遅くする必要がある。すなわち、サーチトランジスタがワースト仕上がり条件の場合、１ビットミス電流Ｉｍｉｓｓ（ｗ）が小さく、マッチ線参照電位ＭＬＲＥＦとマッチ線電位ＭＬＭＡの差分値が小さく、その差を十分に拡大するために、マッチアンプの活性化タイミングを遅らせる必要がある。この場合、マッチアンプ３６の動作開始タイミングが遅くなり検索を高速で行なうことができなくなる。

一方、サーチトランジスタの仕上がり条件がベスト仕上がり条件の場合、ミス電流Ｉｍｉｓｓ（ｂ）により、マッチ線電位ＭＬＭＡは速く変化する。この場合には、電圧差分値ΔＶＳは十分な大きさを有しており、マッチアンプ３６は正確にセンス動作を行うことができる。

したがって、本実施の形態１においては、検索結果が不一致の状態に対処する場合、ワースト仕上がり条件を考慮して、マッチ線参照電位ＭＬＲＥＦを高くし、差分値ΔＶＳＣに十分に大きくする。これにより、マッチアンプの活性化タイミングを早くでき（早いタイミングでマッチ線分離指示信号ＭＬＩを活性化してマッチアンプとマッチ線とを分離することが可能で）、判定時間を短くすることができる。

一方、一致（ＨＩＴ）状態においては、マッチ線ＭＬは、対応のエントリのＣＡＭセルのサーチトランジスタがすべてオフ状態であり、マッチ線ＭＬは、対応のエントリのＣＡＭセルのサーチトランジスタのオフリーク電流により放電される。サーチトランジスタの仕上がり条件が、ワースト仕上がり条件の場合、オフリーク電流Ｉｏｆｆ（ｗ）は小さく、マッチ線ＭＬの電位低下は小さい。一方、サーチトランジスタの仕上がり条件がベスト仕上がり条件の場合、オフリーク電流Ｉｏｆｆ（ｂ）は大きく、マッチ線ＭＬの電位が比較的大きく低下する。

マッチアンプ３６においては、サーチトランジスタの仕上がり条件に応じて、マッチ線電位ＭＬＭＡとマッチ線参照電位ＭＬＲＥＦの差が異なる。サーチトランジスタの仕上がり条件がベスト条件の場合、マッチ線参照電位ＭＬＲＥＦとマッチ線電位ＭＬＭＡとの差がオフリーク電流により小さくなり、図８の実線ＭＬＭＡ（エラー）で示すように、マッチアンプが誤判定する可能性がある。また、この場合、マッチ線電位ＭＬＭＡを一致状態を示すＨレベルに維持する時間（保持時間）が短くなり、不一致状態のマッチ線電位が十分に拡大されないときに、マッチアンプを活性化することとなる。

したがって、本実施の形態１においては、不一致条件（ＭＩＳＳ）に対しては、サーチトランジスタがワースト仕上がり条件の場合には、マッチ線参照電位ＭＬＲＥＦを上昇させ、早くマッチ線電位ＭＬＭＡがマッチ線参照電位ＭＬＲＥＦ以下に下降するようにする。これにより、サーチトランジスタの仕上がり条件に係わらず、早くマッチ線電位ＭＬＭＡとマッチ線参照電位ＭＬＲＥＦの差を発生させて、早いタイミングでマッチアンプを活性化させることができる。

なお、一致条件でかつサーチトランジスタがワースト仕上がり条件の場合には、サーチトランジスタのオフリーク電流が小さいため、マッチ線参照電位ＭＬＲＥＦの下降が遅く、マッチ線電位ＭＬＭＡとマッチ線参照電位ＭＬＲＥＦとの差ΔＶＲを小さくしても、十分なデータ保持時間を確保することができる。

また、一致条件（ＨＩＴ）に対しては、サーチトランジスタがベスト仕上がり条件の場合に、マッチ線参照電位を下降させ、マッチ線電位ＭＬＭＡとマッチ線参照電位ＭＬＲＥＦとの差ΔＶＲを大きくする。これにより、オフリーク電流によりマッチ線でにＭＬＭＡが下降しても、マッチ線電位ＭＬＭＡがマッチ線参照電位ＭＬＲＥＦよりも高く、マッチアンプが一致と判断することのできるデータ保持時間をより長くすることができる。

なお、不一致条件でかつサーチトランジスタがベスト仕上がり条件の場合には、サーチトランジスタの放電電流が大きいため、マッチ線参照電位ＭＬＲＥＦを下降させても、短時間でマッチ線ＭＬＭＡが低下し、マッチ線参照電位ＭＬＲＥＦ以下となるため、動作速度に対する影響はない。

すなわち、一致条件および不一致条件に対して、サーチトランジスタの仕上がり条件に応じて、トランジスタのワースト仕上がり条件の場合には、マッチ線参照電位ＭＬＲＥＦを上昇させ、ベスト仕上がり条件の場合には、マッチ線参照電位ＭＬＲＥＦを低下させる。この処置は、いずれか一方に対してのみ実行されてもよく、両条件について実行されてもよい。

以上のように、半導体装置個々に、作成されたトランジスタの実力に応じてレベルの調整を行うことにより、正確に、半導体装置を高速で動作させることができる。

［電流モニタ回路の構成１］
図９は、図４および図５に示す電流モニタ回路１８の構成の一例を示す図である。図９に示す電流モニタ回路１８において、Ｉｄ検知回路３０は、電源ノードと内部出力ノードの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＴ３０および抵抗素子Ｒ０と、内部出力ノードと接地ノードの間に接続されるモニタ用ＮチャネルＭＯＳトランジスタＮＴ３０とを含む。

ＭＯＳトランジスタＰＴ３０は、そのゲートにインバータＩＶ３０を介して活性化信号ＥＮＡを受ける。ＭＯＳトランジスタＮＴ３０は、そのゲートが電源ノードに結合される。このＭＯＳトランジスタＮＴ３０を、モニタ用トランジスタとして利用し、製造パラメータのばらつきに応じたドレイン電流を流す。この場合、抵抗素子Ｒ０とモニタ用ＭＯＳトランジスタＮＴ３０のオン抵抗の比に応じて検知電圧Ｖｉｄｎを生成する。

このモニタ用トランジスタＮＴ３０は、半導体装置内の内部回路の他のＭＯＳトランジスタと同一製造工程で形成され、半導体チップ内のＭＯＳトランジスタの製造仕上がり条件を反映する。従って、モニタ用トランジスタＮＴ３０を流れるドレイン電流Ｉｄを検知することにより、チップ内のトランジスタを仕上がり条件を検知することができる。

Ｉｄ判定回路３２は、電源ノードと接地ノードの間に直列に接続される抵抗素子ＲＡおよびＲＢと、抵抗素子ＲＡおよびＲＢの接続ノードからの参照電圧ＶｒｆとＩｄ検知回路３０の出力電圧Ｖｉｄｎを比較する比較回路５０ａとを含む。

抵抗素子ＲＡおよびＲＢによる電源電圧ＶＤＤの抵抗分割により、参照電圧Ｖｒｆとして、ＶＤＤ・ＲＢ／（ＲＡ＋ＲＢ）の電圧が生成される。比較回路５０ａは、この参照電圧Ｖｒｆが検知電圧Ｖｉｄｎよりも高い時には、その出力する切換信号ＳＷをＬレベルに設定し、参照電圧Ｖｒｆが検知電圧Ｖｉｄｎよりも低いときには、切換信号ＳＷをＨレベルに設定する。

図１０は、図９に示す電流モニタ回路の判定動作を示す概略的に示す図である。以下、図１０を参照して、図９に示す電流モニタ回路の動作について説明する。

今、ＭＯＳトランジスタＰＴ３０のオン抵抗は、抵抗素子Ｒ０の抵抗値に比べて無視できる値であるとする。この場合、モニタ用トランジスタＮＴ３０を流れるドレイン電流をＩｄとすると、検知電圧Ｖｉｄｎは、ＶＤＤ−Ｉｄ・Ｒ０で表わされる。モニタ用ＭＯＳトランジスタＮＴ３０は、ＣＡＭチップ（半導体装置）内におけるＭＯＳトランジスタの製造パラメータのばらつき状態を反映している。この製造ばらつきにより、ＭＯＳトランジスタが典型値（設計値）よりも悪くワースト仕上がり条件の場合、ドレイン電流Ｉｄは小さくなり、検知電圧Ｖｉｄｎのレベルは、参照電圧Ｖｒｆよりも高くなる。この場合、比較回路５０ａからの切換信号ＳＷはＨレベルとなる。

ここで検知電圧Ｖｉｄｎおよび参照電圧Ｖｒｆは、接地電圧を基準値として測定している。以下の説明において、電圧レベルについては、電圧および電位を同じ意味で用いる。

一方、ＭＯＳトランジスタの仕上がり条件はベスト仕上がり条件である場合、モニタ用ＭＯＳトランジスタＮＴ３０のドレイン電流Ｉｄが大きくなる。この場合、検知電圧Ｖｉｄｎは、参照電圧Ｖｒｆよりも低くなり、比較回路５０ａからの切換信号ＳＷはＬレベルとなる。この切換信号ＳＷの論理値により、トランジスタの仕上がり状態を識別することができる。

図５に示すように、マッチ線参照電位ＭＬＲＥＦは、ローカル電源回路３５において、容量素子の容量分割により生成される。内部ノードＮＤ１０に接続される合成容量Ｃ２ｐｌｕｓが大きくなれば、マッチ線参照電位ＭＬＲＥＦは低下する。逆に、この内部ノードＮＤ１０に接続される合成容量Ｃ２ｐｌｕｓが小さくなれば、マッチ線参照電位ＭＬＲＥＦが上昇する。したがって、電流モニタ回路１８からの切換信号ＳＷにより、図５に示すＭＯＳトランジスタＮＮ３−ＮＮ９を選択的にオン状態またはオフ常態とすることにより、ＭＯＳトランジスタ（サーチトランジスタ）の仕上がり条件に応じた電位レベルにマッチ線参照電位ＭＬＲＥＦを設定することができる。

この場合、モニタ用ＭＯＳトランジスタＮＴ３０のドレイン電流の温度依存性も同様に検知電圧Ｖｉｄｎに反映されており、仕上がり条件および／または動作温度条件に応じた電位レベルにマッチ線参照電位ＭＬＲＥＦを設定することができる。

なお、このマッチ線参照電位ＭＬＲＥＦのレベル調整は、レベル上昇のみの調整、レベル低下のみの調整およびレベルの上昇／下降両者の調整のいずれの方法が行われても良い。

また、活性化信号ＥＮＡは、電源投入に応じて活性化されてもよく、また、スタンバイ時には非活性状態に維持され、検索動作などのＣＡＭの動作時に活性状態とされてもよい。この場合には、外部からの動作モードを指定するコマンドに応じて活性化信号ＥＮＡの活性／非活性が制御される。

［電流モニタ回路の変更例１］
図１１は、図４および図５に示す電流モニタ回路の変更例の構成を概略的に示す図である。この図１１に示す電流モニタ回路１８においては、Ｉｄ検知回路３０において、モニタ用トランジスタとしてＰチャネルＭＯＳトランジスタＰＴ３１が用いられる。モニタ用ＭＯＳトランジスタＰＴ３１が電源ノードと内部出力ノードの間に接続され、かつそのゲートが電源ノードに接続される。内部出力ノードと接地ノードの間に抵抗素子Ｒ０およびＮチャネルＭＯＳトランジスタＮＴ３１が直列に接続される。このＭＯＳトランジスタＮＴ３１のゲートに活性化信号ＥＮＡが与えられる。

Ｉｄ判定回路３２の構成は、実質的に図９に示すＩｄ判定回路３２の構成と同じである。ただし、比較回路５０ｂは、その負入力にＩｄ検知回路３０からの検知電圧Ｖｉｄｐを受け、正入力に参照電圧Ｖｒｆを受ける。

図１２は、図１１に示す電流モニタ回路１８の判定動作を概略的に示す図である。以下、図１２を参照して、この図１１に示す電流モニタ回路１８の判定動作について説明する。

図１１に示すＩｄ検知回路３０においても、検知電圧Ｖｉｄｐは、ＭＯＳトランジスタＰＴ３１のオン抵抗と抵抗素子Ｒ０の抵抗値に応じて決定される。ＭＯＳトランジスタＮＴ３１のオン抵抗は、抵抗素子Ｒ０の抵抗値に比べて無視することができる値であるとする。

この図１１に示す構成の場合、検知電圧Ｖｉｄｐは、ＭＯＳトランジスタＰＴ３１を流れるドレイン電流Ｉｄと抵抗素子Ｒ０の抵抗値Ｒ０から、Ｉｄ・Ｒ０で表わされる。一方、参照電圧Ｖｒｆは、ＶＤＤ・ＲＢ／（ＲＡ＋ＲＢ）で表わされる。検知電圧Ｖｉｄｐが参照電圧Ｖｒｆよりも高い状態は、モニタ用ＭＯＳトランジスタＰＴ３１を流れるドレイン電流Ｉｄが大きい状態である。この状態においては、比較回路５０ｂからの切換信号ＳＷは、Ｌレベルに設定される。

一方、検知電圧Ｖｉｄｐが参照電圧Ｖｒｆよりも低い場合には、モニタ用ＭＯＳトランジスタＰＴ３１のドレイン電流Ｉｄが小さい状態であり、仕上がり条件は、典型条件よりも悪い例えばワースト条件である。この場合には、比較回路５０ｂからの切換信号ＳＷはＨレベルに設定される。

したがって、モニタ用ＭＯＳトランジスタＰＴ３１を流れるドレイン電流Ｉｄにより、ＭＯＳトランジスタの仕上がり条件を識別することができ、先の図９に示す電流モニタ回路と同様、ベスト仕上がり条件（良仕上がり条件）およびワースト仕上がり条件（不良仕上がり条件）に応じて切換信号ＳＷの論理レベルを切換えることができる。これにより、マッチ線参照電圧ＭＬＲＥＦの電圧レベルを、マッチ線参照電圧の容量分割比を調整することができ、正確にＭＯＳトランジスタ（サーチトランジスタ）の仕上がり条件に応じたマッチ線参照電圧ＭＬＲＥＦを生成することができる。

なお、この図１１に示す電流モニタ回路１８の構成においても、電圧レベルの調整は、上昇させる方向のみ、低下させる方向のみおよび上昇／低下両方向の調整のいずれの方法のレベル調整が用いられてもよい。図１１に示す切換信号ＳＷをインバータで反転させれば、図１２に示す波形と逆の論理の切換信号を生成することができる。これは図９に示す電流モニタ回路の構成においても同様である。

［電流モニタ回路の変更例２］
図１３は、電流モニタ回路の変更例２の構成を示す図である。図１３に示す電流モニタ回路１８においては、Ｉｄ検知回路３０におけるＭＯＳトランジスタＰＴ３０に対し定電流回路５５の出力電圧が与えられる。定電流回路５５の流す定電流によりＭＯＳトランジスタＰＴ３０を流れる電流を一定に保持する。

定電流回路５５は、電源ノードに結合される抵抗素子ＲＲと、抵抗素子ＲＲと接地ノードの間に直列に接続されるＭＯＳトランジスタＰＴ４１およびＮＴ４１と、電源ノードと接地ノードの間に直列に接続されるＭＯＳトランジスタＰＴ４０およびＮＴ４０とを含む。ＭＯＳトランジスタＰＴ４０およびＰＴ４１のゲートが内部ノードＮＤ２０に結合され、ＭＯＳトランジスタＮＴ４０およびＮＴ４１のゲートが相互接続される。ＮチャネルＭＯＳトランジスタＮＴ４０およびＮＴ４１が、ＭＯＳトランジスタＮＴ４１をマスタとするカレントミラー回路を構成する。

定電流回路５５は、さらに、ノードＮＤ２０と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＴ４２およびＮＴ４３と、電源ノードと接地ノードの間に直列に接続されるＭＯＳトランジスタＰＴ４２およびＮＴ４４を含む。ＮチャネルＭＯＳトランジスタＮＴ４２およびＮＴ４３は、それらのゲートが内部ノードＮＤ２２に接続される。ＰチャネルＭＯＳトランジスタＰＴ４２は、電源ノードと内部ノードＮＤ２２の間に接続され、そのゲートが接地ノードに結合され、電流源トランジスタとして動作する。ＮチャネルＭＯＳトランジスタＮＴ４４は、内部ノードＮＤ２２と接地ノードの間に接続され、そのゲートがＭＯＳトランジスタＮＴ４０およびＮＴ４１のゲートに接続される。従って、このＭＯＳトランジスタＮＴ４４は、ＭＯＳトランジスタＮＴ４１とカレントミラー回路を構成する。

Ｉｄ検知回路３０においては、電源ノードと接地ノードの間にＭＯＳトランジスタＰＴ３０およびＮＴ３０が直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ３０は、そのゲートに、定電流回路５５の内部ノードＮＤ２０の電位を受ける。ＮチャネルＭＯＳトランジスタＮＴ３０は、そのゲートが電源ノードに結合され、電流モニタ用トランジスタとして動作する。

Ｉｄ判定回路３２は、電源ノードと接地ノードの間に直列に接続される抵抗素子Ｒａ−Ｒｃと、それぞれ切換信号ＳＷＡおよびＳＷＢを生成する比較回路５０Ａおよび５０Ｂを含む。比較回路５０Ａは、Ｉｄ検知回路３０の出力する検知電圧Ｖｉｄｎと抵抗素子ＲａおよびＲｂの間の接続ノードからの電圧Ｖｒ１と比較し、検知電圧Ｖｉｄｎが電圧Ｖｒ１よりも高いときに切換信号ＳＷＡをＨレベルに設定する。比較回路５０Ｂは、検知電圧Ｖｉｄｎと抵抗素子ＲｂおよびＲｃの接続ノードからの電圧Ｖｒ２とを比較し、電圧Ｖｒ２が検知電圧Ｖｉｄｎよりも高いときに切換信号ＳＷＢをＨレベルに設定する。

定電流回路５５においては、電源投入時、ＭＯＳトランジスタＰＴ４２がオン状態となり、内部ノードＮＤ２２の電位レベルを上昇させる。これにより、ＭＯＳトランジスタＮＴ４２およびＮＴ４３がオン状態となり、内部ノードＮＤ２０の電位レベルを低下させる。ＭＯＳトランジスタＮＴ４２およびＮＴ４３のプルダウン動作により、電源投入時、ＭＯＳトランジスタＰＴ４０およびＰＴ４１のゲートが電源電圧レベルにプルアップされ、定電流動作が行なわれなくなるのを防止する。ＭＯＳトランジスタＮＴ４２およびＮＴ４３の電流駆動力は十分小さくされる。

電源投入後、電源電圧ＶＤＤのレベル上昇に応じて、内部ノードＮＤ２０の電圧レベルが上昇し、応じて、ＭＯＳトランジスタＮＴ４１のドレイン電圧が、ＭＯＳトランジスタＮＴ４０およびＮＴ４１のしきい値電圧を超えると、これらのＭＯＳトランジスタＮＴ４０およびＮＴ４１がカレントミラー動作を行なう。このとき、また、ＭＯＳトランジスタＮＴ４４がカレントミラー動作を行ない、内部ノードＮＤ２２を放電する。この状態においてＭＯＳトランジスタＮＴ４２およびＮＴ４３はオフ状態またはごく弱い反転領域で動作するだけであり、その放電電流はほぼ無視することができる。

定電流動作において、ＭＯＳトランジスタＮＴ４０およびＮＴ４１がカレントミラー回路を構成し、ＭＯＳトランジスタＮＴ４１を流れる電流のミラー電流がＭＯＳトランジスタＮＴ４０を介して流れる。ＭＯＳトランジスタＰＴ４０を介して流れる電流が、ＭＯＳトランジスタＮＴ４１を介して流れる電流よりも大きくなると、内部ノードＮＤ２０の電圧レベルが上昇し、ＭＯＳトランジスタＰＴ４０のゲート電圧が上昇し、そのソース−ゲート間電圧が小さくなり、ＭＯＳトランジスタＰＴ４０を流れる電流量が低減される。

また、ＭＯＳトランジスタＰＴ４０を介して流れる電流が、ＭＯＳトランジスタＮＴ４１を介して流れる電流よりも小さくなると、ノードＮＤ２０の電圧レベルが低下し、ＭＯＳトランジスタＰＴ４０を介して流れる電流が増大する。したがって、ＭＯＳトランジスタＰＴ４０のフィードバック動作により、このＭＯＳトランジスタＰＴ４１およびＮＴ４１およびＭＯＳトランジスタＰＴ４０およびＮＴ４０の経路に同じ大きさの電流が流れる。この場合、電流値は、抵抗素子ＲＲの抵抗値とＭＯＳトランジスタＰＴ４０およびＰＴ４１のサイズ比とにより設定することができる。この関係は、ＭＯＳトランジスタＰＴ４０およびＰＴ４１が飽和領域で動作するときのドレイン電流の式から導出することができる。

Ｉｄ検知回路３０において、ＭＯＳトランジスタＰＴ３０が、ＭＯＳトランジスタＰＴ４０とカレントミラー回路を構成し、したがって定電流回路５５を流れる電流と同じ大きさの電流を流す（ＭＯＳトランジスタＰＴ３０およびＰＴ４０が同じサイズのとき）。したがって、Ｉｄ検知回路３０においては、モニタ用ＭＯＳトランジスタＮＴ３０のオン抵抗が製造工程のばらつきによりばらついた場合および温度変動により変動した場合、正確に、そのばらつきの度合を示す電圧Ｖｉｄｎを生成することができる。また、図９に示す電流／電圧変換用の抵抗素子（Ｒ０）に代えて、定電流回路５５を用いてＭＯＳトランジスタＰＴ３０に定電流を流すことにより、抵抗素子をＩｄ検知回路３０において利用する場合に比べて、回路のレイアウト面積を低減することができる。

Ｉｄ判定回路３２でモニタ用ＭＯＳトランジスタの仕上がり条件に応じた検知電圧Ｖｉｄｎのレベルに応じて参照電位Ｖｒ１およびＶｒ２が発生するように、抵抗素子ＲａおよびＲｂの抵抗比を設定する。

比較回路５０ａは、この検知電圧Ｖｉｄｎが参照電圧Ｖｒ１よりも高いときに切換信号ＳＷＡをＨレベルに設定する。比較回路５０Ｂは、この検知電圧Ｖｉｄｎが参照電圧Ｖｒ２よりも低い場合に、切換信号ＳＷＢをＨレベルに設定する。したがって、検知電圧Ｖｉｄｎが、参照電圧Ｖｒ１よりも高いとき、参照電圧Ｖｒ１およびＶｒ２の間にある状態、参照電圧Ｖｒ２よりも低い状態に応じて、切換信号ＳＷＡおよびＳＷＢの論理値を設定することができ、より細かく調整を行なうことができる。

この図１３に示す電源モニタ回路１８を利用する場合、定電流をモニタ用トランジスタに流しており、正確に、製造パラメータのばらつきおよび温度の影響を検出することができる。

なお、この電流モニタ回路１８において、モニタ用ＭＯＳトランジスタとしてＰチャネルＭＯＳトランジスタを利用する構成が用いられてもよい。この場合には、図１１に示す抵抗Ｒ０を取り去り、イネーブル用ＭＯＳトランジスタＮＴ３１のドレインを検知電圧Ｖｉｄｐを出力するノードに接続し、また、イネーブル用ＭＯＳトランジスタＮＴ３１を電流制限用ＮチャネルＭＯＳトランジスタに代えて、そのゲートを図１３に示す定電流回路５５のＭＯＳトランジスタＮＴ４０およびＮＴ４１のゲートに結合する。

［電流モニタ回路の変更例３］
図１４は、図５に示す電流モニタ回路１８の変更例３の構成を概略的に示す図である。図１４に示す電流モニタ回路１８においては、モニタ用ＮチャネルＭＯＳトランジスタＮＴ３０と活性化用ＰチャネルＭＯＳトランジスタＰＴ３０の間に、その抵抗値がチューニング可能な可変抵抗回路５８が設けられる。可変抵抗回路５８は、抵抗素子ＺＲｍとＮチャネルＭＯＳトランジスタＮＴ３０の間に直列に接続される抵抗素子ＺＲｎ−ＺＲ１と、これらの抵抗素子ＺＲｎ−ＺＲ１それぞれと並列に接続されるＣＭＯＳトランスミッションゲートＴＸｎ−ＴＸ１を含む。

この可変抵抗回路５８のＣＭＯＳトランスミッションゲートＴＸ１からＴＸｎそれぞれの導通を制御するために、チューニング信号ＴＵｎ−ＴＵ１が、ヒューズプログラム回路１６に含まれるヒューズＦＺｎ−ＦＺ１の溶断／非溶断により生成される。ヒューズプログラム回路１６においてヒューズ素子ＦＺｎ−ＦＺ１に直列に、それぞれ抵抗素子ＦＲｎ−ＦＲ１が設けられている。ヒューズ素子ＦＺｉを溶断した場合、対応のチューニング信号ＴＵｉはＨレベルとなり、ヒューズ素子ＦＺｉの非溶断時には対応のチューニング信号ＴＵｉはＬレベルとなる。

Ｉｄ検知回路３０の他の構成は、図９に示すＩｄ検知回路３０の構成と同じであり、またＩｄ判定回路３２の構成は、図１３に示すＩｄ判定回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

このチューニング機能付可変抵抗回路５８において、チューニング信号ＴＵｉがＨレベルのときには、対応のＣＭＯＳトランスミッションゲートＴＸｉがオン状態となり、対応の抵抗素子ＺＲｉを短絡する。一方、チューニング信号ＴＵｉがＬレベルのときには、対応のＣＭＯＳトランスミッションゲートＴＸｉはオフ状態であり、対応の抵抗素子ＺＲｉの抵抗値は有効となる。したがって、チューニング信号ＴＵｎ−ＴＵ１を選択的にＨレベルに設定することにより、チューニング機能付可変抵抗回路５８の抵抗値を調整することができる。抵抗素子にも仕上がりバラツキがあり、この抵抗値のバラツキは、抵抗素子を利用する電流モニタ回路においてＭＯＳトランジスタの仕上がり条件の正確な検知に対する妨げとなる。しかしながら、この抵抗可変構成により、モニタ用トランジスタＮＴ３０のオン抵抗との比を与える抵抗素子（Ｒ０）の抵抗値を正確に設定することができ、モニタ用ＭＯＳトランジスタＮＴ３０のオン抵抗の変化をモニタすることが可能となり、正確にパラメータばらつきまたは温度変動に応じたレベルの検知電圧Ｖｉｄｎを生成することができる。

なお、この図１４に示す電流モニタ回路１８の構成においても、ＰチャネルＭＯＳトランジスタを電流モニタ用トランジスタとして利用する構成が用いられてもよい。この場合には、図１１に示す抵抗素子Ｒ０を図１４に示す抵抗素子ＺＲｍと、チューニング機能付可変抵抗回路５８に代えてヒューズプログラム回路１６を追加する。

［電流モニタ回路の変更例４］
図１５は、電流モニタ回路１８の変更例４の構成を概略的に示す図である。図１５において、電流モニタ回路１８のＩｄ検知回路３０は、図９に示すＩｄ検知回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

Ｉｄ判定回路３２においては、電源ノードと接地の間に複数の抵抗素子ＲＡｍ−ＲＡ０およびＲＢｎ−ＲＢ０およびＲＣが直列に接続される。抵抗素子ＲＡｍ−ＲＡ０それぞれに対して比較回路５０Ａｍ−５０Ａ０が設けられ、抵抗素子ＲＢｎ−ＲＢ０それぞれに対応して比較回路５０Ｂｎ−５０Ｂ０が設けられる。

比較回路５０Ａｍ−５０Ａ０は、それぞれ正入力にＩｄ変換回路３０の出力電圧Ｖｉｄｎを受け、負入力に対応の抵抗素子の下側ノードの電圧を受ける。一方、比較回路５０Ｂｎ−５０Ｂ０においては、これらの比較回路５０Ａｍ−５０Ａ０と逆に、負入力に検知電圧Ｖｉｄｎを受け、正入力に対応の抵抗素子の下側ノードの電圧を受ける。比較回路５０Ａｉ（ｉ＝０−ｍ）は、正入力の電位が負入力の電位よりも高いときに対応の切換信号ＳＷＡｉをＨレベルに設定する。同様、比較回路５０Ｂｊ（ｊ＝０−ｎ）は、正入力の電位が負入力の電位よりも高いときに対応の切換信号ＳＷＢｊをＨレベルに設定する。

比較回路５０Ａｍ−５０Ａ０から、それぞれ、切換信号ＳＷＡｍ−ＳＷＡ０が出力され、比較回路５０Ｂｎ−５０Ｂ０から、それぞれ、切換信号ＳＷＡ０−ＳＷＢ０が出力される。これらの切換信号ＳＷＡｍ−ＳＷＡ０およびＳＷＢｎ−ＳＷＢ０が図５に示すローカル電源回路３５の容量素子Ｃ３−Ｃｋに対して設けられるＭＯＳトランジスタＮＮ３−ＮＮｋのオン／オフを制御するために利用することにより、正確に合成容量Ｃ２ｐｌｕｓの値を調整することができ、マッチ線参照電位ＭＬＲＥＦを調整することができる。

複数の切換信号を生成することにより、より正確に、モニタ用ＭＯＳトランジスタＮＴ３０を流れる電流量に応じて内部環境（マッチ線参照電位ＭＬＲＥＦ等）を調整することができる。特に、後に説明するような動作電流および電圧レベルをより精密に調整することが可能となる。

また、これらの切換信号ＳＷＡｍ−ＳＷＡ０を、電流または電圧を上昇させるための制御信号として使用し、また、切換信号ＳＷＢｎ−ＳＷＢ０を電流または電圧レベルを低下させる切換信号として利用することもできる。

したがって、複数の切換信号を生成することにより、モニタ用ＭＯＳトランジスタＮＴ３０のドレイン電流の大きさに応じて内部動作環境を精密に調整することができる。

［電流モニタ回路の変更例５］
図１６は、この電流モニタ回路１８の変更例５の構成を概略的に示す図である。図１６に示す電流モニタ回路１８においては、Ｉｄ検知回路３０において、モニタ用ＰチャネルＭＯＳトランジスタＰＴ３１が用いられる。Ｉｄ判定回路３２においては、図１５に示すＩｄ判定回路３２の構成と同様、抵抗素子ＲＡｍ−ＲＡ０、ＲＢｎ−ＲＢ０およびＲＣが直列に電源ノードと接地ノードの間に直列に接続される。この抵抗素子ＲＡｍ−ＲＡ０およびＲＢｎ−ＲＢ０に対応して比較回路５０Ｃｍ−５０Ｃ０および５０Ｄｎ−５０Ｄ０が設けられる。比較回路５０Ｃｍ−５０Ｃ０は、負入力に、Ｉｄ検知回路３０からの変換電圧Ｖｉｄｐを受け、正入力に対応の抵抗素子の下側ノードの電圧を受ける。比較回路５０Ｄｎ−５０Ｄ０は、正入力に変換電圧Ｖｉｄｐを受け、負入力に対応の抵抗素子の下側ノードの電圧を受ける。比較回路５０Ｃｍ−５０Ｃ０から、それぞれ、切換信号ＳＷＡｍ−ＳＷＡ０が出力され、比較回路５０Ｄｎ−５０Ｄ０から、それぞれ、切換信号ＳＷＢｎ−ＳＷＢ０が出力される。これらの比較回路は、正入力の電位が負入力の電位よりも高いときに出力する切換信号をＨレベルに設定する。

図１６に示す電流モニタ回路１８の構成においては、Ｉｄ検知回路３０においてモニタ用ＰチャネルＭＯＳトランジスタＰＴ３１が用いられている。したがって、比較回路５０Ｃｍ−５０Ｃ０および５０Ｄｎ−５０Ｄ０から出力される切換信号ＳＷＡｍ−ＳＷＡ０およびＳＷＢｎ−ＳＷＢ０の論理は、図１５に示す電流モニタ回路１８の切換信号の論理と同じである。この図１６に示す構成を利用しても、図１５に示す電流モニタ回路と同様、電圧／電流をきめ細かく調整することができる。

［電流モニタ回路の変更例６］
図１７は、電流モニタ回路１８の変更例６の構成を概略的に示す図である。図１７に示す電流モニタ回路１８においては、Ｉｄ検知回路３０において、活性化用のＰチャネルＭＯＳトランジスタＰＴ３０と内部出力ノードの間に可変抵抗素子６０が設けられる。内部出力ノードと接地ノードの間に、そのゲートが電源電圧ＶＤＤを受けるＮチャネルＭＯＳトランジスタＮＴ３０が設けられる。可変抵抗素子６０は、図１４に示す可変抵抗回路の構成と同様の構成を有し、図示しないヒューズプログラム回路からのプログラムチューニング信号に従ってその抵抗値がチューニングされる。

Ｉｄ判定回路３２においては、温度参照電位を生成する温度参照電位発生回路６２と、この温度参照電位発生回路の出力電位をＩｄ検知回路３０の出力電圧Ｖｉｄｎｔのレベルと比較する比較回路５０Ｅ０−５０Ｅ３が設けられる。温度参照電位発生回路６２は、電源ノードと接地ノードの間に直列に接続される抵抗素子ＲＲ４−ＲＲ０を含む。抵抗素子ＲＲ４−ＲＲ０の接続ノードから参照電位Ｔ１２０、Ｔ１００、Ｔ８０およびＴ６０が生成される。これらの参照電位Ｔ１２０、Ｔ１００、Ｔ８０およびＴ６０は、それぞれ、温度１２０℃、１００℃、８０℃および６０℃に対応する参照電位である。なお、検知対象の温度は、抵抗素子ＲＲ０−ＲＲ４等の抵抗比によって任意に設定することができる。

比較回路５０Ｅ０−５０Ｅ３は、それぞれ、正入力に検知電圧Ｖｉｄｎｔを受け、負入力に、それぞれ対応の温度参照電位Ｔ１２０−Ｔ６０を受ける。これらの比較回路５０Ｅ０−５０Ｅ３から、それぞれ、切換信号ＳＷ１２０、ＳＷ１００、ＳＷ８０およびＳＷ６０が出力される。

図１８は、図１７に示す電流モニタ回路の可変抵抗素子６０の抵抗値チューニング前の検知電圧Ｖｉｄｎｔと温度との関係を示す図である。図１８において、縦軸に、検知電圧Ｖｉｄｎｔを示し、横軸に温度Ｔｊを示す。

ＣＡＭチップにおけるトランジスタの仕上がり条件がワースト仕上がり条件の場合、検知用ＭＯＳトランジスタＮＴ３０のドレイン電流Ｉｄは、典型（ティピカル仕上がり）条件に比べて、小さくオン抵抗が高く、検知電圧Ｖｉｄｎｔが高くなる。一方、仕上がり条件がベスト仕上がり条件の場合、典型条件に比べて、ドレイン電流Ｉｄが大きく、検知電圧Ｖｉｄｎｔが低くなる。

ＭＯＳトランジスタにおいては、図１８において直線Ｉ、ＩＩおよびＩＩＩでそれぞれ示すように、温度Ｔｊが上昇するにつれて、オン抵抗が高くなり、検知電圧Ｖｉｄｎｔのレベルが高くなる（ＭＯＳトランジスタのオン抵抗が正の温度依存性を有するため）。全温度範囲に渡って、仕上がり条件に応じて検知電圧Ｖｉｄｎのレベルが異なる。

仕様動作温度上限値には通常１３０℃が規定される。仕様で規定される動作温度の中間の温度８０℃に注目する。図示しないヒューズプログラム回路のヒューズプログラムに応じて、可変抵抗素子６０の抵抗値を８０℃において仕上がり条件に関わらずすべて同じ値となるように、仕上がり条件に応じて抵抗値を設定する。この場合、図１９に示すように、ワースト仕上がり条件、ベスト仕上がり条件および設計値に近いティピカル仕上がり条件それぞれについて検知電圧Ｖｉｄｎｔの温度依存性が等しくなる。

この図１７に示す電流モニタ回路１８においては、比較回路５０Ｅ０−５０Ｅ３からの切換信号ＳＷ１２０、ＳＷ１００、ＳＷ８０、ＳＷ６０は、検知電圧Ｖｉｄｎｔが対応の温度参照電位Ｔ１２０−Ｔ６０よりも高くなるとＨレベルとなる。これにより、ＣＡＭチップ内部の温度を検出することが可能となる。図１７に示すように、比較回路５０Ｆ０−５０Ｆ３の出力する切換信号ＳＷ１２０、ＳＷ１００、ＳＷ８０、およびＳＷ６０に従って内部の動作温度に応じて、その電圧レベル（または後に説明する電流値）を調整することにより、全温度範囲に渡って正確かつ高速に検索動作を行うことができる。

なお、この検出温度に応じたレベル調整およびトランジスタの仕上がり具合に応じたレベル調整が個々に用いられてもよく、また、組合わせて用いられてもよい。

［電流モニタ回路の変更例７］
図２０は、電流モニタ回路１８の変更例７の構成を概略的に示す図である。この図２０に示す電流モニタ回路１８は、以下の点で、図１７に示す電流モニタ回路と、電流モニタ用トランジスタとしてＰチャネルＭＯＳトランジスタＰＴ３１が用いられる。すなわち、電源ノードと内部出力ノードの間に、モニタ用のＰチャネルＭＯＳトランジスタＰＴ３１が接続され、内部出力ノードと接地ノードの間に可変抵抗素子６４およびＮチャネルＭＯＳトランジスタＮＴ３１が直列に接続される。この可変抵抗素子６４は、その抵抗値が図示しないヒューズプログラム回路によりチューニング可能である。

Ｉｄ判定回路３２においては、比較回路５０Ｆ０−５０Ｆ３が、それぞれ、負入力にＩｄ検知回路からの検知電圧Ｖｉｄｐｔを受け、正入力に、それぞれ、温度参照電位発生回路６２からの温度参照電位Ｔ６０、Ｔ８０、Ｔ１００およびＴ１２０を受ける。比較回路５０Ｆ０−５０Ｆ３から、それぞれ、切換信号ＳＷ６０、ＳＷ８０、ＳＷ１００およびＳＷ１２０が出力される。

すなわち、この図２０に示す電流モニタ回路１８において、ＰチャネルＭＯＳトランジスタＰＴ３１のドレイン電流の温度依存性に基づいて、切換信号ＳＷ６０、ＳＷ８０、ＳＷ１００およびＳＷ１２０を生成する。

ＰチャネルＭＯＳトランジスタＰＴ３１も、オン抵抗が正の依存性を有しており、温度上昇とともに、そのドレイン電流が低下する。したがって、図２１に示すように、可変抵抗素子６４の抵抗値のチューニング前においては、ＣＡＭチップのトランジスタの仕上がり条件がベスト仕上がり条件、典型的な（ティピカル）仕上がり条件、およびワースト仕上がり条件の場合、それぞれ、温度Ｔｊの上昇とともに、検知電圧Ｖｉｄｐｔの電圧レベルが低下する。検知電圧Ｖｉｄｐｔは、ワースト仕上がり条件の場合、ドレイン電流が最も小さく、検知電圧Ｖｉｄｐｔが低く、ベスト仕上がり条件の場合、ＭＯＳトランジスタＰＴ３１のドレイン電流が大きく、検知電圧Ｖｉｄｐｔの電圧レベルが最も高い。

この状態において、可変抵抗素子６４の抵抗値を、たとえば温度８０℃においてすべての仕上がり条件において一致するように調整する。温度８０℃に着目するのは、図１７に示す電流モニタ回路の調整の場合と同じ理由による。

この可変抵抗素子６４の抵抗値のチューニング後、図２２に示すように、仕上がり条件に関わらず、検知電圧Ｖｉｄｐｔの温度依存性が等しくなる。したがって、たとえば温度８０℃において検知電圧Ｖｉｄｐのレベルを一致させることにより、ＣＡＭチップにおける動作温度を検出することができる。これにより、図２０に示すように比較回路５０Ｆ０−５０Ｆ３の出力する切換信号ＳＷ６０、ＳＷ８０、ＳＷ１００およびＳＷ１２０に従って、内部の動作温度に応じて、その電圧レベル（または後に説明する電流量）を調整することにより、全温度範囲に渡って正確かつ高速に検索動作等を行なうことができる。

これまでに説明した電流モニタ回路の構成のいずれが用いられてもよい。また、温度検出によるレベル調整、仕上がり条件によるレベル調整および両者によるレベル調整のいずれが行われても良い。モニタ用ＭＯＳトランジスタのドレイン電流をモニタし、そのドレイン電流量に応じた検知電位に応じて内部動作環境を調整することにより、正確に各チップ毎に動作条件を設定することができ、低消費電流動作および高速動作を実現することができる。

［マッチ線プリチャージ電圧発生回路の構成］
図２３は、マッチ線プリチャージ電圧（基準電位）ＶＭＬを発生する回路の構成の一例を概略的に示す図である。このマッチ線プリチャージ電圧発生回路は、図１に示す電源回路１４に含まれる。図２３において、このマッチ線プリチャージ電圧（基準電位）ＶＭＬを発生する回路は、参照電位Ｖｔｕｒを生成するチューナブル参照電位発生回路６６と、チューナブル参照電位Ｖｔｕｒに従ってマッチ線プリチャージ電位ＶＭＬを生成するマッチ線基準電位発生回路６８を含む。

チューナブル参照電位発生回路６６は、ヒューズプログラム回路１６に含まれるローカルヒューズプログラム回路１６Ｍからのプログラム信号に従って参照電位Ｖｔｕｒの電位レベルを固定的に調整する。

マッチ線基準電位発生回路６８は、電流モニタ回路１８に含まれるモニタ回路１８Ｍからの切換信号ＳＷＩおよびＳＷＤに従ってマッチ線プリチャージ電位ＶＭＬのレベルを調整する。このマッチ線プリチャージ電圧ＶＭＬのレベルは、電源電圧ＶＤＤの１／２倍から１／５倍のレベルの範囲である。

電流モニタ回路１８Ｍとしては、先に説明した電流モニタ回路のいずれの構成が用いられてもよく、レベル上昇切換信号ＳＷＩおよびレベル降下切換信号ＳＷＤを生成する構成であればよい。

図２４は、図２３に示す回路のマッチ線プリチャージ電圧ＶＭＬのレベル調整動作を模式的に示す図である。以下、図２３を参照して、図２３に示すマッチ線プリチャージ電位ＶＭＬの調整動作について説明する。

不一致時（ＭＩＳＳ時）において、マッチ線が放電され、マッチ線電位ＭＬＭＡは徐々に低下する。この場合、１ビットのＣＡＭセルのみの放電電流（検索データと記憶データとが１ビットのみ異なる場合の最小放電電流）である１ビットミス電流Ｉｍｉｓｓが、トランジスタ仕上がり条件または動作温度に応じて異なる。マッチ線電位ＭＬＭＡが、ミス電流により、ッチ線参照電位ＭＬＲＥＦよりも低下し、電位差ΔＶが生じる。この電位差ΔＶを、クロスカップル型マッチアンプで増幅する。

ＣＡＭチップのトランジスタの仕上がり条件が、ワースト条件であり、１ビットミス電流Ｉｍｉｓｓ（ｗ）が小さい場合、クロスカップル型マッチアンプのトランジスタにおいても、その仕上がり条件が悪く、ドレイン電流（Ｉｄ）は小さい。クロスカップル型マッチアンプにおいて電位差ΔＶが小さい場合、高速でセンス動作を行なうことができなくなる。

このとき、マッチ線プリチャージ電位ＶＭＬを高くし、応じてマッチ線参照電位ＭＬＲＥＦを高くする（マッチ線参照電位ＭＬＲＥＦは、マッチ線プリチャージ電圧ＶＭＬの容量分割により与えられる）。マッチ線プリチャージ電位ＶＭＬを上昇させ、マッチ線電位ＭＬＭＡとマッチ線参照電位ＭＬＲＥＦの電位差ΔＶが小さい場合でも、クロスカップル型マッチアンプにおいて、これらの電位をゲートに受けるＮチャネルＭＯＳトランジスタのドレイン電流（Ｉｄ）が増加し、高速でかつ高感度でセンス動作を行なって検索結果判定信号を生成することができる。

また、一致時（ＨＩＴ時）においては、マッチ線ＭＬは、プリチャージ電位ＶＭＬレベルに維持される。このとき、このマッチ線ＭＬは、ＣＡＭセルのサーチトランジスタのオフリーク電流Ｉｏｆｆにより放電され、マッチ線電位ＭＬＭＡが低下する。したがって、仕上がり条件がベストの場合、オフリーク電流Ｉｏｆｆ（ｂ）は大きくなり、消費電流が増大する。

このときには、マッチ線プリチャージ電位ＶＭＬを低下させて、オフリーク電流による消費電力を低減する。この調整の場合、クロスカップル型マッチアンプにおいて、このマッチ線プリチャージ電位ＭＬＲＥＦが応じて低下するものの、トランジスタはベスト仕上がり条件であり、大きなドレイン電流を駆動することができ、マッチアンプは、高速で、センス増幅動作を行なうことができる。

また、マッチ線基準電位ＭＬＲＥＦは、容量素子の容量分割によりマッチ線プリチャージ電圧ＶＭＬから生成される。この容量分割比を電流モニタ回路の出力信号に従って調整することにより、マッチアンプの誤動作（誤判定）を防止することができる。

また、この仕上がり条件が典型条件であっても、温度上昇時、ドレイン電流（Ｉｄ）が減少するため、ワースト条件と同様の状態が生じ、また温度低下時において、ドレイン電流が増加するため、ベスト仕上がり条件と同様の状態が生じる。従って、温度に応じて同様の調整動作を行なって、マッチ線電位ＭＬＭＡのプリチャージ時の電位を調整する。以下、図２３に示す回路の各部の構成について説明する。

図２５は、図２３に示すローカルヒューズプログラム回路１６Ｍおよびチューナブル参照電位発生回路６６の構成の一例を示す図である。図２５において、ローカルヒューズプログラム回路１６Ｍは、ヒューズプログラム回路１６内において、マッチ線プリチャージ電位ＶＭＬのプログラム専用に設けられ、一端が電源ノードにそれぞれ接続される抵抗素子ＲＭ０−ＲＭ３と、これらの抵抗素子ＲＭ０−ＲＭ３と接地ノードの間に接続されるヒューズ素子ＦＭ０−ＦＭ３を含む。ヒューズ素子ＦＭ０−ＦＭ３の溶断／非溶断の状態に応じて、チューニング信号ＴＵＮＥ＜０＞−ＴＵＮＥ＜３＞が生成される。チューニング信号ＴＵＮＥ＜０＞−ＴＵＮＥ＜３＞は、対応のヒューズ素子ＦＭ０−ＦＭ３が溶断状態のときにＨレベルに設定され、非溶断状態のときにはＬレベルに設定される。

チューナブル参照電位発生回路６６は、ソースが電源ノードに接続される活性化ＰチャネルＭＯＳトランジスタＰＴ４０と、ＭＯＳトランジスタＰＴ４０と接地ノードの間に直列に接続される抵抗素子Ｒ１０−Ｒ１とを含む。ＭＯＳトランジスタＰＴ４０と出力ノードＮＤ４０の間に抵抗素子Ｒ１０−Ｒ６が直列に接続され、出力ノードＮＤ４０と接地ノードの間に抵抗素子Ｒ５−Ｒ１が直列に接続される。抵抗素子Ｒ３、Ｒ４およびＲ５は、抵抗素子Ｒ２の抵抗値の１／２倍、１／４倍および１／８倍の抵抗値を有する。抵抗素子Ｒ６−Ｒ９は、それぞれ、抵抗素子Ｒ２の抵抗値の１／８倍、１／４場合、１／２倍、および１／１倍の抵抗値を有する。すなわち、内部出力ノードＮＤ４０に関して同じ抵抗値を有する抵抗素子が対称的に配置される。

抵抗素子Ｒ２−Ｒ９と並列に、ＣＭＯＳトランスミッションゲートＴＭ２−ＴＭ９が設けられ、ＣＭＯＳトランスミッションゲートＴＭ２−ＴＭ９それぞれに対応してバッファＢＦ２−ＢＦ５およびインバータＶＦ６−ＶＦ９が設けられる。バッファＢＦ５およびインバータＶＦ６がチューニング信号ＴＵＮＥ＜０＞を受け、バッファＢＦ４およびインバータＶＦ７がチューニング信号ＴＵＮＥ＜１＞を受ける。バッファＢＦ３およびインバータＶＦ８がチューニング信号ＴＵＮＥ＜２＞を受け、バッファＢＦ２およびインバータＶＦ９がチューニング信号ＴＵＮＥ＜３＞を受ける。

バッファＢＦ２−ＢＦ５およびインバータＶＦ６−ＶＦ９により、ＣＭＯＳトランスミッションゲートＴＭ５−ＴＭ２およびＴＭ６−ＴＭ９が相補的に導通状態となる。たとえば、チューニング信号ＴＵＮＥ＜０＞がＨレベルのときには、ＣＭＯＳトランスミッションゲートＴＭ５がオン状態、ＣＭＯＳトランスミッションゲートＴＭ６がオフ状態となる。

抵抗素子Ｒ２−Ｒ９は、対応のトランスミッションゲートＴＭ２−ＴＭ９がオン状態のとき短絡され、抵抗値は無効となる。チューニング参照電位Ｖｔｕｒは、次式で洗わずことができる：
Ｖｔｕｒ＝ＶＤＤ・（抵抗素子Ｒ１−Ｒ５のうちの有効な抵抗値の和）÷（抵抗素子Ｒ１−Ｒ１０のうちの有効な抵抗値の和）
ここで、有効な抵抗値は、対応のトランスミッションゲートが非導通状態の抵抗素子の抵抗値である。

このヒューズプログラム回路１６Ｍにおいては、製造工程最終工程のテスト工程完了後、この電圧レベルが最適値（設計値）に対応するようにヒューズ素子ＦＭ−ＦＭ３の溶断／非溶断がプログラムされる。

図２６は、図２３に示すマッチ線基準電位発生回路６８の構成の一例を示す図で、いわゆる、ＰＭＯＳドライバ型ＶＤＣの構成を示す。図２６において、マッチ線基準電位発生回路６８は、チューナブル参照電位発生回路６６からのチューニング参照電位Ｖｔｕｒをレベルシフトするレベルシフタ７２と、マッチ線プリチャージ電位ＶＭＬをレベルシフトするレベルシフタ７３と、このレベルシフタ７２および７３の出力電圧を比較する誤差増幅器７０と、誤差増幅器７０の出力信号に従ってマッチ線プリチャージ電圧ＶＭＬのレベルを出力するドライブ用ＰチャネルＭＯＳトランジスタ７４を含む。

レベルシフタ７２は、電源ノードと接地ノードの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ４０およびＰＱ４１を含む。ＰチャネルＭＯＳトランジスタＰＱ４０はゲートに接地電圧を受けて、抵抗素子として動作する。ＭＯＳトランジスタＰＱ４１は、チューニング参照電位Ｖｔｕｒをそのゲートに受けソースフォロアモードで動作し、そのしきい値電圧の絶対値（Ｖｔｈｐ）だけゲート電位をレベルシフトし、レベル調整後の参照電位を生成する。

レベルシフタ７３は、同様、電源ノードと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ４２およびＱ４３を含む。ＭＯＳトランジスタＰＱ４２は、そのゲートが接地ノードに接続されて、抵抗モードで動作する。ＭＯＳトランジスタＰＱ４３はゲートにマッチ線基プリチャージ電圧ＶＭＬを受け、そのしきい値電圧の絶対値（Ｖｔｈｐ）だけレベルシフトして出力する。このレベルシフタ７２および７３により、誤差増幅器７０が検知できるレベルに、チューニング参照電位Ｖｔｕｒおよびマッチ線プリチャージ電圧ＶＭＬを上昇させて、誤差増幅器７０を動作させる。これにより、たとえばマッチ線プリチャージ電圧ＶＭＬが、たとえば０．５Ｖから０．２５Ｖの低電位の場合でも、安定に増幅動作を行なうことができる。

誤差増幅器７０は、電源ノードと内部ノードＮＤ４２の間に接続されるＰチャネルＭＯＳトランジスタＰＱ４０と、ゲートおよびドレインがそれぞれ内部ノードＮＤ４２に接続されるＰチャネルＭＯＳトランジスタＰＱＡ１０−ＰＱＡ１ｍと、これらのＭＯＳトランジスタＰＱＡ１０−ＰＱＡ１ｍと直列に接続されるＰチャネルＭＯＳトランジスタＰＱＡ００−ＰＱＡ０ｍを含む。このＭＯＳトランジスタＰＱＡ００−ＰＱＡ０ｍは、それぞれインバータＩＶＡ０−ＩＶＡｍを介して減分切換信号ＳＷＤ０−ＳＷＤｍを受ける。

減分切換信号ＳＷＤ０−ＳＷＤｍは、図１５に示す電流モニタ回路から生成される切換信号ＳＷＡ０−ＳＷＡｍに対応する。電流モニタ回路１８においてモニタ用ＭＯＳトランジスタのドレイン電流が大きいとき、減分切換信号ＳＷＤ０−ＳＷＤｍを選択的に“１”に設定してマッチ線プリチャージ電圧ＶＭＬのレベルを低下させることができる。

誤差増幅器７０は、さらに、電源ノードと内部ノードＮＤ４４の間に接続されるＰチャネルＭＯＳトランジスタＰＱ４１と、ゲートおよびドレインが相互接続されるＰチャネルＭＯＳトランジスタＰＱＢ１０−ＰＱＢ１ｍと、これらのＭＯＳトランジスタＰＱＢ１０−ＰＱＢ１ｍそれぞれと直列に電源ノードとの間に接続されるＰチャネルＭＯＳトランジスタＰＱＢ００−ＰＱＢ０ｍを含む。

ＭＯＳトランジスタＰＱＢ００−ＰＱＢ０ｍは、インバータＩＶＢ０−ＩＶＢｍを介して与えられる増分切換信号ＳＷＩ０−ＳＷＩｍをゲートに受ける。増分切換信号ＳＷＩ０−ＳＷＩｍは、図１５に示す電流モニタ回路の出力する切換信号ＳＷＢ０−ＳＷＢｎに対応する。電流モニタ回路１８内においてモニタ用ＭＯＳトランジスタのドレイン電流（Ｉｄ）が小さいときに、ドレイン電流量に応じて、増分切換信号ＳＷＩ０−ＳＷＩｎを選択的に“１”に設定することにより、マッチ線プリチャージ電圧ＶＭＬのレベルを上昇させることができる。

誤差増幅器７０は、さらに、コモンソースと内部ノードＮＤ４２の間に接続されるＮチャネルＭＯＳトランジスタＮＱ４０と、それぞれ互いに直列に接続されるＭＯＳトランジスタＮチャネルＭＯＳトランジスタＮＱＡ００−ＮＱＡ０ｍおよびＮＱＡ１０−ＮＱＡ１ｍと、コモンソースと内部ノードＮＤ４４の間に設けられるＮチャネルＭＯＳトランジスタＮＱ４１およびＮＱＢ０−ＮＱＢｍおよびＮＱＢ１０−ＮＱＢ１ｍと、動作電流を調整するＮチャネルＭＯＳトランジスタＮＴＡ０−ＮＴＡ２を含む。ＮチャネルＭＯＳトランジスタＮＱ４１およびＮＱＢ０−ＮＱＢｍおよびＮＱＢ１０−ＮＱＢ１ｍは、それぞれ、互いに直列に接続される。

ＭＯＳトランジスタＮＱ４０およびＮＱＡ１０−ＮＱＡ１ｍは、各々、ゲートにレベルシフタ７２の出力電圧を受け、そのドレインが内部ノードＮＤ４２に接続される。ＭＯＳトランジスタＮＱＡ００−ＮＱＡ０ｍは、ＭＯＳトランジスタＮＱＡ１０−ＮＱＡ１ｍと直列に接続され、それぞれのゲートに増分切換信号ＳＷＩ０−ＷＳＩｍを受ける。

ＭＯＳトランジスタＮＱＢ１０−ＮＱＢ１ｍは、各々のドレインが内部ノードＮＤ４４に接続され、それぞれのゲートにレベルシフタ７３の出力電圧を受ける。ＭＯＳトランジスタＮＱＢ００−ＮＱＢ０ｍは、それぞれのゲートに減分切換信号ＳＷＤ０−ＳＷＤｍを受ける。

ＮチャネルＭＯＳトランジスタＮＴＡ０は、そのゲートに活性化信号ＥＮＶＤを受け、ＭＯＳトランジスタＮＴＡ１およびＮＴＡ２は、それぞれゲートにＡＮＤゲートＧＴａおよびＧＴｂの出力信号を受ける。ＡＮＤゲートＧＴａは、活性化信号ＥＮＶＤおよび増分切換信号ＳＷＡを受ける。活性化信号ＥＮＶＤは、アサート時にマッチ線基準電位発生回路を活性化する信号である。ＡＮＤゲートＧＴｂは、インバータＩＶＣを介して与えられる減分切換信号ＳＷＢと活性化信号ＥＮＶＤを受ける。

切換信号ＳＷＡおよびＳＷＢは、上述の切換信号ＳＷＩ０−ＳＷＩｍおよびＳＷＤ−ＳＷＤｍと同一の電流モニタ回路から生成されてもよく、また、別の電流モニタ回路から生成されてもよい。切換信号ＳＷＡは、電流モニタ回路のモニタ用トランジスタのドレイン電流が設定された基準値よりも小さいときにアサートされ、誤差増幅器７０の動作電流を増加させ、その動作速度を増加させる。切換信号ＳＷＢは、モニタ用トランジスタのドレイン電流が設定された基準値よりも大きいときにアサートされ、誤差増幅器７０の動作電流を低減して、消費電流の低減およびエレクトロマイグレーション耐性を確保する。活性化信号ＥＮＶＤは、図１に示す制御回路９から生成され、一例として、この半導体装置（ＣＡＭチップ）の電源投入に応じてアサートされる。

なお、図２６においては、一例として、切換信号ＳＷＡおよびＳＷＢの合計２種類の切換信号に対応するＭＯＳトランジスタしか示していない。しかしながら、これらの切換信号ＳＷＡおよびＳＷＢの一方のみと対応のＭＯＳトランジスタのみが設けられる構成が利用されてもよい。

図１５に示す電流モニタ回路のように複数の切換信号を生成する場合には、ＭＯＳトランジスタＮＴＡ１およびＮＴＡ２の数をそれぞれ複数個設けて、複数の切換信号に対応させることにより、より細かく動作速度および動作電流を制御することができる。

内部出力ノードには、さらに、このマッチ線プリチャージ電位を安定化するための容量素子７６が設けられる。誤差増幅器７０は、レベルシフタ７２および７３の出力電圧を比較し、その比較結果に応じてドライブ用ＰチャネルＭＯＳトランジスタ７４のゲート電位を調整する。

図２６に示す切換信号ＳＷＩ０−ＳＷＩｍは、Ｈレベルのときに、マッチ線プリチャージ電圧ＶＭＬの電位レベルを上昇させる指示を与える。すなわち、増分用切換信号ＳＷＩ０−ＳＷＩｍがアサート（Ｈレベル）されるのは、電流モニタ回路のＩｄ検知回路におけるドレイン電流Ｉｄが少ない場合である。

増分切換信号ＳＷＩ０−ＳＷＩｍが選択的にアサート（Ｈレベル）されると、ＭＯＳトランジスタＰＱＢ０ｍ−ＰＱＢ００が選択的にオン状態となり、また、ＭＯＳトランジスタＮＱＡ００−ＮＱＡ０ｍが選択的にオン状態となる。この場合、ＭＯＳトランジスタＰＱ４１およびＰＱＢ１０−ＰＱＢ１ｍに流れる電流量が増大し、内部ノードＮＤ４１のＤン圧レベルが上昇し、応じて、ＭＯＳトランジスタＰＱ４０を流れる電流量が低減される。同時に、ＭＯＳトランジスタＮＱ４０およびＮＱＡ１０−ＮＱＡ１ｍを流れる電流量が増大し、内部ノードＮＤ４２の誤差増幅器７０がスタンバイ状態のときの電位レベルを低下させる。

応じて、内部ノードＮＤ４２の電位をゲートに受けるドライブ用ＰチャネルＭＯＳトランジスタ７４の出力するマッチ線プリチャージ電圧ＶＭＬのレベルを上昇させる。

なお、ＰチャネルＭＯＳトランジスタＰＱＢ１０−ＰＱＢ１ｍおよびＰＱＢ００−ＰＱＢ０ｍ、およびインバータＩＶＢ０−ＩＶＢｍの組合せと、ＮチャネルＭＯＳトランジスタＮＱＢ１０−ＮＱＢ１ｍおよびＮＱＢ００−ＮＱＢ０ｍの組合せの、いずれか一方のみが搭載されても、マッチ線プリチャージ電圧ＶＭＬのレベルを上昇させる効果を得ることができる。

図２６に示すＶＤＣ回路（基準電位発生回路）は、電流消費によりマッチ線プリチャージ電圧ＶＭＬのレベルが低下するとき、誤差増幅器７０がレベル低下を検知してノードＮＤ４２の出にレベルを低下させ、ドライブ用ＰチャネルＭＯＳトランジスタ７４をオンさせて電流の供給を行う。この電流供給によりマッチ線プリチャージ電圧ＶＭＬが所定のレベルに上昇すると、誤差増幅器７０は、内部ノードＮＤ４２の電位レベルを上昇させてドライブ用ＰチャネルＭＯＳトランジスタ７４をオフ状態として電流の供給を停止し、このＶＤＣ回路のスタンバイ状態に復帰する。通常は、このＭＯＳトランジスタドライバ７４の電流供給動作およびスタンバイ復帰が間歇的に繰返し実行される。一般に、出力電位が安定して見えるのは、安定化容量素子７６の容量または電圧供給対象の負荷容量が十分に大きい場合に平均化されているためである。

また、内部ノードＮＤ４２の誤差増幅器７０のスタンバイ時の電位レベルを上昇させると、誤差増幅器７０が動作を開始するまたはスタンバイ状態となるマッチ線プリチャージ電圧ＶＭＬのレベルは、参照電圧Ｖｔｕｒに対して低くなる。逆に、内部ノードＮＤ４２の電位レベルを低下させると、誤差増幅器７０が動作を開始するまたは停止する（ドライバトランジスタ７４が電流を供給するまたは供給を停止する）マッチ線プリチャージ電圧ＶＭＬのレベルは、参照電圧Ｖｔｕｒに対して高くなる。これにより、内部ノードＮＤ４２の、誤差増幅器７０がスタンバイ状態のときの電位レベルを制御することにより、マッチ線プリチャージ電圧ＶＭＬのレベルを調整することができる。

電流モニタ回路のモニタ用ＭＯＳトランジスタのドレイン電流（Ｉｄ）が少ないとき、すなわち、トランジスタ仕上がり条件が不良の場合または高温動作条件下においては、電流増分信号ＳＷＩ０−ＳＷＩｍを、選択的に活性化してれ、マッチ線プリチャージ電圧ＶＭＬの電位レベルを上昇させ、マッチ線に対して設けられるクロスカップル型マッチアンプを高速動作させる。

一方、減分切換信号ＳＷＤ０−ＳＷＤｍが、選択的に活性化されると、ＭＯＳトランジスタＰＱＡ００−ＰＱＡ０ｍが選択的にオン状態となり、内部ノードＮＤ４２への供給電流が増加し、内部ノードＮＤ４２のスタンバイ時の電位レベルを上昇させる。また、並行して、ＭＯＳトランジスタＮＱＢ００−ＮＱＢ０ｍも選択的にオン状態となり、接地ノードへの放電電流量が増加し、内部ノードＮＤ４４のスタンバイ時の電位レベルを低下させる。カレントミラー動作により、ＭＯＳトランジスタＰＱ４０および選択されたＭＯＳトランジスタＰＱＡ１０−ＰＱＡ１ｍの内部ノードＮＤ４２への供給電流量が増大し、内部ノードＮＤ４２の誤差増幅器７０のスタンバイ時の電位レベルを上昇させる。この内部ノードＮＤ４２のスタンバイ時の電位レベルの上昇に応じて、マッチ線プリチャージ電圧ＶＭＬのレベルが低下する。

減分切換信号ＳＷＤ０−ＳＷＤｍが選択的にアサートされるのは、電流モニタ回路におけるモニタ用ＭＯＳトランジスタのドレイン（Ｉｄ）が大きい場合である。

この条件下においては。マッチ線プリチャージ電位を低下させることにより、仕上がり条件不良のＣＡＭセルにおけるオフリーク電流を低減でき、マッチ線の電位振幅を低減することができ、消費電流を低減することができる。また、低温動作時においては、電流モニタ回路内のモニタ用ＭＯＳトランジスタのドレイン電流が増加するため、マッチアンプのマッチ線電位ＭＬＭＡおよびマッチ線参照電位ＭＬＲＥＦがともに低下し、マッチアンプのトランジスタのドレイン電流が適度に低減され、検知動作特性を温度補償して安定に検知動作を行うことができる。

また、切換信号ＳＷＡおよびＳＷＢを選択的に活性化することにより、ＭＯＳトランジスタＮＴＡ１およびＮＴＡ２が、選択的にオンおよびオフ状態となる。ＭＯＳトランジスタＮＴＡ１およびＮＴＡ２がともにオン状態のときには、誤差増幅器７０の動作電流が最も大きい状態となる。減少切換信号ＳＷＢをアサートさせると、インバータＩＶＣの出力信号はＬレベルとなり、応じて、ＡＮＤゲートＧＴｂの出力信号がＬレベルとなり、ＭＯＳトランジスタＮＴＡ２がオフ状態となる。これにより、誤差増幅器７０の動作電流を低減することができる。一方、切換信号ＳＷＡがＨレベルにアサートされると、ＭＯＳトランジスタＮＴＡ１がオン状態となり、そのときには、切換制御信号ＳＷＢがＬレベルであれば、ＭＯＳトランジスタＮＴＡ１およびＮＴＡ２がともにオン状態となり、動作電流が増加される。

したがって、誤差増幅器７０を構成するＭＯＳトランジスタの仕上がり条件に応じて電流モニタ回路の出力信号に従ってその動作電流を調整することにより、高速の増幅動作を行なうことができる。この場合、切換信号ＳＷＡおよびＳＷＢは、ＭＯＳトランジスタの仕上がり条件でなく、温度検出信号であってもよく、また、切換信号ＳＷＩ０−ＳＷＩｍおよびＳＷＤ０−ＳＷＤｍも、温度検知信号であってもよい。高温時には、検知ドレイン電流が低下するため、プリチャージ電圧ＶＭＬのレベルを上昇させるとともに、誤差増幅器７０の動作電流を増加させる。逆に低温時には、ドレイン電流Ｉｄが増加した状態に対応するのと同様の調整を行ない、誤差増幅器７０の動作電流の低減およびマッチ線基プリチャージ電圧ＶＭＬのレベル低下を行なう。これにより、仕上がり条件および／または温度に応じたレベル調整を行なうことができる。

［基準電位発生回路の変更例１］
図２７は、図２３に示すマッチ線基準電位発生回路６８の変更例の構成を概略的に示す図である。図２７に示すマッチ線基準電位発生回路６８は、ＮＭＯＳドライバ型ＶＤＣ（内部電圧発生回路）８０と、ＰＭＯＳドライバ型ＶＤＣ８２とを含む。このＰＭＯＳドライバ型ＶＤＣ８２は、図２６に示す構成と同じ構成を有し、図２７においては、単に、その構成をブロックで示す。

ＮＭＯＳドライバ型ＶＤＣ８０は、チューナブル参照電位発生回路６６からの参照電位Ｖｔｕｒとマッチ線プリチャージ電圧ＶＭＬとを比較する誤差増幅器７０を含む。誤差増幅器７０は、内部ノードＮＤ４５にドレインが結合されるＰチャネルＭＯＳトランジスタＰＱ４５およびＰチャネルＭＯＳトランジスタＰＱＣ１０−ＰＱＣ１ｍと、これらのＭＯＳトランジスタＰＱＣ１０−ＰＱＣ１ｍそれぞれと内部ノードＮＤ４５との間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱＣ００−ＰＱＣ０ｍと、内部ノードＮＤ４７にドレインが結合されるＰチャネルＭＯＳトランジスタＰＱ４６およびＰチャネルＭＯＳトランジスタＰＱＤ１０−ＰＱＤ１ｍと、これらのＭＯＳトランジスタＰＱＤ１０−ＰＱＤ１ｍそれぞれと内部ノードＮＤ４７との間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱＤ００−ＰＱＤ０ｍとを含む。

ＭＯＳトランジスタＰＱＣ００−ＰＱＣ０ｍは、それぞれゲートにインバータＩＶＤ０−ＩＶＤｍを介して与えられる増分切換信号ＳＷＩ０−ＳＷＩｍを受ける。ＭＯＳトランジスタＰＱＤ００−ＰＱＤ０ｍは、それぞれ、インバータＩＶＥ０−ＩＶＥｍを介して与えられる減分切換信号ＳＷＤ０−ＳＷＤｍをゲートに受ける。

誤差増幅器７０は、さらに、内部ノードＮＤ４５に各々ドレインおよびゲートが接続されるＮチャネルＭＯＳトランジスタＮＱ４７およびＮＱＣ１０−ＮＱＣ１ｍと、ＭＯＳトランジスタＮＱＣ１０−ＮＱＣ１ｍと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱＣ００−ＮＱＣ０ｍと、内部ノードＮＤ４５にドレインおよびゲートが相互接続されるＮチャネルＭＯＳトランジスタＮＱＤ１０−ＮＱＤ１ｍと、これらのＭＯＳトランジスタＮＱＤ１０−ＮＱＤ１ｍと接地ノードの間にそれぞれ直列に接続されるＮチャネルＭＯＳトランジスタＮＱＤ００−ＮＱＤ０ｍと、ゲートが内部ノードＮＤ４５に接続され、ドレインが内部ノードＮＤ４７に接続され、ソースが接地されるＮチャネルＭＯＳトランジスタＮＱ４８を含む。

ＭＯＳトランジスタＮＱＣ００−ＮＱＣ０ｍが、ゲートに減分切換信号ＳＷＤ０−ＳＷＤｍを受ける。ＭＯＳトランジスタＮＱＤ００−ＮＱＤ０ｍは、それぞれゲートに増分切換信号ＳＷＩ０−ＳＷＩｍを受ける。

誤差増幅器７０は、さらに、電源ノードと内部ノードＮＤ４６の間に接続されるＰチャネルＭＯＳトランジスタＰＴＢ０−ＰＴＢ２を含む。ＭＯＳトランジスタＰＴＢ０は、そのゲートにインバータＩＶＦ０を介して活性化信号ＥＮＶＤを受ける。この活性化信号ＥＮＶＤは、誤差増幅器７０を活性化する信号である。

ＭＯＳトランジスタＰＴＢ１およびＰＴＢ２は、それぞれのゲートにＮＡＮＤゲートＮＧＴ１およびＮＧＴ２の出力信号を受ける。ＮＡＮＤゲートＮＧＴ１が、活性化信号ＥＮＶＤとバッファＢＵＦ０を介して与えられる増分切換信号ＳＷＡとを受け、これらの信号のＮＡＮＤ処理をした信号を出力する。ＮＡＮＤゲートＮＧＴ２は、インバータＩＶＦ１を介して与えられる減分切換信号ＳＷＢと活性化信号ＥＮＶＤとを受け、受けた信号の難所処理を行った信号を出力する。

さらに、内部出力ノードＮＤ４８に対してＮチャネルＭＯＳトランジスタ８４と、安定化容量素子７６とが設けられる。ＮチャネルＭＯＳトランジスタ８４は、内部出力ノードＮＤ４８と接地ノードの間に接続され、かつそのゲートが内部ノードＮＤ４５に接続される。安定化容量素子７６は、内部ノードＮＤ４８上のマッチ線プリチャージ電位ＶＭＬを安定に保持する。

ＮＭＯＳドライバ型ＶＤＣ８０は、図２６に示すＰＭＯＳドライバ型ＶＤＣのＭＯＳトランジスタのＰチャネル型およびＮチャネル型を反転し、かつ接地ノードおよび電源ノードを反対にしたものである。

すなわち、増分切換信号ＳＷＩ０−ＳＷＩｍが選択的にアサートされると、同時にＰチャネルＭＯＳトランジスタＰＱＣ００−ＰＱＣ０ｍが選択的にオン状態となり、またＮチャネルＭＯＳトランジスタＮＱＤ００−ＮＱＤ０ｍが選択的にオン状態となる。ＭＯＳトランジスタＮＱ４７およびＮＱＣ１０−ＮＱＣ１ｍとＮチャネルＭＯＳトランジスタＮＱ４８、ＮＱＤ１０−ＮＱＤ１ｍがカレントミラー回路を構成する。したがって、この場合、内部ノードＮＤ４５の誤差増幅器７０のスタンバイ時の電位レベルが下降し、応じて、マッチ線プリチャージ電圧ＶＭＬのレベルが上昇する。

図２７に示すＮＭＯＳドラバ型ＶＤＣ回路８０は、何らかのマッチ線プリチャージ電圧ＶＭＬへの電流供給によりマッチ線プリチャージ電圧ＶＭＬのレベルが上昇したとき、誤差増幅器７０が動作を開始して、内部ノードＮＤ４５の電位レベルを上昇させ、ＮチャネルＭＯＳドライバトランジスタ８４をオン状態として、接地ノードへの放電を行う。また、放電または電流消費によってマッチ線プリチャージ電圧ＶＭＬのレベルが所定レベルに低下すると、誤差増幅器７０は、内部ノードＮＤ４５のレベルを低下させて、ＮチャネルＭＯＳドライバトランジスタ８４をオフ状態として、放電動作を停止させて、スタンバイ状態に戻る。

通常は、これらの動作が繰返し間歇的に実行される。一般に、出力電位が安定化して見えるのは、安定化容量素子７６の容量値または供給対象の負荷容量が大きい場合に、平均化されているからである。

また、内部ノードＮＤ４５の誤差増幅器７０のスタンバイ時の電位レベルを上昇させると、誤差増幅器７０が動作を開始する（ドライバトランジスタによる電流の放電開始）またはスタンバイ復帰（電流放電の停止）の電位レベルが、参照電圧ＢＶｔｕｒに対して低くなる。逆に、内部ノードＮＤ４５のスタンバイ時の低下させると、誤差増幅器７０が動作を開始するまたはスタンバイに復帰するマッチ線プリチャージ電圧ＶＭＬのレベルが参照電圧Ｖｔｕｒに対して高くなる。このようにして、内部ノードＮＤ４５の誤差増幅器７０のスタンバイ時の電位レベルを制御することにより、マッチ線プリチャージ電圧ＶＭＬのレベルを調整することができる。

この図２７に示すＮＭＯＳドライバ型ＶＤＣ８０においては、図２６に示すようなレベルシフタは設けられていない。これは、参照電圧Ｖｔｕｒおよびマッチ線プリチャージ電圧ＶＭＬを、ＰチャネルＭＯＳトランジスタＰＱ４５、ＰＱＣ１０−ＰＱＣ１ｍ、ＰＱ４６、およびＰＱＤ１０−ＰＱＤ１ｍのゲートに受けており、これらの電位レベルが低い場合でも、確実に、飽和領域で動作して、正確に電流変化を生じさせることができるためである。

図２７に示すマッチ線基準電位発生回路の場合、ＰＭＯＳドライバ型ＶＤＣ８２およびＮＭＯＳドライバ型ＶＤＣ８０両者を利用している。したがって、マッチ線プリチャージ電圧ＶＭＬが、設定電位レベル以下のときにはＰＭＯＳドライバ型ＶＤＣ８２によりプルアップされ、一方、設定電位レベルよりも高い場合には、ＮＭＯＳドライバ型ＶＤＣ８０によりプルダウンされる。したがって、確実に、マッチ線プリチャージ電位ＶＭＬを、所望の電位レベルに維持することができる。

この図２７に示すマッチ線基準電位発生回路の構成においても、正確に、電流モニタ回路の出力信号に従って、トランジスタ特性および動作温度に対応して、必要とされるマッチ線プリチャージ電位レベルを調整することができる。

［マッチ線基準電位生成部の変更例］
図２８は、図２３に示すマッチ線基準電位生成部の変更例の構成を概略的に示す図である。図２３に示すチューナブル参照電位発生回路６６は、ローカルヒューズプログラム回路１６Ｍからのチューニング信号のみが与えられるのに対し、図２８に示すチューニング機能付参照電位発生回路９０に対しては、ローカルヒューズプログラム回路１６Ｍからのチューニング信号とともに電流モニタ回路１８Ｍからの切換信号ＳＷＩおよびＳＷＤが与えられる。

図２８に示すマッチ線基準電位発生回路６８には、ローカルヒューズプログラム回路１６Ｍからのチューニング信号および電流モニタ回路１８Ｍからの切換信号ＳＷＩおよびＢＳＷＤは与えられない。マッチ線基準電位発生回路６８は、チューニング機能付参照電位発生回路９０の出力する参照チューニング電圧Ｖｔｕｒのみに従って、マッチ線プリチャージ電圧（マッチ線基準電圧）ＶＭＬを生成する。

すなわち、図２８に示す構成においては、参照電圧Ｖｔｕｒの電位レベルが、電流モニタ回路１８Ｍに含まれるモニタ用ＭＯＳトランジスタのドレイン電流（Ｉｄ）の大きさに応じて調整される。

図２９は、図２８に示すチューニング機能付き参照電位発生回路９０の構成の一例を概略的に示す図である。図２９において、チューニング機能付き参照電位発生回路９０は、固定値を生成する固定値生成回路９２と、電流モニタ回路１８Ｍの出力信号ＳＷＩ＜２：１＞およびＳＷＤ＜２：１＞に従ってチューニング信号ＴＵＮＥと固定値生成回路９２の出力値との演算を行なう演算器９４と、この演算器９４の出力値Ｙに従って抵抗分割比が調整され、レベル調整された参照電位Ｖｔｕｒを生成するチューナブル参照電位発生回路６６とを含む。

チューニング信号ＴＵＮＥは、ローカルヒューズプログラム回路１６Ｍに含まれるヒューズ素子ＦＭ０−ＦＭ＜ｎ＞の溶断／非溶断に応じて生成されるチューニング信号ＴＵＮＥ＜０＞−ＴＵＮＥ＜ｎ＞により構成される。ローカルヒューズプログラム回路１６Ｍのヒューズ素子ＦＭ＜０＞−ＦＭ＜ｎ＞は、一端が電源ノードに接続される抵抗素子ＲＭ０−ＲＭｎと接地ノードの間に接続されている、従って、ヒューズ素子ＦＭｉ（ｉ＝０−ｎ）の溶断時、対応のチューニング信号ＴＵＮＥ＜ｉ＞がＨレベルに設定される。

固定値生成回路９２は、一例として、４種類の固定値＋２、＋１、−１、および−２を生成する。固定値生成回路９２の構成としては、一例として、配線により、電源ノードまたは接地ノードに固定値出力ノードが結合され、２ビットの固定値が生成される構成が用いられればよい。また、固定値生成回路９２としては、スイッチング素子のオン／オフ状態に応じて固定値を生成する構成が用いられてもよく、また、レジスタ回路に固定値が格納される構成が用いられてもよい。

演算器（ＡＬＵ）９４は、ローカルヒューズプログラム回路１６ＭＭ（ヒューズプログラム回路１６に含まれる）からの演算活性化信号ＺＡＣＴに従って選択的に固定値とチューニング信号との加算演算を実行する。

図３０は、図２９に示す演算器９４の演算処理内容を一覧にして示す図である。図３０に示すように、ローカルヒューズプログラム回路１６ＭＭのヒューズ素子ＦＭＭの溶断時、抵抗素子ＲＭＮにより、演算活性化信号ＺＡＣＴがＨレベル（“１”）に設定されると、演算器（ＡＬＵ）９４は、演算は実行せず、ローカルヒューズプログラム回路１６Ｍからのチューニング信号ＴＵＮＥを出力値Ｙとして出力する。

演算活性化信号ＺＡＣＴがＬレベルのとき（ヒューズ素子ＦＭＭの非溶断時）においては、演算器９４は、電流モニタ回路１８Ｍの出力信号ＳＷＩ＜２：１＞およびＳＷＤ＜２：１＞に従って固定値生成回路９２の出力値とチューニング信号ＴＵＮＥに対し演算処理を行ない、変換後チューニング信号Ｙを生成する。この場合、切換信号ＳＷＩ＜２＞およびＳＷＩ＜１＞が、それぞれ、Ｈレベル（“１”）のときには、演算器９４は、このチューニング信号ＴＵＮＥに対し、＋２および＋１の加算処理を実行して、変換後チューニング信号Ｙを生成する。減分切換信号ＳＷＤ＜２＞およびＳＷＤ＜１＞が、それぞれ“１”のときには、演算器９４は、このチューニング信号ＴＵＮＥに対し−２および−１の減算操作を施して、変換後チューニング信号Ｙを生成する。

この加減算演算においては、チューニング信号ＴＵＮＥ＜ｎ：０＞を（ｎ＋１）ビットデジタル値として加減算操作を行って、出力信号Ｙを生成する。この演算後のチューニング信号Ｙに従って、チューナブル参照電位発生回路６６の出力する参照電位が、所定ステップ単位でそのレベルが上昇／低下される（図２５参照）。

電流モニタ回路１８Ｍの出力信号ＳＷＩ＜２：１＞およびＳＷＤ＜２：１＞のうちの全ての切換信号のみが“０”となる条件の時には、演算器９４は、ローカルヒューズプログラム回路１６Ｍからのチューニング信号ＴＵＮＥに０加算を行なって変換後チューニング信号Ｙを生成する（加減算操作は行わずにチューニング信号ＴＵＮＥを変換チューニング信号として出力する）。

チューナブル参照電位発生回路６６は、この変換後チューニング信号Ｙに従ってその分圧比が調整されて、マッチ線参照電圧Ｖｔｕｒを生成する。この構成の場合においても、電流モニタ回路１８Ｍに含まれるモニタ用ＭＯＳトランジスタのドレイン電流に応じて参照電圧Ｖｔｕｒのレベルが調整され、ドレイン電流（Ｉｄ）が大きいときには、この参照電圧Ｖｔｕｒのレベルが低下され、ドレイン電流が小さい場合には、この参照電圧Ｖｔｕｒの電位レベルが上昇される。これにより、ＣＡＭチップ内のＭＯＳトランジスタの仕上がり条件または動作温度に応じてマッチ線プリチャージ電位ＶＭＬのレベルを調整することができる。

［チューニング機能付き参照電位発生回路の変更例］
図３１は、図２８に示すチューニング機能付き参照電位発生回路９０の変更例の構成を概略的に示す図である。図３１において、チューニング機能付き参照電位発生回路９０は、チューナブル参照電位発生回路６６と、チューナブル参照電位発生回路６６からの参照電圧Ｖｔｕｒｆのレベルを調整してチューニング参照電圧Ｖｔｕｒを生成するレベル調整用バッファ９５を含む。

チューナブル参照電位発生回路６６は、図２５に示す構成と同様の構成を有し、その生成する参照電圧Ｖｔｕｒｆの電位レベルが、図３１には示さないローカルヒューズプログラム回路（１６Ｍ）からのチューニング信号（ＴＵＮＥ）に従って予め設定される。

レベル調整用バッファ９５は、参照電圧Ｖｔｕｒｆのレベルを、電流モニタ回路１８Ｍからの切換信号ＳＷＩ＜ｎ：０＞およびＳＷＤ＜ｎ：０＞に従って調整して、チューニング参照電圧Ｖｔｕｒを生成する。

図３２は、図３１に示すレベル調整用バッファ９５の構成の一例を示す図である。図３２において、レベル調整用バッファ９５は、電源ノードと内部ノードＮＤ５０とを接続するＰチャネルＭＯＳトランジスタＰＱＥ５０と、減分切換信号ＳＷＤ０−ＳＷＤｎに従って選択的に電源ノードと内部ノードＮＤ５０との間に電流を流すＰチャネルＭＯＳトランジスタＰＱＥ００−ＰＱＥ０ｎと、電源ノードと内部ノードＮＤ５２を接続するＰチャネルＭＯＳトランジスタＰＱＦ５０と、増分切換信号ＳＷＩ００−ＳＷＩ０ｎに従って選択的に電源ノードと内部ノードＮＤ５２の間に電流を流すＰチャネルＭＯＳトランジスタＰＰＱＦ００−ＰＱＦ０ｎおよびＰＱＦ１０−ＰＱＦ１ｎと、参照電圧Ｖｔｕｒｆをゲートに受け、内部ノードＮＤ５０とコモンソースとを接続するＮチャネルＭＯＳトランジスタＮＱＥ５０と、増分切換信号ＳＷＩ００−ＳＷＩ０ｎに従って選択的に内部ノードＮＤ５０とコモンソース間に電流を流すＮチャネルＭＯＳトランジスタＮＱＥ００−ＮＱＥ０ｎおよびＮＱＥ１０−ＮＱＥ１ｎと、チューニング参照電位Ｖｔｕｒをゲートに受け、内部ノードＮＤ５２とコモンソースノードとを接続するＮチャネルＭＯＳトランジスタＮＱＦ５０と、減分切換信号ＳＷＤ０−ＳＷＤｎに従って選択的に内部ノードＮＤ５２とコモンソース間に電流を流すＮチャネルＭＯＳトランジスタＮＱＦ００−ＮＱＦ０ｎおよびＮＱＦ１０−ＮＱＦ１ｎとを含む。

ＰチャネルＭＯＳトランジスタＰＱＥ００−ＰＱＥ０ｎは、それぞれ、ゲートにインバータＩＶＥ０−ＩＶＥｎを介して減分切換信号ＳＷＤ０−ＳＷＤｎを受ける。ＰチャネルＭＯＳトランジスタＰＱＥ１０−ＰＱＥ１ｎは、それぞれ、ＭＯＳトランジスタＰＱＥ００−ＰＱＥ０ｎと直列に接続され、かつそれぞれ、ゲートおよびドレインが相互接続される。ＰチャネルＭＯＳトランジスタＰＱＥ５０は、そのゲートおよびドレインがＭＯＳトランジスタＰＱＥ１０−ＰＱＥ１ｎゲートおよびドレインに共通に接続されてる。

ＰチャネルＭＯＳトランジスタＰＱＦ００−ＰＱＦ０ｎは、それぞれ、インバータＩＶＦ０−ＩＶＦｎを介して増分切換信号ＳＷＩ０−ＳＷＩｎをゲートに受ける。ＰチャネルＭＯＳトランジスタＰＱＦ１０−ＰＱＦ１ｎは、それぞれＭＯＳトランジスタＰＱＦ００−ＰＱＦ０ｎと直列に接続され、それぞれのゲートが、ＰチャネルＭＯＳトランジスタＰＱＦ５０およびＰチャネルＭＯＳトランジスタＰＱＥ５０のゲートに接続される。

ＮチャネルＭＯＳトランジスタＮＱＥ００−ＮＱＥ０ｎは、それぞれ、ゲートに増分切換信号ＳＷＩ０−ＳＷＩｎを受ける。ＮチャネルＭＯＳトランジスタＮＱＥ１０−ＮＱＥ１ｎは、それぞれゲートにチューナブル参照電位発生回路６６からの参照電圧Ｖｔｕｒｆを受け、内部ノードＮＤ５０からコモンソースへ選択的に電流を流す。ＮチャネルＭＯＳトランジスタＮＱＦ００−ＮＱＦ０ｎは、減分切換信号ＳＷＤ０−ＳＷＤｎをそれぞれのゲートに受る。ＮチャネルＭＯＳトランジスタＮＱＦ１０−ＮＱＦ１ｎは、それぞれ、ゲートにチューニング参照電圧Ｖｔｕｒを受け、内部出力ノードＮＤ５２からコモンソースへ選択的に電流を流す。ＮチャネルＭＯＳトランジスタＮＱＥ５０およびＮＱＦ５０は、それぞれ、ゲートに参照電位ＶｔｕｒｆおよびＶｔｕｒを受けて、内部ノードＮＤ５０およびＮＤ５２からコモンソースへ電流を流す。

レベル調整用バッファ９５において、さらに、バッファ活性化信号ＥＮＢＦに従ってバッファの動作電流を供給するＮチャネルＭＯＳトランジスタＮＱＥＦが設けられる。このバッファ活性化信号ＥＮＢＦは、図１に示す制御回路９から生成され、例えば電源投入に応じて活性化される。

図３２に示すレベル調整用バッファ９５において、バッファ活性化信号ＥＮＢＦがアサートされてバッファ９５が活性化されているときに、増分切換信号ＳＷＩ０−ＳＷＩｎが選択的にアサートされると（“１”レベルに設定されると）、ＰチャネルＭＯＳトランジスタＰＱＦ００−ＰＱＦ０ｎが選択的にオン状態となり、電源ノードから内部ノードＮＤ５２へ流れる電流量を選択的に増加させる。応じて、内部ノードＮＤ５２の電位レベルが上昇することになる。また、ＮチャネルＭＯＳトランジスタＮＱＥ００−ＮＱＥ０ｎも選択的にオン状態となり、接地ノードへ流れる電流量を増加させｔ下、内部ノードＮＤ５０の電位レベルを低下させる。これにより、内部ノードＮＤ５０の電圧をゲートに受けるＰチャネルＭＯＳトランジスタＰＱＦ５０と選択的にオン状態にあるＰチャネルＭＯＳトランジスタＰＱＦ００−ＰＱＦ０ｎの電源ノードから内部ノードＮＤ５２へ流れる電流量が増大し、さらに、内部ノードＮＤ５２の電圧レベルであるチューニング参照ｊ電圧Ｖｔｕｒのレベルが上昇する。

一方、減分切換信号ＳＷＤ０−ＳＷＤｎが選択的にアサートされると、ＰチャネルＭＯＳトランジスタＰＱＥ００−ＰＱＥ０ｎが選択的にオン状態とされ、電源ノードから内部ノードＮＤ５０へ流れる電流量が増加する。応じて、内部ノードＮＤ５０の電位レベルが上昇し、これをゲートに受けるＰチャネルＭＯＳトランジスタＰＱＦ５０を流れる電流量が減少し、内部ノードＮＤ５２の電位レベルが低下する。

また、内部ノードＮＤ５２と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタＮＱＦ００−ＮＱＦ０ｎも、減分切換信号ＳＷＤ００−ＳＷＤ０ｎに従って選択的にオン状態となり、内部ノードＮＤ５２と接地ノードとのあいだにながれるでんりゅうりょうも増加し、さらに、内部ノードＮＤ５２の電位レベルであるチューニング参照電位Ｖｔｕｒのレベルが低下する。

以上のようにして、チューニング参照電圧Ｖｔｕｒの電位レベルを、電流モニタリング回路１８Ｍの出力信号に従って調整することができ、応じてマッチ線プリチャージ電位を調整することができる。

なお、図３２においては、レベル調整用バッファ９５として、ＮチャネルＭＯＳトランジスタでチューニング参照電圧ｖｔｕｒｆをゲート入力し、ＰチャネルＭＯＳトランジスタがカレントミラー段を構成している。しかしながら、このレベル調整用バッファ９５において、ＭＯＳトランジスタのＰチャネル型またはＮチャネル型を置き換え、かつ電源ノードおよび接地ノードを置き換えることにより、ＰチャネルＭＯＳトランジスタが参照電圧Ｖｔｕｒｆをゲートに受け、ＮチャネルＭＯＳトランジスタがカレントミラー段を構成するバッファ回路を実現できる。この構成の場合においても、同様の作用により、チューニング参照電圧Ｖｔｕｒの電位レベルを調整することができる。

なお、電流モニタ回路１８Ｍにおいては、このモニタ用ＭＯＳトランジスタのドレイン電流Ｉｄに応じて切換信号ＳＷＩ０−ＳＷＩｎおよびＳＷＤ０−ＳＷＤｎを生成している。しかしながら、この場合、電流モニタ回路１８Ｍにおいて温度をモニタし、その温度条件に応じて、切換信号ＳＷＩ０−ＳＷＩｎおよびＳＷＤ０−ＳＷＤｎが生成されてもよい。

また、マッチ線プリチャージ電位を規定する参照電圧Ｖｔｕｒの電位レベルを調整することにより、マッチ線プリチャージ電位をトランジスタ特性および動作温度を含む内部環境に応じてマッチ線プリチャージ電圧ＶＭＬを調整することができる。

また、内部環境に応じて参照電位のレベルを調整することができ、チューナブル参照電位発生回路の出力電圧をトリミングするローカルヒューズプログラム回路のヒューズ素子の数を低減しても、正確に調整することができ、ヒューズプログラムが簡略化される。

［サーチ線駆動回路に対する電源回路の構成］
図３３は、図１に示すサーチ線駆動回路３に対する動作電源電圧を生成する回路の構成を概略的に示す図である。図３３において、サーチ線駆動回路の動作電源電圧は、電源回路２６内に配置される昇圧回路１００により生成される。昇圧回路１００は、サーチ線駆動回路電源電圧Ｖｂｓのレベルを検出するディテクタ１０２と、ディテクタ１０２の出力信号ＯＳＡＣＴに従って選択的に発振動作を行なうオシレータ１０４と、オシレータ１０４からの発振信号ＰＣＬＫに従ってチャージポンプ動作を行なって電源電圧Ｖｂｓを生成するチャージャポンプ１０６を含む。

ディテクタ１０２は、ディテクタイネーブル信号ＤＥＴＥＮの活性化時活性化され、チューナブル参照電位発生回路６６からのチューニング参照電位ＶＴＵと昇圧電圧（サーチ線駆動回路電源電圧）Ｖｂｓのレベルを比較し、その比較結果に応じてオシレータ活性化信号ＯＳＡＣＴをアサートする。

オシレータ１０４は、たとえばリングオシレータで構成され、ディテクタ１０２からのオシレータ活性化信号ＯＳＡＣＴの活性化時、所定の周期で発振動作を行なって、ポンプクロック信号ＰＣＬＫを生成する。

チャージャポンプ１０６は、ポンプイネーブル信号ＰＵＰＥＮの活性化時、オシレータ１０４からのポンプクロック信号ＰＣＬＫに従って容量素子のポンプ動作を行なって電源電圧ＶＤＤよりも高い昇圧電圧Ｖｂｓを生成する。ディテクタイネーブル信号ＤＥＴＥＮおよびポンプイネーブル信号ＰＵＰＥＮは、図１に示す制御回路９から発生され、ＣＡＭチップが選択状態にあり、内部動作を行なうときに活性化される。

ディテクタ１０２は、その動作電流が、電流モニタ回路１８Ｓの出力する増分および減分切換信号ＳＷＩおよびＳＷＤに従って調整される。すなわち、電流モニタ回路１８Ｓは、これまでにおいて説明した電流モニタ用ＭＯＳトランジスタを流れるドレイン電流に応じて切換信号ＳＷＩおよびＳＷＤを生成する。このモニタ用ＭＯＳトランジスタのドレイン電流Ｉｄが小さく、仕上がり条件が悪い場合または動作温度が高い場合には、ディテクタ１０２は、切換信号ＳＷＩに従って動作電流が増大され、その動作速度を仕様値に近くする（またはそれより速くする）。

一方、モニタ用トランジスタのドレイン電流が大きい場合には、減分切換信号ＳＷＤに従ってディテクタ１０２はその動作電流が低減され、消費電流を低減する。

チューナブル参照電位発生回路６６Ａは、その構成としては、図２５、図２９および図３１の構成のいずれが用いられてもよく、その生成する参照電位ＶＴＵのレベルが調整可能であればよい。この場合、チューナブル参照電位発生回路６６Ａの生成する参照電位ＶＴＵが、また電流モニタ回路（１８Ｓ）の出力信号に従って調整されてもよい。仕上がり条件が悪い場合または動作温度が高い場合には、参照電圧ＶＴＵの電位レベルを高くし、昇圧電圧Ｖｂｓのレベルを高くし、サーチ線駆動回路の動作速度を速くする（または設計値に近づける）。

図３４は、図３３に示すディテクタ１０２の構成の一例を示す図である。図３４において、ディテクタ１０２は、チューニング参照電圧ＶＴＵと昇圧電圧Ｖｂｓを比較する比較回路１１０と、比較回路１１０の出力信号をバッファ処理するトライステートインバータバッファ１１２と、トライステートインバータバッファ１１２の出力信号を反転してオシレータ活性化信号ＯＳＡＣＴを生成するインバータＩＶＧ１を含む。

インバータＩＶＧ１の入力ノードには、ＰチャネルＭＯＳトランジスタＰＱＧ４が設けられ、ディテクタ１０２がディテクタイネーブル信号ＤＥＴＥＮが“０”で非活性状態にあり、トライステートインバータバッファ１１２が出力ハイインピーダンス状態のときに、オン状態とされて、インバータＩＶＧ１の入力ノードを電源電位レベルに固定する。

比較回路１１０は、カレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＱＧ０およびＰＱＧ１と、ＰチャネルＭＯＳトランジスタＰＱＧ０およびＰＱＧ１それぞれと直列に接続されるＮチャネルＭＯＳトランジスタＮＱＧ０およびＮＱＧ１と、これらのＭＯＳトランジスタＮＱＧ０およびＮＱＧ１のソースノードと接地ノードの間に並列に接続されるＮチャネルＭＯＳトランジスタＮＱＨ０、ＮＱＨ１−ＮＱＨｎを含む。ＰチャネルＭＯＳトランジスタＰＱＧ０は、そのゲートおよびドレインが相互接続されてカレントミラー段のマスタとして機能する。

ＮチャネルＭＯＳトランジスタＮＱＧ０およびＮＱＧ１は、それぞれゲートにチューニング参照電圧ＶＴＵおよび昇圧電圧Ｖｂｓを受ける。ＮチャネルＭＯＳトランジスタＮＱＨ０は、そのゲートにディテクタイネーブル信号ＤＥＴＥＮを受ける。ＮチャネルＭＯＳトランジスタＮＱＨ１は、ＡＮＤゲートＧＧ１の出力信号をゲートに受け、ＭＯＳトランジスタＮＱＨｎは、そのゲートにＡＮＤゲートＧＧ２の出力信号を受ける。ＡＮＤゲートＧＧ１は、ディテクタイネーブル信号ＤＥＴＥＮとバッファＢＵＦＧ０を介して増分切換信号ＳＷＩとを受ける。ＡＮＤゲートＧＧ２は、インバータＩＶＧ２を通した減分切換信号ＳＷＤとディテクタイネーブル信号ＤＥＴＥＮとを受ける。ＡＮＤゲートＧＧ１−ＧＧ２は、ＮチャネルＭＯＳトランジスタＮＱＨ１−ＮＱＨｎの数に応じて適宜設けられ、その個数は、増分切換信号ＳＷＩのビット数および減分切換信号ＳＷＤのビット数に応じて適切に定められる。

トライステートインバータバッファ１１２は、比較回路１１０の出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＰＱＧ３およびＮチャネルＭＯＳトランジスタＮＱＧ２と、ＰチャネルＭＯＳトランジスタＰＱＧ３と電源ノードの間に接続されるＰチャネルＭＯＳトランジスタＰＱＧ２と、ＮチャネルＭＯＳトランジスタＮＱＧ２と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＱＧ３を含む。ＰチャネルＭＯＳトランジスタＰＱＧ２のゲートにインバータＩＶＧ０を介してディテクタイネーブル信号ＤＥＴＥＮが与えられ、ＭＯＳトランジスタＮＱＧ３のゲートにディテクタイネーブル信号ＤＥＴＥＮが与えられる。

ディテクタイネーブル信号ＤＥＴＥＮが非活性状態のＬレベルのときに、ＰチャネルＭＯＳトランジスタＰＱＧ２およびＮチャネルＭＯＳトランジスタＮＱＧ３がオフ状態となり、トライステートインバータバッファ１１２は、出力ハイインピーダンス状態となる。このときには、ＰチャネルＭＯＳトランジスタＰＱＧ４がオン状態となり、インバータＩＶＧ１の入力ノードを電源電圧レベルに維持する。この状態においては、オシレータ活性化信号ＯＳＡＣＴは、Ｌレベルに維持され、次段のオシレータ１０４の発振動作が停止される。

一方、ディテクタイネーブル信号ＤＥＴＥＮがＨレベルのときには、ＰチャネルＭＯＳトランジスタＰＱＧ４は、オフ状態であり、トライステートインバータバッファ１１２の出力信号に対して何ら影響を及ぼさない。また、ＰチャネルＭＯＳトランジスタＰＱＧ２およびＮチャネルＭＯＳトランジスタＮＱＧ３がオン状態となり、トライステートインバ−タバッファ１１２は、インバータとして動作し、比較回路１１０の出力信号を反転する。

図３４に示す比較回路１１０において、ＰチャネルＭＯＳトランジスタＰＱＧ０およびＰＱＧ１には、同じ大きさの電流が流れる（トランジスタサイズが等しい場合）。チューニング参照電圧ＶＴＵが昇圧電圧Ｖｂｓよりも高い場合には、ＮチャネルＭＯＳトランジスタＮＱＧ０を介して流れる電流量が、ＮチャネルＭＯＳトランジスタＮＱＧ１を流れる電流よりも多くなる。このＮチャネルＭＯＳトランジスタＮＱＧ０を介して流れる電流と同じ大きさの電流が、ＰチャネルＭＯＳトランジスタＰＱＧ１を介してＮチャネルＭＯＳトランジスタＮＱＧ１へ与えられ、比較回路１１０の出力信号ＤＯＵＴのレベルが上昇する。応じて、トライステートインバータバッファ１１２の出力信号がＬレベルとなり、インバータＩＶＧ１の出力信号がオシレータ活性化信号ＯＳＡＣＴがＨレベルとなり、オシレータ１０４がイネーブルされ、発振動作を継続する。

一方、昇圧電圧Ｖｂｓが、チューニング参照電圧ＶＴＵよりも高い場合には、ＮチャネルＭＯＳトランジスタＮＱＧ１を介して流れる電流量は、ＮチャネルＭＯＳトランジスタＮＱＧ０を介して流れる電流量も多くなる。この場合には、ＰチャネルＭＯＳトランジスタＰＱＧ１の電流は増加しないため、その出力信号ＤＯＵＴの電位レベルが低下する。応じてトライステートインバータバッファ１１２およびインバータＩＶＧ１から出力されるオシレータ活性化信号ＯＳＡＣＴはＬレベルとなり、オシレータ１０４の発振動作が停止される。

動作時において、増分切換信号ＳＷＩがＨレベルに設定されると、ＮチャネルＭＯＳトランジスタＮＱＨ１がオン状態となり、比較回路１１０の動作電流が増大され、比較動作が高速化される。一方、減分切換信号ＳＷＤがＨレベルに設定されると、ゲートＧＧ２の出力信号がＬレベルとなり、ＮチャネルＭＯＳトランジスタＮＱＨｎがオフ状態となり、この比較回路１１０の動作電流が低減され、消費電流が低減される。

切換信号ＳＷＤおよびＳＷＩの一方のみが用いられてもよく、また両者が用いられてもよい。仕上がり条件または動作温度に応じて異なるモニタ用トランジスタのドレイン電流に従って、比較回路１１０の動作電流を調整する。仕上がり条件の悪いまたは動作温度が高く、ＮチャネルＭＯＳトランジスタＮＱＨ０の駆動電流量が小さい場合には、ＮチャネルＭＯＳトランジスタＮＱＨ１およびＮＱＨ２をオン状態に設定し、比較回路１１０の動作電流を増大させ、高速動作させる。一方、仕上がり条件がよくまたは動作温度が低く、ＮチャネルＭＯＳトランジスタＮＱＨ０の駆動電流が仕様値（典型値）よりも大きな場合には、ＮチャネルＭＯＳトランジスタＮＱＨｎをオフ状態に設定し、その動作電流を低減し、消費電流を低減する。

なお、この図３４に示すディテクタ１０２の構成において、比較回路１１０のＭＯＳトランジスタのＰチャネル型およびＮチャネル型を切換え、電源ノードと接地ノードをまた切換えても、同様の効果を得ることができる。

以上のように、この発明の実施の形態１に従えば、内部に設けられたモニタ用ＭＯＳトランジスタを流れるドレイン電流に応じて内部で生成する電圧のレベルまたは動作電流が調整されている。これにより、製造パラメータのばらつきにより、素子特性が異なる場合および使用環境により動作温度が異なる場合においても、正確かつ高速で動作する半導体装置を実現することができる。

［実施の形態２］
図３５は、この発明の実施の形態２に従う半導体装置の要部の構成を概略的に示す図である。図３５に示す構成においては、電流モニタ回路１８の出力信号ＳＷＩおよびＳＷＤを受ける遅延回路１２０Ａおよび１２０Ｂが設けられる。この遅延回路１２０Ａおよび１２０Ｂの出力遅延切換信号ＳＷＩＤおよびＳＷＤＤが、調整対象回路１２５に与えられる。調整対象回路１２５は、参照電位Ｖｔｕｒ、ＶＴＵを生成するチューニング機能つき参照電位発生回路、マッチ線参照電位ＭＬＲＥＦを生成するローカル電源回路、マッチ線プリチャージ電圧ＶＭＬを生成するマッチ線プリチャージ電圧発生回路、サーチ線駆動回路の電源電圧Ｖｂｓを生成する電源回路、およびクロスカップル型マッチアンプのいずれかである。

遅延回路１２０Ａおよび１２０Ｂの出力する遅延切換信号ＳＷＩＤおよびＳＷＤＤに従って対象回路１２５の生成する電位レベルまたは動作電流が調整される。電流モニタ回路１８は、先の実施の形態１において説明した回路のいずれかの構成を有する。

図３５に示す構成において、遅延回路１２０Ａおよび１２０Ｂは、等価的に、ローパスフィルタとして動作する。電流モニタ回路１８は、これまでの実施の形態１において説明した電流モニタ回路の構成のいずれが用いられてもよい。

図３６は、図３５に示す遅延回路１２０Ａおよび１２０Ｂの動作を示す信号波形図である。以下、図３６を参照して、図３５に示す構成の動作について説明する。

この電流モニタ回路１８の出力する切換信号ＳＷＩおよびＳＷＤは、内部の比較回路により、検知電圧（Ｖｉｄｂ，Ｖｉｄｎ）と比較基準電位とを比較している。したがって、これらの検知電圧と比較基準電位のレベルが近い場合、切換信号ＳＷＩ／ＳＷＤが振動することが考えられる。遅延回路１２０Ａ、１２０Ｂにより、電流モニタ回路１８の出力する切換信号ＳＷＩおよびＳＷＤを遅延させて遅延切換信号ＳＷＩＤおよびＳＷＤＤを生成する。遅延回路１２０Ａおよび１２０Ｂは、遅延動作時には、内部ノードの充放電が遅くされ、ローパスフィルタとして動作し、電流モニタ回路１８の出力信号ＳＷＩおよびＳＷＤの振動成分（高周波成分）を除去して、波形整形またはノイズ成分の抑制された信号を生成する。これにより、対象回路１２５における動作を安定化させることができる。

図３７は、この図３５に示す遅延回路１２０Ａおよび１２０Ｂの構成の一例を示す図である。図３７においては、遅延回路１２０によりこれらの遅延回路１２０Ａおよび１２０Ｂのいずれかを参照する。図３７において、遅延回路１２０は、入力信号ＩＮを所定時間τ遅延する遅延段１２７と、遅延段１２７の出力信号と入力信号ＩＮを受けるＮＡＮＤ回路１３０と、ＮＡＮＤ回路１３０の出力信号を反転して出力信号ＯＵＴを生成するインバータ回路１３２を含む。入力信号ＩＮは切換信号ＳＷＩまたはＳＷＤであり、出力信号ＯＵＴは、遅延切換信号ＳＷＩＤ，ＳＷＤＤのいずれかである。

遅延段１２７は、インバータＩＶＨと容量素子ＣａおよびＣｂとで構成される単一演壇を複数含む。容量素子ＣａおよびＣｂにより、対応のインバータＩＶＨの出力信号の充放電が遅延され、インバータＩＶＨの出力信号の高周波成分が除去される。

図３８は、図３７に示す遅延回路１２０の動作を示すタイミング図である。以下、図３８を参照して、図３７に示す遅延回路１２０の動作について説明する。

遅延段１２７は、インバータＩＶＨとハイ側容量素子Ｃａおよびロー側容量素子Ｃｂによるゲート遅延および容量素子の充放電遅延により、その遅延時間が設定され、入力信号ＩＮを所定時間τだけ遅延する。この遅延動作時においては、容量素子ＣａおよびＣｂにより信号の立上りおよび立ち下がりが遅くされる。この遅延段の出力信号の論理ハイレベルおよび論理ローレベルと判定される電圧レベルへの到達が、入力信号ＩＮに対して時間τ遅れる。従って、この遅延段１２７の出力信号においては高周波成分が除去され、ノイズ成分は十分に抑制される。

ＮＡＮＤ回路１３０およびインバータ回路１３２により、ＡＮＤ回路が形成される。したがって、入力信号ＩＮと遅延段１２７の出力信号がともにＨレベル（論理ハイレベル）の間だけ、出力信号ＯＵＴがＨレベルとなる。これにより、入力信号ＩＮが振動しても、その出力信号ＯＵＴにおいてノイズ成分を除去することができ、対象回路１２５を安定に動作させることができる。この場合、入力信号ＩＮの立下りにおいてノイズ成分が存在する場合、出力信号の立下りにも同様のノイズ成分が存在する可能性が存在する。その場合、ノイズ成分がハイ／ロー判定レベルを超えない場合には、影響はない。入力信号ＩＮの立ち上がり時のノイズ成分はその振幅にかかわらず遅延段１２７により、除去することができる。

「遅延回路の変形例」
図３９は、図３５に示す遅延回路１２０Ａまたは１２０Ｂの変更例の構成を概略的に示す図である。図３９において、遅延回路１２０Ａまたは１２０Ｂを、遅延回路１２０で示す。図３９に示す遅延回路１２０は、入力信号ＩＮを受ける遅延段１２７と、遅延段１２７の出力信号と入力信号ＩＮを受けるＮＯＲ回路１３４と、ＮＯＲ回路１３４の出力信号を反転するインバータ回路１３６を含む。

遅延段１２７は、図３７に示す構成と同様、インバータＩＶＨと、ハイ側容量素子Ｃａおよびロー側容量素子Ｃｂを含む。インバータ回路１３６から出力信号ＯＵＴが生成される。入力信号ＩＮは、モニタ回路１８の出力する切換信号ＳＷＩまたはＳＷＤに対応し、出力信号ＯＵＴは、図３５に示す遅延切換信号ＳＷＩＤまたはＳＷＤＤに対応する。

図４０は、図３９に示す遅延回路１２０の動作を示すタイミング図である。以下、図４０を参照して、図３９に示す遅延回路の動作について説明する。

遅延段１２７は、入力信号ＩＮを所定時間τ遅延して出力する。この遅延動作時においては、図３７に示す構成と同様、入力信号ＩＮの遷移速度を、容量素子ＣａおよびＣｂとインバータＩＶＨのゲート容量とにより遅くして、ローパスフィルタ処理を実現する。ＮＯＲ回路１３４は、入力信号ＩＮおよび遅延段１２７の出力信号の一方がＨレベルのときにＬレベルの信号を出力し、インバータ回路１３６が、このＮＯＲ回路１３６の出力信号を反転する。したがって、出力信号ＯＵＴは、入力信号ＩＮおよび遅延段１２７の出力信号の一方がＨレベルのときにＨレベルとなる。

図３９に示す遅延回路１２０は、入力信号ＩＮの立下がりを遅延する立下がり遅延回路である。入力信号ＩＮの立下り時においてノイズ成分を除去する。立下り時において入力信号ＩＮのノイズの振幅が大きい場合においても、遅延時間τ内の振動であれば、十分にノイズ成分を除去することができる。

したがって、図３７および図３９に示す立上がり遅延回路および立下がり遅延回路を選択的に利用することにより、いずれかの遷移タイミングを変更することができる。すなわち、対象回路１２５において、調整の開始および停止のいずれを優先するかに応じて遅延回路１２０Ａおよび１２０Ｂの回路構成を利用することにより、優先される特性変化の方向を設定することができ、安定に対象回路１２５を動作させることができる。

また、遅延回路１２０Ａおよび１２０Ｂとしては、高周波ノイズ成分をフィルタ処理するローパスフィルタが利用されてもよい。

以上のように、この発明の実施の形態２に従えば、電流モニタ回路の出力信号を受ける遅延回路を通して対象回路に切換信号を伝達している。従って、電流モニタ回路のモニタ電流に対応する検知電位と比較対象電位とが近接する場合においても、安定に対象回路を動作させることができる。

［実施の形態３］
図４１は、この発明の実施の形態３に従う半導体装置の要部の構成を概略的に示す図である。この図４１に示す構成においては、対象回路１４０に与えられる切換信号ＳＷＩおよびＳＷＤの有効／無効を、ヒューズプログラム回路１６に含まれるローカルヒューズプログラム回路１６Ｌからのプログラム信号に従って設定する。すなわち、電流モニタ回路１８と対象回路１４０の間に、ゲート回路１４２ｉおよび１４２ｄが設けられる。ゲート回路１４２ｉは、電流モニタ回路１８からの増分切換信号ＳＷＩＦとローカルヒューズプログラム回路１６Ｌからの増分活性化プログラム信号ＡＣＴＩとを受け、増分切換信号ＳＷＩを生成して対象回路１４０へ与える。ゲート回路１４２ｄは、電流モニタ回路１８からの減分切換信号ＳＷＤＦとローカルヒューズプログラム回路１６Ｌからの減分活性化プログラム信号ＡＣＴＤとを受け、減分切換信号ＳＷＤを生成して対象回路１４０へ与える。

電流モニタ回路１８は、先の実施の形態１において説明した構成を有し、内部に含まれるモニタ用トランジスタを流れるドレイン電流に応じて切換信号ＳＷＩＦおよびＳＷＤＦを生成する。

ローカルヒューズプログラム回路１６Ｌは、それぞれ抵抗素子ＲＬＩおよびＲＬＤと設置ノードの間に接続されるヒューズ素子ＦＺＩおよびＦＺＤの溶断／非溶断により、活性化プログラム信号ＡＣＴＩおよびＡＣＴＤの状態をプログラムする。増分活性化プログラム信号ＡＣＴＩが非活性状態のとき（Ｌレベルのとき）、すなわちヒューズ素子ＦＺＩの非溶断時においては、ゲート回路１２０ｉは切換信号ＳＷＩを非活性状態のＬレベルに維持し、対象回路１４０における電流／電位増分制御動作を停止させる。ヒューズ素子ＦＺＩの溶断時、増分活性化プログラム信号ＡＣＴＩが抵抗素子ＲＬＩによりＨレベルとなり、ゲート回路１４２ｉは、電流モニタ回路１８からの増分切換信号ＳＷＩＦに従って切換信号ＳＷＩを生成して対象回路１４０へ与える。

ゲート回路１４２ｄは、ヒューズ素子ＦＺＬが非溶断状態であり、減分活性化プログラム信号ＡＣＴＤがＬレベルのときに、対象回路１４０へ与えられる減分切換信号ＳＷＤをＬレベルに維持する。この場合、対象回路１４０においては、電位／電流の減分調整動作は停止される。ヒューズ素子ＦＺＩの溶断時、増分活性化プログラム信号ＡＣＴＤが抵抗素子ＲＬＤによりＨレベルとなり、ゲート回路１４２ｄは、電流モニタ回路１８からの増分切換信号ＳＷＤＦに従って切換信号ＳＷＤを生成して対象回路１４０へ与える。

対象回路１４０は、これまでに説明した、マッチ線参照電位ＭＬＲＥＦを生成する回路、またはマッチ線プリチャージ電圧ＶＭＬを生成する回路、マッチ線プリチャージ電位参照電圧Ｖｔｕｒを生成するチューニング機能付き参照電位発生回路、クロスカップル型マッチアンプ、サーチ線電源電圧Ｖｂｓを生成する回路のいずれであってもよい。切換信号ＳＷＩおよびＳＷＤにより生成する電圧のレベルまたは動作電流が調整される回路であればよい。

ヒューズプログラム回路１６におけるローカルヒューズプログラム回路１６Ｌにおいて、抵抗素子ＲＬＩおよびＲＬＤとヒューズ素子ＦＺＩおよびＦＺＤのプログラム（溶断／非溶断）を、製造工程終了後のテスト工程時において実行する。すなわち、通常のヒューズプログラム回路１６に含まれるヒューズ素子のプログラムで、十分に動作特性を保証できない場合、ヒューズ素子ＦＺＩおよびＦＺＬを溶断し、切換信号ＳＷＩおよびＳＷＤを、電流モニタ回路１８の出力する切換信号ＳＷＩＦおよびＳＷＤＦに従って調整する。これにより、ＭＯＳトランジスタの仕上がり条件が、定型条件（設計値）よりも大きくずれている場合および動作温度が規定値よりも変動する場合においても、正確に動作特性を保証することができ、製品歩留まりを改善することができる。

この切換信号の調整については、増分切換信号ＳＷＩおよび減分切換信号ＳＷＤそれぞれに対して行なわれてもよい。また、複数の切換信号ＳＷＩ＜ｎ：０＞およびＳＷＤ＜ｎ：０＞が存在する場合、切換信号の各ビットＳＷＩ＜ｉ＞およびＳＷＤ＜ｉ＞に対し個々に、活性化プログラム信号ＡＣＴＩ＜ｉ＞およびＡＣＴ＜ｉ＞が生成されて、個々に、切換信号の有効／無効がプログラムされてもよい。

［変更例］
図４２は、この発明の実施の形態３に従う半導体装置の要部の変更例の構成を概略的に示す図である。この図４２１に示す構成においては、図３１に示すレベル調整用バッファ９５に相当するレベル調整用バッファ１４５に対し、ゲート回路１４２ｉおよび１４２ｄからの切換信号ＳＷＩおよびＳＷＤが与えられる。

レベル調整用バッファ１４５は、図３１に示すチューナブル参照電位発生回路６６からのチューニング参照電位Ｖｒｅｆのレベルを調整して、レベル調整後参照電位ＶＲＥＦを生成して対象回路１４８へ与える。この対象回路１４８は、マッチ線参照電位ＶＭＬを生成する回路およびサーチ線駆動回路の電源電圧Ｖｂｓを生成する回路に相当し、生成する出力電圧ＶＯＵＴの電位レベルが、参照電位Ｖｒｅｆに応じて設定される。

ゲート回路１４２ｉおよび１４２ｄへは、図４１に示す構成と同様、ヒューズプログラム回路１６に含まれるローカルヒューズプログラム回路１６Ｌからの活性化プログラム信号ＡＣＴＩおよびＡＣＴＤがそれぞれ与えられる。この図４１に示す構成においては、電流モニタ回路１８からの切換信号ＳＷＩＦおよびＳＷＤＦ＜ｉ＞それぞれについて、切換信号ＳＷＩ＜ｉ＞およびＳＷＤ＜ｉ＞を生成し、各切換制御単位でその活性／非活性がヒューズ素子ＦＺＩおよびＦＺＤの溶断／非溶断に応じて設定される。この場合、図４１に示す構成と同様、活性化プログラム信号ＡＣＴＩ＜ｉ＞は、切換信号ＳＷＩ＜ｎ：０＞に対し共通に生成され、また、切換信号ＳＷＤ＜ｎ：０＞に共通に、活性化プログラム信号ＡＣＴＤが生成されてもよい。

この図４２に示す構成においても、ＭＯＳトランジスタの仕上がり条件に応じてローカルヒューズプログラム回路１６Ｌのプログラムにより選択的に、このレベル調整動作を有効状態に設定することができ、製品歩留まりが改善される。

［変更例２］
図４３は、この発明の実施の形態３に従う半導体装置の要部の変更例２の構成を概略的に示す図である。図４２に示す構成においては、活性化プログラム信号ＡＣＴＩおよびＡＣＴＤが、パッドＰＤＩおよびＰＤＤの電位を配線プログラム回路１５０ｉおよび１５０ｄにより電源電圧ＶＤＤまたは接地電位に固定される。配線プログラム回路１５０ｉおよび１５０ｄは、ボンディングワイヤで通常構成される。テスト工程後、ＭＯＳトランジスタの仕上がり具合に応じて、レベル調整機能の有効／無効をワイヤの接続により決定する。

この構成においては、パッドＰＤＩおよびＰＤＤは、信号数および／または機能に応じて、複数配置されてもよく、特にパッド数は限定されない。

この図４２に示す構成は、図４１または図４２に示す構成のローカルヒューズプログラム回路１６Ｌの代わりに利用される。

［変更例３］
図４４は、この発明の実施の形態３に従う半導体装置の要部の変更例３の構成を概略的に示す図である。この図４４に示す構成においては、レジスタファイル１５５に含まれるレジスタ回路１５７ｉおよび１５７ｄに、活性化プログラム信号ＡＣＴＩおよびＡＣＴＤが格納されて生成される。これらのレジスタ回路１５７ｉおよび１５７ｄに対しては、図１に示す制御回路９の制御の下に、外部からのデータＤＩＮａおよびＤＩＮｂが格納され、活性化プログラム信号ＡＣＴＩおよびＡＣＴＤの状態（論理値）が設定される。

この図４４に示すレジスタファイル１５５において、外部からアクセス可能なレジスタ回路１５７ｉおよび１５７ｄに格納されるデータに応じて活性化プログラム信号ＡＣＴＩおよびＡＣＴＤの状態を設定する。回路動作解析などにおいて、外部から選択的にレベル調整動作を有効状態に設定することができる。

なお、この図４４に示す構成において、レジスタ回路１５７ｉおよび１５７ｄは、電流モニタ回路（図４１参照）の出力する切換信号ＳＷＩＦ＜ｉ＞およびＳＷＤＦ＜ｉ＞それぞれに対応して設けられてもよく、また、共通に増分切換制御および／または減分切換制御を実行するように減分切換制御用および増分切換制御用に対してそれぞれ設けられてもよい。

以上のように、この発明の実施の形態３に従えば、ＭＯＳトランジスタの仕上がり具合または動作温度に応じた調整動作を選択的に有効状態に設定している。これにより、調整動作について、必要とされる半導体装置（チップ）に対してのみレベル調整動作を有効とすることができ、ワースト条件の半導体チップの救済を行なうことができる。また、各半導体チップにおけるトランジスタの動作特性のばらつきの場合に応じて動作条件を設定でき、信頼性を改善することができる。

この発明に関する半導体装置は、高速動作して内部で内部電圧を生成する回路を含む半導体装置に摘要することにより、高速かつ低消費電力動作を実現することができる。この発明は、マッチ線低電位プリチャージ型ＣＡＭ、ＤＲＡＭ、フラッシュメモリ、１Ｔ−ＳＲＡＭ（１トランジスタ／１キャパシタ型ＳＲＡＭ）、ツインセルＲＡＭ（１ビットデータを２つのＤＲＡＭセルで記憶するＤＲＡＭ）、リード／ライトアシスト機能付きＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）などの半導体メモリ装置に適用することができる。

なお、電流モニタ回路における温度検知機能は、回路単体として、温度センサとして利用されてもよい。この場合、温度センサとして簡易な回路構成の小占有面積の温度センサを実現することができる。

１ ＣＡＭチップ、２ メモリアレイ、ＥＲＹ エントリ、３ サーチ線駆動回路、６ マッチアンプ回路、１２ 電源回路、１６ ヒューズプログラマブル回路、１８ 電流モニタ回路、ＭＡＰ０−ＭＡＰｎ マッチアンプ、２２ マッチ線電位判定回路、２４ ＭＬプリチャージ電圧発生回路、２６ ＳＬ電源電圧発生回路、３０ Ｉｄ検知回路、３２ Ｉｄ判定回路、３５ ローカル電源回路、ＮＴ３０，ＰＴ３１ モニタ用ＭＯＳトランジスタ、５５ 定電流回路、５８ チューナブル可変抵抗素子、５０ａ，５０ｂ，５０Ａ０−５０Ａｍ，５０Ｂ０−５０Ｂｍ，５０Ｃ０−５０Ｃｍ，５０Ｄ０−５０Ｄｍ，５０Ｅ０−５０Ｅ３ 比較回路、１６Ｍ ローカルヒューズプログラム回路、６６ チューナブル参照電位発生回路、６８ マッチ線基準電位発生回路、７０ 誤差増幅器、８２ ＰＭＯＳドライバ型ＶＤＣ、９０ チューニング機能付き参照電位発生回路、１８Ｍ 電流モニタ回路、９２ 固定値生成回路、９４ 演算器（ＡＬＵ）、１６ＭＭ ローカルヒューズプログラム回路、９５ レベル調整用バッファ、１００ ポンプ電源回路、１０２ ディテクタ、１０４ オシレータ、１０６ チャージポンプ、６６Ａ チューナブル参照電位発生回路、１８Ｓ 電流モニタ回路、１１０ 比較回路、１１２ トライステートインバータバッファ、１２０，１２０Ａ，１２０Ｂ 遅延回路、１２５ 対象回路、１４０ 対象回路、１６Ｌ ローカルヒューズプログラム回路、１４５ レベル調整用バッファ、１４８ 対象回路、１５０ｉ，１５０ｄ 配線プログラム回路、ＰＤＩ，ＰＤＤ パッド、１５５ レジスタファイル、１５７ｉ，１５７ｄ レジスタ回路。

Claims (13)

1. 各々が行方向に配列される連想メモリセルを含み、参照データを格納する複数のエントリを有するメモリアレイ、
   各エントリに対応して配置され、各々が対応のエントリの連想メモリセルに結合されるともに所定のプリチャージ電圧にプリチャージされ、各々が対応のエントリの参照データと与えられた検索データとの一致／不一致に応じた電圧を伝達する複数のマッチ線、
   各エントリに対応して配置され、各々が対応のエントリのマッチ線の電圧を参照電圧と比較し、該比較結果に応じた信号を出力する複数のマッチアンプ、
   前記メモリアレイと同一半導体基板に形成されるモニタ用トランジスタを含み、前記モニタ用トランジスタを流れる電流に応じた信号を生成する電流モニタ回路、および
   前記電流モニタ回路の出力信号に従って発生電圧のレベルを調整して、前記プリチャージ電圧および前記参照電圧のうちの少なくとも１つの電圧を発生する電源回路を備える、半導体装置。
2. 前記電源回路は前記プリチャージ電圧を発生し、
   前記電源回路は、前記モニタ用トランジスタを流れる電流の減少に応じて前記プリチャージ電圧を上昇させる、請求項１記載の半導体装置。
3. 前記電源回路は、前記参照電圧を生成し、
   前記電源回路は、前記モニタ用トランジスタを流れる電流の減少に応じて前記参照電圧を上昇させる、請求項１記載の半導体装置。
4. 前記半導体装置は、前記複数のエントリに共通に設けられ、装置外部からの外部検索データに従って前記検索データを生成して前記複数のエントリに伝達するサーチ線駆動回路をさらに備え、
   前記電源回路は、前記サーチ線駆動回路に対する動作電源電圧を発生するサーチ線電源電圧発生回路を含み、
   前記サーチ線電源電圧発生回路は、
   前記電流モニタ回路の出力信号に従って動作電流が調整され、前記サーチ線電源電圧が所定のレベルであるかを判定するレベル検出回路と、
   前記レベル検出回路の出力信号に従って選択的に前記サーチ線電源電圧を生成する回路とを備える、請求項１記載の半導体装置。
5. 前記半導体装置は、外部からの外部検索データに従って前記検索データを生成して前記複数のエントリに伝達するサーチ線駆動回路をさらに備え、
   前記電源回路は、前記サーチ線駆動回路の電源電圧を生成するサーチ線電源電圧生成回路をさらに備え、
   前記電源回路は、
   レベルが調整可能な基準電圧を発生するチューニング機能付基準電圧発生回路と、
   前記チューニング機能付参照電圧発生回路からの出力電圧に従って前記プリチャージ電圧および前記サーチ線駆動回路の電源電圧のいずれかを生成する電圧発生回路を備え、
   前記電圧発生回路は、前記電流モニタ回路の出力信号に従って動作電流および出力電圧レベルの少なくとも一方を調整する、請求項１記載の半導体装置。
6. 前記半導体装置は、
   外部からの外部検索データに従って前記検索データを生成して前記複数のエントリに伝達するサーチ線駆動回路と、
   チューニング情報を固定的に生成するローカルヒューズプログラム回路をさらに備え、
   前記電源回路は、前記サーチ線駆動回路の電源電圧を生成するサーチ線電源電圧生成回路をさらに備え、
   前記電源回路は、
   レベルが調整可能な基準電圧を発生するチューニング機能付基準電圧発生回路と、
   前記チューニング機能付参照電圧発生回路からの出力電圧に従って前記プリチャージ電圧および前記サーチ線駆動回路の電源電圧のいずれかを生成する電圧発生回路を備え、
   前記チューニング機能付参照電圧発生回路は、
   前記電流モニタ回路の出力信号に従って前記チューニング情報を選択的に更新して調整チューニング信号を生成する演算器と、
   前記演算器の出力する調整チューニング信号に従って前記基準電圧を生成するチューナブル参照電圧発生回路とを備える、請求項１記載の半導体装置。
7. 前記半導体装置は、
   外部からの外部検索データに従って前記検索データを生成して前記複数のエントリに伝達するサーチ線駆動回路と、
   チューニング情報を固定的に生成するローカルヒューズプログラム回路をさらに備え、
   前記電源回路は、前記サーチ線駆動回路の電源電圧を生成するサーチ線電源電圧生成回路をさらに備え、
   前記電源回路は、
   レベルが調整可能な基準電圧を発生するチューニング機能付基準電圧発生回路と、
   前記チューニング機能付参照電圧発生回路からの出力電圧に従って前記プリチャージ電圧および前記サーチ線駆動回路の電源電圧のいずれかを生成する電圧発生回路を備え、
   前記チューニング機能付参照電圧発生回路は、
   レベルが調整可能な比較参照電圧を生成するチューナブル参照電圧発生回路と、
   前記電流モニタ回路の出力信号に従って前記比較参照電圧のレベルを調整して前記基準電圧を生成するレベル調整バッファとを備える、請求項１記載の半導体装置。
8. 各々が行方向に配列される連想メモリセルを含み、参照データを格納する複数のエントリを有するメモリアレイ、
   各エントリに対応して配置され、各々が対応のエントリの列メモリセルに結合されるとともにプリチャージ電圧にプリチャージされ、各々が対応のエントリの参照データと与えられた検索データとの一致／不一致に応じた電圧を伝達する複数のマッチ線、
   各エントリに対応して配置され、各々が対応のエントリのマッチ線の電圧をマッチ線参照電圧と比較し、該比較結果に応じた信号を出力する複数のマッチアンプ、
   前記メモリアレイと同一半導体基板上に形成されるモニタ用トランジスタを含み、前記モニタ用トランジスタを流れる電流に応じた信号を生成する電流モニタ回路、および
   前記電流モニタ回路の出力信号に従って動作電流量が調整され、前記プリチャージ電圧および前記サーチ線駆動回路の電源電圧のうちの少なくとも１つの電圧を発生する電源回路を備える、半導体装置。
9. 前記電源回路は、
   基準電圧を発生する基準電圧発生回路と、
   ポンプ動作により前記サーチ線駆動回路の電源電圧を発生するチャージポンプ回路と、
   前記モニタ用トランジスタを流れる電流量に応じて前記電圧レベル検出回路の動作電流が調整され、前記チャージポンプ回路の出力電圧のレベルを前記基準電圧と比較し、該比較結果に応じた信号を出力する電圧レベル検出回路と、
   前記電圧レベル検出回路の出力信号に応じて前記チャージポンプ回路のポンプ動作を制御するポンプ制御回路とを備える、請求項８記載の半導体装置。
10. 前記電源回路は、
    出力電圧のレベルが調整可能であり比較基準電圧を生成するチューナブル基準電圧発生回路と、
    前記電流モニタ回路の出力信号に従って動作電流が調整され、前記比較基準電圧に従って前記プリチャージ電圧を発生する電圧発生回路を備える、請求項８記載の半導体装置。
11. 前記電源回路は、
    前記モニタ用トランジスタと直列に接続され、抵抗値が調整可能なチューナブル抵抗素子をさらに備え、前記チューナブル抵抗素子により前記モニタ用トランジスタを流れる電流に応じた検知信号が生成される、請求項１または８記載の半導体装置。
12. 前記電源回路の調整機能の有効／無効を指定するデータを保持するプログラム回路と、
    前記プログラム回路の格納するデータに従って前記電流モニタ回路の出力信号を固定論理レベルに設定して前記電源回路の調整動作を停止させる調整制御ゲートをさらに備える、請求項１または８記載の半導体装置。
13. 前記電流モニタ回路の出力信号の遷移を遅延して前記電源回路へ伝達する遅延回路をさらに備える、請求項１または８記載の半導体装置。

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