JP3140623B2

JP3140623B2 - 発振回路装置

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Publication number: JP3140623B2
Application number: JP05320300A
Authority: JP
Inventors: 輝彦斉藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-12-20
Filing date: 1993-12-20
Publication date: 2001-03-05
Anticipated expiration: 2016-03-05
Also published as: US5550517A; JPH07176999A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路に内
蔵されてクロック信号等の所定の周波数の信号を生成す
るための発振回路装置に関するものである。

【０００２】近年、携帯用電子機器に搭載される半導体
集積回路では、電源電圧の低電圧化及び低消費電力化が
進んでいる。このような半導体集積回路に内蔵される発
振回路装置では、低電圧でも安定した周波数で発振し、
かつ低消費電力で動作することが必要となっている。

【０００３】

【従来の技術】発振回路装置の第一の従来例を図８に従
って説明する。出力端子Ｔo から出力される発振出力信
号Ｖout はインバータ回路１ａの入力端子に入力され、
同インバータ回路１ａの出力信号ＳＧ１はインバータ回
路１ｂの入力端子に入力される。

【０００４】インバータ回路１ａは、入力レベルが上昇
する場合と、下降する場合とで、しきい値が異なるよう
なヒステリシスを有するヒステリシスインバータ回路で
構成される。

【０００５】なお、入力信号の電位が上昇する場合のし
きい値を上昇側しきい値ＶIH、下降する場合のしきい値
を下降側しきい値ＶILとする。前記インバータ回路１ｂ
の出力信号ＳＧ２はＮＯＲ回路２ａの一方の入力端子に
入力され、同ＮＯＲ回路２ａの出力信号ＳＧ３は容量Ｃ
１を介してインバータ回路１ｃの入力端子に入力信号Ｓ
Ｇ４として入力される。また、インバータ回路１ｃの入
力端子には抵抗Ｒ１を介して電源Ｖccが供給されてい
る。従って、抵抗Ｒ１と容量Ｃ１とにより微分回路が構
成される。

【０００６】前記インバータ回路１ｃの出力信号ＳＧ５
は、前記ＮＯＲ回路２ａの他方の入力端子と、インバー
タ回路１ｄの入力端子に入力され、同インバータ回路１
ｄの出力信号ＳＧ６はＮＡＮＤ回路３ａの一方の入力端
子に入力される。

【０００７】前記ＮＡＮＤ回路３ａの他方の入力端子に
は、発振開始信号ＳＴが入力される。前記ＮＡＮＤ回路
３ａの出力信号ＳＧ７は、ＰチャネルＭＯＳトランジス
タＴr1及びＮチャネルＭＯＳトランジスタＴr2のゲート
に入力される。前記トランジスタＴr1のソースは電源Ｖ
ccに接続され、ドレインは抵抗Ｒ２を介して前記出力端
子Ｔo に接続されている。

【０００８】前記トランジスタＴr2のドレインは出力端
子Ｔo に接続され、ソースはグランドＧＮＤに接続され
る。また、前記出力端子Ｔo は容量Ｃ２を介してグラン
ドＧＮＤに接続されている。

【０００９】このように構成された発振回路装置の動作
を図９に従って説明する。この発振回路装置に電源Ｖcc
が供給され、発振開始信号ＳＴがＬレベルに維持されて
いる状態では、ＮＡＮＤ回路３ａの出力信号ＳＧ７はＨ
レベルとなり、トランジスタＴr2がオンされて、発振出
力信号Ｖout はＬレベルとなる。

【００１０】このとき、インバータ回路１ｃの入力信号
ＳＧ４はＨレベルとなり、インバータ回路１ｃの出力信
号ＳＧ５はＬレベルとなる。また、インバータ回路１ｂ
の出力信号ＳＧ２はＬレベルとなるため、ＮＯＲ回路２
ａの出力信号ＳＧ３はＨレベルとなる。従って、容量Ｃ
２の両端子はともにＨレベルとなる。

【００１１】このような状態から、発振開始信号ＳＴを
Ｈレベルとすると、ＮＡＮＤ回路３ａの出力信号ＳＧ７
がＬレベルとなり、トランジスタＴr2がオフされるとと
もに、トランジスタＴr1がオンされる。すると、抵抗Ｒ
２を介して容量Ｃ２が充電され、図９に示すように発振
出力信号Ｖout の電位が抵抗Ｒ２と容量Ｃ２との時定数
に基づいて上昇する。

【００１２】発振出力信号Ｖout の電位がインバータ回
路１ａの上昇側しきい値ＶIHを越えると、インバータ回
路１ａの出力信号ＳＧ１がＬレベルとなり、インバータ
回路１ｂの出力信号ＳＧ２がＨレベルとなる。

【００１３】すると、ＮＯＲ回路２ａの出力信号ＳＧ３
はＬレベルとなり、インバータ回路１ｃの入力信号ＳＧ
４がＬレベルとなる。インバータ回路１ｃの入力信号Ｓ
Ｇ４が同インバータ回路１ｃのしきい値ＶIHより低い状
態では、同インバータ回路１ｃの出力信号ＳＧ５はＨレ
ベルとなり、インバータ回路１ｄの出力信号ＳＧ６はＬ
レベルとなり、ＮＡＮＤ回路３ａの出力信号ＳＧ７はＨ
レベルとなる。

【００１４】すると、トランジスタＴr1がオフされると
ともに、トランジスタＴr2がオンされて、容量Ｃ２の充
電電荷が同トランジスタＴr2を介してグランドＧＮＤに
放電されることにより、発振出力信号Ｖout の電位が低
下する。

【００１５】また、ＮＯＲ回路２ａの出力信号ＳＧ３が
Ｌレベルとなると、容量Ｃ１には電源Ｖccから抵抗Ｒ１
を介して充電電流が流れ、インバータ回路１ｃの入力信
号ＳＧ４の電位は容量Ｃ１と抵抗Ｒ１との時定数に基づ
いて上昇する。

【００１６】インバータ回路１ｃの入力信号ＳＧ４の電
位が上昇して、同インバータ回路１ｃのしきい値ＶIHを
越えると、同インバータ回路１ｃの出力信号ＳＧ５はＬ
レベルとなり、インバータ回路１ｄの出力信号ＳＧ６は
Ｈレベルとなり、ＮＡＮＤ回路３ａの出力信号ＳＧ７は
Ｌレベルとなる。

【００１７】すると、トランジスタＴr2がオフされると
ともに、トランジスタＴr1がオンされて、ほぼグランド
ＧＮＤレベルまで低下していた出力信号Ｖout の電位が
上昇し始める。

【００１８】また、発振出力信号Ｖout の電位が下降し
ているとき、同発振出力信号Ｖoutの電位がインバータ
回路１ａの下降側しきい値ＶILより低下すると、同イン
バータ回路１ａの出力信号ＳＧ１がＨレベルとなり、イ
ンバータ回路１ｂの出力信号ＳＧ２がＬレベルとなる
が、ＮＯＲ回路２ａの出力信号ＳＧ３はインバータ回路
１ｃの出力信号がＬレベルとなるまでは、Ｈレベルに維
持される。

【００１９】トランジスタＴr2をオンさせる時間は、抵
抗Ｒ１と容量Ｃ１とで構成される微分回路により設定さ
れる。そして、発振出力信号Ｖout がインバータ回路１
ａの下降側しきい値ＶILより低下しても、トランジスタ
Ｔr2がオン状態に維持され、発振出力信号Ｖout がほぼ
グランドＧＮＤレベルまで低下した時点で、発振出力信
号Ｖout の電位が上昇に転ずるように、前記微分回路の
時定数が設定されている。

【００２０】このような動作により、上記発振回路装置
は抵抗Ｒ１と容量Ｃ１とで設定される時定数及び抵抗Ｒ
２と容量Ｃ２とで設定される時定数とに基づく発振周波
数で発振する。

【００２１】発振回路装置の第二の従来例を図１０に従
って説明する。奇数段のインバータ回路１ｅ〜１ｇは直
列に接続され、同インバータ回路１ｇの出力端子は抵抗
Ｒ３を介してインバータ回路１ｅの入力端子に接続さ
れ、インバータ回路１ｅ〜１ｇと抵抗Ｒ３とによる閉ル
ープが構成される。

【００２２】前記インバータ回路１ｅの入力端子は容量
Ｃ３を介してグランドＧＮＤに接続されている。また、
前記インバータ回路１ｅは前記第一の従来例と同様なヒ
ステリシスインバータ回路で構成される。

【００２３】このような構成の発振回路装置では、イン
バータ回路１ｇの出力信号は抵抗Ｒ３と容量Ｃ３とから
なる積分回路の時定数により遅延されて、インバータ回
路１ｅの入力端子に入力され、容量Ｃ３の充電電位がヒ
ステリシスインバータ回路１ｅで判定される。従って、
この時定数に基づく発振周波数で発振し、その振幅はイ
ンバータ回路１ｅの上昇側しきい値ＶIHと下降側しきい
値ＶILとの電圧範囲となる。

【００２４】発振回路装置の第三の従来例を図１１に従
って説明する。奇数段のインバータ回路１ｈ〜１ｊは直
列に接続され、同インバータ回路１ｊの出力端子は抵抗
Ｒ４を介してインバータ回路１ｈの入力端子に接続さ
れ、インバータ回路１ｈ〜１ｊと抵抗Ｒ４とによる閉ル
ープが構成される。

【００２５】また、インバータ回路１ｉの出力端子は容
量Ｃ４を介してインバータ回路１ｈの入力端子に接続さ
れている。このような構成の発振回路装置では、抵抗Ｒ
４と容量Ｃ４とによる時定数回路の時定数に基づいて発
振する。

【００２６】

【発明が解決しようとする課題】前記第一の従来例で
は、発振開始信号ＳＴがＬレベルからＨレベルに立ち上
がると、発振動作を開始する。すなわち、発振動作を開
始させるためには、電源Ｖccを供給し、かつＬレベルか
らＨレベルに立ち上がる発振開始信号ＳＴをＮＡＮＤ回
路３ａに供給する必要がある。従って、発振開始信号Ｓ
Ｔを供給するための回路が別個に必要となる。

【００２７】また、電源Ｖccの電圧が低下すると、ＮＯ
Ｒ回路２ａの負荷駆動能力が低下し、同ＮＯＲ回路２ａ
がＬレベルの出力信号ＳＧ３を出力しても、インバータ
回路１ｃの入力信号ＳＧ４がグランドＧＮＤレベルまで
下がらなくなる。

【００２８】すると、ＮＯＲ回路２ａがＬレベルの出力
信号ＳＧ３を出力してから、インバータ回路１ｃの入力
信号ＳＧ４が同インバータ回路１ｃのしきい値を越える
までの時間、すなわちインバータ回路１ｃが出力するＨ
レベルの出力信号ＳＧ５のパルス幅が短縮されてしま
う。

【００２９】すると、トランジスタＴr2がオンされる時
間が短縮されて、容量Ｃ２に充電された電荷を充分に放
電させることができなくなる。そして、発振出力信号Ｖ
outがグランドＧＮＤレベルまで下がらなくなると、同
発振出力信号Ｖout の振幅が縮小される。また、電源Ｖ
ccが低下して、トランジスタＴr2のオン時間がさらに短
縮されると、発振出力信号Ｖout がインバータ回路１ａ
の下降側しきい値ＶILより低いレベルまで下がらなくな
り、発振開始信号ＳＴを供給しても、発振が起きなくな
ることがある。

【００３０】図１２は第一の従来例において、電源Ｖcc
の電圧を変化させた場合の発振出力信号Ｖout の周波数
変化率を示す。なお、抵抗Ｒ２は１３５ｋΩ、容量Ｃ２
は８１５ｐＦに設定され、この容量値は電源Ｖccが１．
５Ｖのとき、発振出力信号Ｖout の周波数が８ｋHzとな
る値である。

【００３１】同図に示すように、上記第一の従来例では
電源Ｖccが１．３Ｖ以下になると、発振が起きない状態
となった。また、抵抗Ｒ１と容量Ｃ１とにより設定され
る時定数は、発振出力信号Ｖoutがインバータ回路１ａ
の上昇側しきい値ＶIHに達した時点から、発振出力信号
Ｖout がグランドＧＮＤレベルまで低下するまでの時間
を確保する必要があるので、抵抗Ｒ１及び容量Ｃ１の値
を大きくする必要がある。

【００３２】また、ＮＯＲ回路２ａの負荷駆動能力が低
下した状態でも、容量Ｃ２に充電された電荷を確実に放
電させるために、容量Ｃ１と抵抗Ｒ１の値を大きくし
て、充分な時定数を確保する必要がある。

【００３３】しかし、半導体基板上に形成される容量Ｃ
１の容量値と、抵抗Ｒ１の抵抗値を大きくすることは、
それらの面積が増大して集積度が低下するという問題点
がある。

【００３４】また、発振出力信号Ｖout の振幅が縮小さ
れると、製造プロセスのばらつきによるインバータ回路
１ａの上昇側しきい値ＶIH及び下降側しきい値ＶILの変
動が、発振出力信号Ｖout の周波数に影響を及ぼす。

【００３５】また、発振出力信号Ｖout の振幅が縮小さ
れると、インバータ回路１ａの動作遅延時間が発振出力
信号Ｖout の周波数に影響を及ぼす。そこで、インバー
タ回路１ａを構成するトランジスタのゲート幅と、ゲー
ト長との比を大きくして同トランジスタのディメンジョ
ンを充分に確保して、動作遅延時間を短縮すれば、イン
バータ回路１ａの動作遅延時間に基づく周波数の変化を
抑制することができる。

【００３６】ところが、インバータ回路１ａに入力され
る発振出力信号Ｖout の立ち上がり速度は遅いので、同
インバータ回路１ａを構成するトランジスタのディメン
ジョンを大きくすると、同インバータ回路１ａに流れる
貫通電流が多くなり、消費電力が増大するという問題点
がある。

【００３７】前記第二の従来例では、発振出力信号Ｖou
t の振幅がインバータ回路１ｅの上昇側しきい値ＶIHと
下降側しきい値ＶILとの電圧範囲となって、第一の従来
例に比して狭くなる。

【００３８】従って、発振出力信号Ｖout の周波数を正
確に設定するためには、インバータ回路１ｅの上昇側し
きい値ＶIHと、下降側しきい値ＶILとを正確に設定する
必要がある。

【００３９】ところが、インバータ回路１ｅのしきい値
ＶIH，ＶILは、製造プロセスでのばらつきにより変動す
るため、発振出力信号Ｖout の周波数を正確に設定する
ことは困難であった。

【００４０】図１３は第二の従来例において、電源Ｖcc
の電圧を変化させた場合の発振出力信号Ｖout の周波数
変化率を示す。なお、抵抗Ｒ３は１３５ｋΩ、容量Ｃ３
は２２１２ｐＦに設定され、この容量値は電源Ｖccが
１．５Ｖのとき、発振周波数が８ｋHzとなる値である。

【００４１】同図に示すように、上記第二の従来例では
電源Ｖccの変化により発振周波数が大きく変動してい
る。前記第三の従来例では、インバータ回路１ｉの出力
信号がＨレベルからＬレベルとなると、インバータ回路
１ｈの入力電位はグランドＧＮＤレベルより低くなる。
また、インバータ回路１ｉの出力信号がＬレベルからＨ
レベルとなると、インバータ回路１ｈの入力電位は電源
Ｖccレベルより高くなる。

【００４２】このため、インバータ回路１ｈの入力端子
には保護ダイオード（図示しない）が接続され、これら
の高電位及び低電位から同インバータ回路１ｈが保護さ
れている。

【００４３】ところが、インバータ回路１ｈの入力端子
に保護ダイオードを接続したことにより、容量Ｃ４の充
電電荷が同保護ダイオードに吸収されるため、同保護ダ
イオードが容量Ｃ４と抵抗Ｒ４との時定数に影響を及ぼ
す。

【００４４】この結果、発振出力信号の周波数を容量Ｃ
４と抵抗Ｒ４との時定数で設定することができないとい
う問題点がある。この発明の目的は、製造プロセスのば
らつきによる発振周波数の変動を抑制し、低電源電圧で
安定して発振し、かつ低消費電力で動作する発振回路装
置を提供することにある。

【００４５】

【課題を解決するための手段】請求項１では、低電位側
電源と高電位側電源とが供給される発振回路装置で、入
力段は上昇側しきい値と、上昇側しきい値と低電位側電
源電位との間に設定された下降側しきい値とを備えたヒ
ステリシスインバータ回路を有する。中間段は、前記入
力段に接続されるとともに、反転回路と、前記ヒステリ
シスインバータ回路と該反転回路との間に配置された遅
延回路とを有する。出力段は、前記中間段に接続される
とともに、前記ヒステリシスインバータ回路に接続され
る出力端子と、該出力端子と前記低電位側電源との間に
接続される容量と、該容量の充放電を制御することによ
り該出力端子に発振出力信号を発生させるインバータ回
路とを有する。前記発振出力信号が、前記上昇側しきい
値から前記低電位側電源電位に向かって変化するとき
は、前記遅延回路は、前記発振出力信号が前記下降側し
きい値に達してから所定の期間経過後に前記反転回路に
前記ヒステリシスインバータ回路の出力信号を出力し
て、前記発振出力信号の電圧振幅を前記上昇側しきい値
と前記低電位側電源電位との電位差に設定した。

【００４６】請求項２では、前記遅延回路は、前記ヒス
テリシスインバータ回路の出力信号が供給される第一の
インバータ回路と、前記反転回路に接続される第二のイ
ンバータ回路と、前記第一のインバータ回路と前記第二
のインバータ回路との間に接続される積分回路とを備え
る。

【００４７】請求項３では、前記反転回路は、前記ヒス
テリシスインバータ回路の出力信号が供給される第一の
入力端子と、前記第二のインバータ回路の出力信号が供
給される第二の入力端子とを有するＮＡＮＤ回路であ
る。

【００４８】請求項４では、前記ヒステリシスインバー
タ回路の出力と、前記高電位側電源との間に接続される
ＰチャネルＭＯＳトランジスタを有する。

【００４９】請求項５では、高電位側電源と低電位側電
源とが供給される発振回路装置であって、下降側しきい
値と、下降側しきい値と高電位側電源電位との間に設定
された上昇側しきい値とを備えたヒステリシスインバー
タ回路を有する入力段と、前記入力段に接続されるとと
もに、反転回路と、前記ヒステリシスインバータ回路と
該反転回路との間に配置された遅延回路とを有する中間
段と、前記中間段に接続されるとともに、前記ヒステリ
シスインバータ回路に接続される出力端子と、該出力端
子と前記高電位側電源との間に接続される容量と、該容
量の充放電を制御することにより該出力端子に発振出力
信号を発生させるインバータ回路とを有する出力段とを
備え、前記発振出力信号が、前記下降側しきい値から前
記高電位側電源電位に向かって変化するときは、前記遅
延回路は、前記発振出力信号が前記上昇側しきい値に達
してから所定の期間経過後に前記反転回路に前記ヒステ
リシスインバータ回路の出力信号を出力し、前記発振出
力信号の電圧振幅を前記下降側しきい値と前記高電位側
電源電位との電位差に設定した。

【００５０】請求項６では、前記遅延回路は、前記ヒス
テリシスインバータ回路の出力信号が供給される第一の
インバータ回路と、前記反転回路に接続される第二のイ
ンバータ回路と、前記第一のインバータ回路と前記第二
のインバータ回路との間に接続される積分回路とを備え
る。請求項７では、前記反転回路は、前記ヒステリシス
インバータ回路の出力信号が供給される第一の入力端子
と、前記第二のインバータ回路の出力信号が供給される
第二の入力端子とを有するＮＯＲ回路である。請求項８
では、前記ヒステリシスインバータ回路の出力と、前記
低電位側電源との間に接続されるＮチャネルＭＯＳトラ
ンジスタを有する。請求項９では、前記出力段のインバ
ータ回路は、ＰチャネルＭＯＳトランジスタと、Ｎチャ
ネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタとの間に配置
されるレジスタとを有する。

【００５１】

【作用】請求項１では、低電位側電源と高電位側電源と
の供給に基づいて、出力段のインバータ回路から発振出
力信号が出力され、その発振出力信号の電圧振幅は、遅
延回路の動作により、入力段のヒステリシスインバータ
回路の上昇側しきい値と低電位側電源電位との電位差と
なる。前記遅延回路は、前記発振出力信号が前記下降側
しきい値に達してから所定の期間経過後に前記反転回路
に前記ヒステリシスインバータ回路の出力信号を出力す
る。

【００５２】請求項２では、前記発振出力信号が前記下
降側しきい値に達してから所定の期間経過後に前記反転
回路に前記ヒステリシスインバータ回路の出力信号を出
力する。

【００５３】請求項３では、ヒステリシスインバータ回
路の出力信号と、前記遅延回路の出力信号とがＮＡＮＤ
回路に入力され、前記発振出力信号が前記下降側しきい
値に達してから所定の期間経過後に前記ＮＡＮＤ回路に
前記ヒステリシスインバータ回路の出力信号が出力され
る。

【００５４】請求項４では、ヒステリシスインバータ回
路の下降側しきい値が実質的に引き下げられるととも
に、同ヒステリシスインバータ回路の動作速度が向上す
る。

【００５５】請求項５では、低電位側電源と高電位側電
源との供給に基づいて、出力段のインバータ回路から発
振出力信号が出力され、その発振出力信号の電圧振幅
は、遅延回路の動作により、入力段のヒステリシスイン
バータ回路の下降側しきい値と高電位側電源電位との電
位差となる。前記遅延回路は、前記発振出力信号が前記
上昇側しきい値に達してから所定の期間経過後に前記反
転回路に前記ヒステリシスインバータ回路の出力信号を
出力する。請求項６では、前記発振出力信号が前記上昇
側しきい値に達してから所定の期間経過後に前記反転回
路に前記ヒステリシスインバータ回路の出力信号を出力
する。請求項７では、ヒステリシスインバータ回路の出
力信号と、前記遅延回路の出力信号とがＮＯＲ回路に入
力され、前記発振出力信号が前記上昇側しきい値に達し
てから所定の期間経過後に前記ＮＯＲ回路に前記ヒステ
リシスインバータ回路の出力信号が出力される。請求項
８では、ヒステリシスインバータ回路の上昇側しきい値
が実質的に引き上げられるとともに、同ヒステリシスイ
ンバータ回路の動作速度が向上する。請求項９では出力
段のインバータ回路を構成するＰチャネルＭＯＳトラン
ジスタ及びＮチャネルＭＯＳトランジスタが交互にオン
されて、発振出力信号が出力される。

【００５６】

【実施例】図２は本発明を具体化した発振回路装置の第
一の実施例を示す。出力端子Ｔoから出力される発振出
力信号Ｖout は、インバータ回路４ａの入力端子に入力
される。

【００５７】前記インバータ回路４ａの出力信号ＳＧ１
１は、インバータ回路４ｂの入力端子に入力されるとと
もに、ＮＡＮＤ回路３ｂの一方の入力端子に入力され
る。前記インバータ回路４ａは、前記ヒステリシスイン
バータ回路で構成される。

【００５８】前記インバータ回路４ｂの出力信号ＳＧ１
２は抵抗Ｒ５を介してインバータ回路４ｃの入力端子に
入力信号ＳＧ１３として入力される。また、前記インバ
ータ回路４ｃの入力端子は容量Ｃ５を介してグランドＧ
ＮＤに接続される。従って、抵抗Ｒ５と容量Ｃ５とによ
り、インバータ回路４ｂの出力信号ＳＧ１２を積分する
積分回路６が構成される。

【００５９】前記インバータ回路４ｃの出力信号ＳＧ１
４は、前記ＮＡＮＤ回路３ｂの他方の入力端子に入力さ
れる。そして、前記ＮＡＮＤ回路３ｂ、インバータ回路
４ｂ，４ｃ及び積分回路６とにより、インバータ回路４
ａの出力信号ＳＧ１１の立ち上がりを遅延させて出力す
る遅延回路５が構成される。

【００６０】前記ＮＡＮＤ回路３ｂの出力信号ＳＧ１５
は、ＰチャネルＭＯＳトランジスタＴr3及びＮチャネル
ＭＯＳトランジスタＴr4のゲートに入力される。前記ト
ランジスタＴr3のソースは電源Ｖccに接続され、ドレイ
ンは抵抗Ｒ６を介して前記出力端子Ｔo に接続されてい
る。

【００６１】前記トランジスタＴr4のドレインは出力端
子Ｔo に接続され、ソースはグランドＧＮＤに接続され
る。従って、前記トランジスタＴr3，Ｔr4により、イン
バータ回路４ｄが構成される。また、前記出力端子Ｔo
は容量Ｃ６を介してグランドＧＮＤに接続されている。

【００６２】次に、上記のように構成された発振回路装
置の動作を図３に従って説明する。この発振回路装置は
電源Ｖccの供給に基づいて、直ちに発振動作を開始す
る。例えば、発振出力信号Ｖout がインバータ回路４ａ
の上昇側しきい値ＶIHに達していない状態では、同イン
バータ回路４ａの出力信号ＳＧ１１はＨレベルとなる。
また、インバータ回路４ｂの出力信号ＳＧ１２はＬレ
ベルとなり、インバータ回路４ｃの出力信号ＳＧ１４は
Ｈレベルとなる。ＮＡＮＤ回路３ｂの出力信号ＳＧ１５
はＬレベルとなり、トランジスタＴr3がオンされるとと
もに、トランジスタＴr4がオフされる。

【００６３】従って、抵抗Ｒ６を介して容量Ｃ６に充電
電流が流れ、抵抗Ｒ６と容量Ｃ６との時定数に基づいて
発振出力信号Ｖout の電位が上昇する。出力信号Ｖout
がインバータ回路４ａの上昇側しきい値ＶIHに達する
と、同インバータ回路４ａの出力信号ＳＧ１１がＬレベ
ルとなる。すると、ＮＡＮＤ回路３ｂの出力信号ＳＧ１
５がＨレベルとなり、トランジスタＴr3がオフされると
ともに、トランジスタＴr4がオンされ、容量Ｃ６の充電
電荷がトランジスタＴr4を介してグランドＧＮＤに放電
される。

【００６４】このとき、インバータ回路４ｂの出力信号
ＳＧ１２はＨレベルとなり、抵抗Ｒ５及び容量Ｃ５の時
定数に基づいて容量Ｃ５に充電電流が流れ、インバータ
回路４ｃの入力信号ＳＧ１３の電位が上昇する。そし
て、入力信号ＳＧ１３がインバータ回路４ｃのしきい値
を越えると、同インバータ回路４ｃの出力信号ＳＧ１４
がＬレベルとなる。

【００６５】容量Ｃ６の放電にともなって、発振出力信
号Ｖout の電位がインバータ回路４ａの下降側しきい値
ＶILを越えると、同インバータ回路４ａの出力信号ＳＧ
１１はＨレベルとなる。

【００６６】すると、インバータ回路４ｂの出力信号Ｓ
Ｇ１２はＬレベルとなり、容量Ｃ５の充電電荷が抵抗Ｒ
５を介してインバータ回路４ｂに吸収される。従って、
インバータ回路４ｃの入力信号ＳＧ１３の電位が抵抗Ｒ
５と容量Ｃ５との時定数に基づいて低下する。

【００６７】入力信号ＳＧ１３がインバータ回路４ｃの
しきい値を越えると、同インバータ回路４ｃの出力信号
ＳＧ１４がＨレベルとなり、これにともなってＮＡＮＤ
回路３ｂの出力信号ＳＧ１５がＬレベルとなる。

【００６８】そして、トランジスタＴr3がオンされると
ともに、トランジスタＴr4がオフされ、再び容量Ｃ６へ
の充電動作が開始されて、発振出力信号Ｖout の電位が
上昇する。このような動作が繰り返されて、所定の周波
数で発振する発振出力信号Ｖout が出力される。

【００６９】以上のように、この発振回路装置では発振
出力信号Ｖout がインバータ回路４ａの上昇側しきい値
ＶIHを越えると、同インバータ回路４ａのＬレベルの出
力信号ＳＧ１１に基づいて、直ちに容量Ｃ６の放電動作
が開始される。

【００７０】そして、発振出力信号Ｖout がインバータ
回路４ａの下降側しきい値ＶILを越えた後にも、積分回
路６の動作により、容量Ｃ６の放電動作が維持される。
次いで、発振出力信号Ｖout の電位がグランドＧＮＤレ
ベルまで低下した時点で、再び容量Ｃ６の充電動作が開
始され、発振出力信号Ｖout の電位が上昇に転ずる。

【００７１】このような動作により、構成される積分回
路６では、発振出力信号Ｖout がインバータ回路４ａの
下降側しきい値ＶILを越えてから、グランドＧＮＤレベ
ルまでさらに低下するまで同容量Ｃ６の放電動作を維持
するような時定数を確保すればよい。

【００７２】従って、前記従来例に比してその時定数を
小さく設定することができるため、抵抗Ｒ５の抵抗値及
び容量Ｃ５の容量値を小さくすることができる。この結
果、回路面積を縮小することができる。

【００７３】また、電源Ｖccの電圧が低下して、インバ
ータ回路４ａの下降側しきい値ＶILが変動しても、その
変動を前記積分回路６の時定数で吸収して、発振出力信
号Ｖout をグランドＧＮＤレベルまで確実に低下させる
ことができる。

【００７４】従って、発振出力信号Ｖout の振幅は、電
源Ｖccの変動に関わらず、グランドＧＮＤレベルからイ
ンバータ回路４ａの上昇側しきい値ＶIHとなり、前記従
来例に比して充分な振幅を確保することができる。

【００７５】また、発振出力信号Ｖout の振幅を充分に
確保することができることから、同発振出力信号Ｖout
の立ち上がりと立ち下がりのデューティ比を大きくする
ことができる。

【００７６】従って、製造プロセスのばらつきにより、
インバータ回路４ａのしきい値ＶIH、ＶILにばらつきが
生じても、発振出力信号Ｖout の振幅の変化を小さく抑
えることができる。

【００７７】発振出力信号Ｖout の振幅を充分に確保す
ることができるので、上昇側しきい値ＶIHの変動による
振幅の変動は小さい。また、デューテイ比が大きいこと
から、下降側しきい値ＶILが変動しても、発振出力信号
Ｖout の周波数に大きな影響を与えない。

【００７８】また、インバータ回路４ａの動作速度が低
下しても、発振出力信号Ｖout の周波数に大きな影響を
与えない。この結果、インバータ回路４ａを構成するト
ランジスタのディメンジョンを小さくすることができる
ので、同インバータ回路４ａに流れる貫通電流を抑制し
て、同インバータ回路４ａの低消費電力化を図ることが
できる。

【００７９】また、インバータ回路４ａと、ＮＡＮＤ回
路３ｂと、出力トランジスタＴr3，Ｔr4からなるインバ
ータ回路４ｄとから、３段のインバータ回路による閉ル
ープが構成されるので、電源Ｖccを供給するだけで、発
振動作を開始させることができる。

【００８０】図１４は前記第一の実施例において、電源
Ｖccの電圧を変化させた場合の出力信号Ｖout の周波数
変化率を示す。なお、抵抗Ｒ６は１３５ｋΩ、容量Ｃ６
は８１５ｐＦに設定され、この容量値は電源Ｖccが１．
５Ｖのとき、発振周波数が８ｋHzとなる値である。

【００８１】同図に示すように、電源Ｖccの変化にとも
なう発振出力信号Ｖout の変化は、前記従来例に比して
小さくなっている。図１６は前記第一の実施例におい
て、抵抗Ｒ６及び容量Ｃ６による時定数を変化させた場
合における製造プロセスのばらつきによる出力信号Ｖou
t の周波数比を示す。なお、抵抗Ｒ６は１３５ｋΩに対
し２５ｋΩずつ増減させた１１０ｋΩ、１６０ｋΩと
し、容量Ｃ６は８１５ｐＦに設定した２種類の時定数に
関し、インバータ回路４ａを構成するＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタのしき
い値Ｖthのばらつきの組み合わせにおいて、それぞれ測
定している。

【００８２】同図に示すように、電源Ｖccの各電圧にお
いて、製造プロセスのばらつきにより周波数比が変化し
ている。また、電源Ｖccの低下にともなって周波数比が
変化している。

【００８３】次に、この発明を具体化した第二の実施例
を図４に従って説明する。この実施例は前記第一の実施
例のインバータ回路４ａの出力端子と電源Ｖccとの間
に、高抵抗状態で常時オンされるＰチャネルＭＯＳトラ
ンジスタＴr5が接続され、他の構成は前記第一の実施例
と同一である。

【００８４】このような構成により、インバータ回路４
ａはその上昇側しきい値ＶIHが実質的に引き上げられ、
かつ同インバータ回路４ａを構成するＮチャネルＭＯＳ
トランジスタのオン抵抗が引き下げられる。

【００８５】そして、前記発振出力信号Ｖout が上昇側
しきい値ＶIHに達したとき、インバータ回路４ａを構成
するＮチャネルＭＯＳトランジスタが急激にオン状態と
なるため、同インバータ回路４ａの動作速度を向上させ
ることができるとともに、同インバータ回路４ａの貫通
電流を低減して消費電力を低減することができる。

【００８６】図１５は前記第二の実施例において、電源
Ｖccの電圧を変化させた場合の発振出力信号Ｖout の周
波数変化率を示す。なお、抵抗Ｒ６は１３５ｋΩ、容量
Ｃ６は７２２ｐＦに設定され、この容量値は電源Ｖccが
１．５Ｖのとき、発振周波数が８ｋHzとなる値である。

【００８７】同図に示すように、電源Ｖccの変化にとも
なう出力信号Ｖout の周波数変化率は、前記従来例に比
して小さく、前記第一の従来例より直線的に変化してい
る。図１７は前記第二の実施例において、抵抗Ｒ６と容
量Ｃ６とで設定される時定数を変化させた場合における
製造プロセスのばらつきによる発振出力信号Ｖoutの周
波数変化比を示す。

【００８８】なお、抵抗Ｒ６は１３５ｋΩに対し２５ｋ
Ωずつ増減させた１１０ｋΩ、１６０ｋΩとし、容量Ｃ
６は７２２ｐＦに設定した２種類の時定数に関し、前記
第一の従来例と同様に測定している。

【００８９】同図に示すように、電源Ｖccが１．８Ｖか
ら１．３Ｖ付近までは、製造プロセスのばらつき及び電
源Ｖccの変化によらず、発振周波数の比は前記第一の実
施例に対し、比較的一定となる。次に、本発明を具体化
した第三の実施例を図５に従って説明する。この実施例
は前記第一の実施例のインバータ回路４ｂ，４ｃと、積
分回路６とを偶数段のインバータ回路４ｅで置き換えた
ものである。

【００９０】このような構成により、インバータ回路４
ａの出力信号がＬレベルからＨレベルに立ち上がると
き、ＮＡＮＤ回路３ｂの立ち下がりがインバータ回路４
ｄの動作時間分だけ遅延する。そして、その動作は前記
第一の実施例と同様である。

【００９１】図６は本発明を具体化した第四の実施例を
示す。前記第一の実施例では、発振出力信号Ｖout をイ
ンバータ回路４ａの上昇側しきい値ＶIHと、グランドＧ
ＮＤとの間で発振させているが、この実施例は電源Ｖcc
とインバータ回路４ａの下降側しきい値ＶILとの間で発
振させるように構成している。

【００９２】そのために、第一の実施例のＮＡＮＤ回路
３ｂをＮＯＲ回路２ｂに置き換えて、動作論理を整合さ
せている。図７は本発明を具体化した第五の実施例を示
す。この実施例は前記第四の実施例のインバータ回路４
ａの出力端子とグランドＧＮＤとの間に、高抵抗で常時
オン動作するＮチャネルＭＯＳトランジスタＴr6が接続
されている。

【００９３】このような構成により、前記第一の実施例
に対する前記第二の実施例と同様な効果が得られる。す
なわち、インバータ回路４ａはその下降側しきい値ＶIL
が実質的に引き下げられ、かつ同インバータ回路４ａを
構成するＰチャネルＭＯＳトランジスタのオン抵抗が引
き下げられる。

【００９４】そして、前記出力信号Ｖout が同下降側し
きい値ＶILに達したとき、インバータ回路４ａを構成す
るＰチャネルＭＯＳトランジスタが急激にオン状態とな
るため、同インバータ回路４ａの動作速度を向上させる
ことができるとともに、同インバータ回路４ａの貫通電
流を低減して消費電力を低減することができる。

【００９５】

【発明の効果】以上詳述したように、この発明は製造プ
ロセスのばらつきによる発振周波数の変動を抑制し、低
電源電圧で安定して発振し、かつ低消費電力で動作する
発振回路装置を提供することができる優れた効果を発揮
する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施例を示す回路図である。

【図３】第一の実施例の動作を示す波形図である。

【図４】第二の実施例を示す回路図である。

【図５】第三の実施例を示す回路図である。

【図６】第四の実施例を示す回路図である。

【図７】第五の実施例を示す回路図である。

【図８】第一の従来例を示す回路図である。

【図９】第一の従来例の動作を示す波形図である。

【図１０】第二の従来例を示す回路図である。

【図１１】第三の従来例を示す回路図である。

【図１２】第一の従来例の電源電圧−周波数変化率特性
を示す特性図である。

【図１３】第二の従来例の電源電圧−周波数変化率特性
を示す特性図である。

【図１４】第一の実施例の電源電圧−周波数変化率特性
を示す特性図である。

【図１５】第二の実施例の電源電圧−周波数変化率特性
を示す特性図である。

【図１６】第一の実施例の電源電圧−周波数比特性を示
す特性図である。

【図１７】第二の実施例の電源電圧−周波数比特性を示
す特性図である。

【符号の説明】

４インバータ回路５遅延回路Ｖ１第一の電源Ｖ２第二の電源Ｔo 出力端子Ｃ容量Ｖout 発振出力信号

Claims

(57)【特許請求の範囲】

【請求項１】低電位側電源と高電位側電源とが供給さ
れる発振回路装置であって、上昇側しきい値と、上昇側しきい値と低電位側電源電位
との間に設定された下降側しきい値とを備えたヒステリ
シスインバータ回路を有する入力段と、前記入力段に接続されるとともに、反転回路と、前記ヒ
ステリシスインバータ回路と該反転回路との間に配置さ
れた遅延回路とを有する中間段と、前記中間段に接続されるとともに、前記ヒステリシスイ
ンバータ回路に接続される出力端子と、該出力端子と前
記低電位側電源との間に接続される容量と、該容量の充
放電を制御することにより該出力端子に発振出力信号を
発生させるインバータ回路とを有する出力段とを備え、前記発振出力信号が、前記上昇側しきい値から前記低電
位側電源電位に向かって変化するときは、前記遅延回路
は、前記発振出力信号が前記下降側しきい値に達してか
ら所定の期間経過後に前記反転回路に前記ヒステリシス
インバータ回路の出力信号を出力し、前記発振出力信号の電圧振幅を前記上昇側しきい値と前
記低電位側電源電位との電位差に設定したことを特徴と
する発振回路装置。
【請求項２】前記遅延回路は、前記ヒステリシスインバータ回路の出力信号が供給され
る第一のインバータ回路と、前記反転回路に接続される第二のインバータ回路と、前記第一のインバータ回路と前記第二のインバータ回路
との間に接続される積分回路と、を備えることを特徴とする請求項１に記載の発振回路装
置。
【請求項３】前記反転回路は、前記ヒステリシスインバータ回路の出力信号が供給され
る第一の入力端子と、前記第二のインバータ回路の出力
信号が供給される第二の入力端子とを有するＮＡＮＤ回
路であることを特徴とする請求項２に記載の発振回路装
置。
【請求項４】前記ヒステリシスインバータ回路の出力
と、前記高電位側電源との間に接続されるＰチャネルＭ
ＯＳトランジスタを有することを特徴とする請求項１、
請求項２又は請求項３に記載の発振回路装置。
【請求項５】高電位側電源と低電位側電源とが供給さ
れる発振回路装置であって、下降側しきい値と、下降側しきい値と高電位側電源電位
との間に設定された上昇側しきい値とを備えたヒステリ
シスインバータ回路を有する入力段と、前記入力段に接続されるとともに、反転回路と、前記ヒ
ステリシスインバータ回路と該反転回路との間に配置さ
れた遅延回路とを有する中間段と、前記中間段に接続されるとともに、前記ヒステリシスイ
ンバータ回路に接続される出力端子と、該出力端子と前
記高電位側電源との間に接続される容量と、該容量の充
放電を制御することにより該出力端子に発振出力信号を
発生させるインバータ回路とを有する出力段とを備え、前記発振出力信号が、前記下降側しきい値から前記高電
位側電源電位に向かって変化するときは、前記遅延回路
は、前記発振出力信号が前記上昇側しきい値に達してか
ら所定の期間経過後に前記反転回路に前記ヒステリシス
インバータ回路の出力信号を出力し、前記発振出力信号の電圧振幅を前記下降側しきい値と前
記高電位側電源電位との電位差に設定したことを特徴と
する発振回路装置。
【請求項６】前記遅延回路は、前記ヒステリシスインバータ回路の出力信号が供給され
る第一のインバータ回路と、前記反転回路に接続される第二のインバータ回路と、前記第一のインバータ回路と前記第二のインバータ回路
との間に接続される積分回路と、を備えることを特徴とする請求項５に記載の発振回路装
置。
【請求項７】前記反転回路は、前記ヒステリシスインバータ回路の出力信号が供給され
る第一の入力端子と、前記第二のインバータ回路の出力
信号が供給される第二の入力端子とを有するＮＡＮＤ回
路であることを特徴とする請求項６に記載の発振回路装
置。
【請求項８】前記ヒステリシスインバータ回路の出力
と、前記低電位側電源との間に接続されるＮチャネルＭ
ＯＳトランジスタを有することを特徴とする請求項５、
請求項６又は請求項７に記載の発振回路装置。
【請求項９】前記出力段のインバータ回路は、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとの間に配置される抵抗と、を有することを特徴とする請求項１乃至８のいずれかに
記載の発振回路装置。