KR20200089763A - 자동 성능 조절 지터 상쇄 - Google Patents

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Abstract

자동 성능 조절 지터 상쇄를 위한 방법들, 시스템들 및 디바이스들이 설명된다. 전자 디바이스(예를 들어, 메모리 디바이스)의 클록 분배 시스템 내에, 지터 상쇄 시스템이 클록 분배 시스템에 대한 공급 전압에 정비례하는 입력 클록 신호와 출력 클록 신호 간 지연을 도입하도록 구성될 수 있다. 공급 노이즈에 응답하여, 지터 상쇄 시스템에 의해 생성된 지연은 공급 전압 변동들에 대하여 비례하여 달라질 수 있고 클록 분배 시스템에 대해 반비례 달라질 수 있는 클록 분배 시스템의 다른 구성요소들에 의해 도입된 지연의 변동들을 오프셋할 수 있다. 지터 상쇄 시스템 내의 제어 구성요소는 공급 전압의 변동들에 대한 그것의 반응성을 포함하여 지터 상쇄 시스템에 의해 도입되는 지연을 조절 또는 조정하기 위한 알고리즘을 실행할 수 있다.

Description

자동 성능 조절 지터 상쇄
상호-참조
본 특허 출원은 2017년 12월 28일자로 출원된 Shi 외의 "Jitter Cancellation with Automatic Performance Adjustment"라는 명칭의 미국 특허 출원 제15/857,157호의 우선권을 주장하며, 이는 이의 양수인에게 양도되고 여기에 그 전문이 참고로 명시적으로 통합된다.
이하는 개괄적으로 지터 상쇄 그리고 보다 구체적으로는 자동 성능 조절 지터 상쇄에 관한 것이다.
디지털 신호와 관련하여, 지터(jitter)는 위상, 주기, 펄스 폭 또는 듀티 사이클의 편차와 같이, 요구되는 타이밍 특성으로부터의 디지털 신호의 편차를 지칭할 수 있다. 예를 들어, 상승 및 하강 에지들을 갖는 클록 신호와 관련하여, 지터는 시간에서 요구되는 또는 이상적인 위치로부터 상승 또는 하강 에지의 편차를 지칭할 수 있다. 일부 경우에, 지터는 두 신호 사이의 오정렬 이를테면 하나의 클록 신호와 다른 클록 신호 사이의 오정렬(예를 들어, 두 클록 신호 사이에서 동기화되지 않거나 두 클록 신호 사이에서 원치 않는 양만큼 오프셋되는 상승 또는 하강 에지들)을 지칭할 수 있다. 전자 회로에서, 가능한 지터 소스는 발진기 결함, 열 잡음 및 공급 전압 변동을 포함하지만 이에 제한되지는 않는다. 지터는 메모리 디바이스들을 비롯한 전자 디바이스들의 동작에 해로울 수 있다.
메모리 디바이스들을 비롯한 전자 디바이스들에서 지터를 완화시키기 위한 개선된 솔루션들이 요구된다.
도 1은 본 개시의 실시 예들에 따른 자동 성능 조절 지터 상쇄를 지원하는 클록 분배 시스템의 일례를 도시한다.
도 2는 본 개시의 실시 예들에 따른 자동 성능 조절 지터 상쇄를 지원하는 지터 상쇄 구성요소의 일례를 도시한다.
도 3은 본 개시의 실시 예들에 따른 자동 성능 조절 지터 상쇄를 지원하는 클록 분배 시스템에 대한 지연 곡선들의 일례를 도시한다.
도 4는 본 개시의 실시 예들에 따른 자동 성능 조절 지터 상쇄를 지원하는 클록 분배 시스템에 대한 조절 알고리즘의 일례를 도시한다.
도 5는 본 개시의 실시 예들에 따른 자동 성능 조절 지터 상쇄를 지원하는 클록 분배 시스템에 대한 조절 알고리즘의 일례를 도시한다.
도 6은 본 개시의 실시 예들에 따른 자동 성능 조절 지터 상쇄를 지원하는 클록 분배 시스템에 대한 타이밍도의 일례를 도시한다.
도 7 내지 도 9는 본 개시의 실시 예들에 따른 자동 성능 조절 지터 상쇄를 위한 방법들을 도시한다.
메모리 디바이스들과 같은 일부 전자 디바이스에서, 다양한 클록 신호가 상이한 동작들의 타이밍을 조정하기 위해 이용될 수 있다. 다른 양태들 중에서도, 일부 경우에서, 전자 디바이스는 전자 디바이스와 상이한 위치들에서 상이한 클록 신호들을 이용할 수 있고, 상이한 클록 신호들은 기준 클록 신호에 기초할 수 있다. 예를 들어, 메모리 디바이스는 데이터 스트로브를 이용하는 입력 또는 출력 인터페이스를 포함할 수 있고, 데이터 스트로브는 기준 클록 신호에 기초하여 생성된 클록 신호일 수 있다.
일부 경우에, 지터는 두 신호 사이의 오정렬 이를테면 하나의 클록 신호와 다른 클록 신호 사이의 오정렬(예를 들어, 두 클록 신호 사이에서 동기화되지 않거나 두 클록 신호 사이에서 원치 않는 양만큼 오프셋되는 상승 또는 하강 에지들)을 지칭할 수 있다. 두 클록 신호 간 지터(예를 들어, 오정렬)의 해로운 영향은 타이밍 요건들이 더 엄격해지면(예를 들어, 타이밍 마진들이 줄어듦) 증가할 수 있으며, 이는 추가 과제들 및 성능 저하로 이어질 수 있다. 그에 따라, 메모리 디바이스 인터페이스에 대한 데이터 스트로브의 경우, 메모리 스트로브와 기준 클록 신호 간 지터의 해로운 영향은 메모리 디바이스 인터페이스에 대한 데이터 레이트들이 증가함에 따라 악화될 수 있다. 예를 들어, 메모리 디바이스 인터페이스가 더블 데이터 레이트(DDR, double data rate) 인터페이스로서 구성될 때 데이터 스트로브와 기준 클록 신호 간 지터의 해로운 영향이 악화될 수 있다.
두 클록 신호 간(예를 들어, 데이터 스트로브와 기준 클록 신호 간) 지터는 공급 전압의 변동으로 인해 적어도 부분적으로 발생할 수 있으며, 이는 공급 노이즈로 지칭될 수 있는데, 그러한 변동이 두 클록 신호 간 지연량에 영향을 줄 수 있기 때문이다. 따라서, 지터를 완화시키기 위한 일부 다른 기술은 공급 노이즈를 억제하도록 구성된 전압 조정기들의 사용을 포함할 수 있다. 그러나, 전자 디바이스에 전압 조정기들을 추가하는 것은 전자 디바이스에 의해 소비되는 전력량을 증가시킬 수 있고 또한 전자 디바이스의 전력 상태(예를 들어, 절전 모드 대 고성능 모드)가 변할 때 레이턴시를 증가시킬 수 있다.
여기에 설명된 디바이스들 및 기술들은 전자 디바이스에서 두 클록 신호 간 지터를 유리하게 감소시킬 수 있고, 그에 따라 전자 디바이스들에 대해 개선된 신뢰성 및 개선된 데이터 레이트를 지원할 수 있다. 예를 들어, 메모리 디바이스들과 관련하여, 여기에 설명된 디바이스들 및 기술들은 데이터 스트로브 신호와 기준 클록 신호 간 지터를 유리하게 감소시킬 수 있고, 그에 따라 메모리 디바이스에 대해 개선된 신뢰성 및 개선된 판독/기록 속도들을 지원할 수 있다. 나아가, 여기에 설명된 디바이스들 및 기술들은 다른 지터 완화 기술들로부터 야기될 수 있는 전력 소비 및 레이턴시 증가를 유리하게 회피할 수 있다.
예를 들어, 여기서 설명된 바와 같은 지터 상쇄 구성요소가 공급 전압에 비례하는(즉, 반비례와는 대조적으로, 정비례하는) 지연량을 신호 경로로 도입하도록 구성된 두 클록 신호 간(예를 들어, 기준 클록 신호와 기준 클록 신호에 기초한 다른 클록 신호 간) 신호 경로에 도입될 수 있다. 신호 경로에서의 다른 회로는, 적어도 집합적으로, 공급 전압에 반비례하여 변하는 지연을 도입할 수 있으며-예를 들어, 공급 전압이 증가함에 따라, 신호 경로에서의 다른 회로의 속도가 증가할 수 있고 그에 따라 다른 회로에 의해 도입되는 지연이 감소할 수 있다―이는 두 클록 신호 간 지터를 야기할 수 있다.
지터 제거 구성요소는 공급 전압에 정비례하고 그에 따라 공급 전압 변동에 응답하여 정비례하여 변하는 지연을 도입함으로써, 신호 경로에서의 다른 회로에 의해 도입될 수 있는 지연의 변동(예를 들어, 반비례 변동)을 오프셋시킬 수 있다. 나아가, 여기서 설명된 바와 같이, 지터 상쇄 제어 구성요소는 두 클록 신호 간에 감지된 지터량을 조정 또는 최소화하도록 지터 상쇄 구성요소를 구성하기 위한(예를 들어, 지터 상쇄 구성요소에 의해 신호 경로에 도입되는 지연을 오프셋시키는 양, 또는 추가적으로 또는 대안적으로, 전압 변동을 공급하기 위한 지터 상쇄 구성요소의 응답을 조정하기 위한) 알고리즘을 실행할 수 있다.
위에서 소개된 본 개시의 특징들은 도 1을 참조하여 지터 상쇄 시스템을 포함하는 클록 분배 시스템의 일례, 도 2를 참조하여 지터 상쇄 시스템 내의 지터 상쇄 구성요소의 일례, 그리고 도 3을 참조하여 지터 상쇄 시스템을 포함하는 클록 분배 시스템에 대한 예시적인 지연 곡선과 관련하여 아래에 더 설명된다. 그 다음 본 개시의 특징들은 도 4 및 도 5를 참조하여 지터 상쇄 제어 구성요소에 의해 실행될 수 있는 조정 알고리즘들의 예들, 및 도 6을 참조하여 지터 상쇄 시스템을 포함하는 클록 분배 시스템에 대한 타이밍도의 일례와 관련하여 더 설명된다. 나아가 본 개시의 이러한 그리고 다른 특징들은 자동 성능 조절 지터 상쇄에 관한 흐름도들에 의해 도시되고 그것들을 참조하여 설명된다(예를 들어, 도 7 내지 도 9).
도 1은 본 개시의 다양한 실시 예에 따른 자동 성능 조절 지터 상쇄를 지원하는 클록 분배 시스템(100)의 일례를 도시한다. 클록 분배 시스템(100)은 제1 지연 구성요소(115), 듀티 사이클 조절기(DCA, duty cycle adjustor)(120), 지터 상쇄 시스템(125), 클록 트리(130), 피드백 지연 구성요소(135), 위상 검출기(140) 및 제1 지연 제어 구성요소(145)를 포함할 수 있다. 지터 상쇄 시스템(125)은 지터 측정 구성요소(150), 지터 상쇄 제어 구성요소(155) 및 지터 상쇄 구성요소(160)를 포함할 수 있다.
클록 분배 시스템(100)은 입력 신호(105)를 수신하고 출력 신호(110)를 출력할 수 있다. 일부 경우에, 입력 신호(105)는 메모리 디바이스 또는 다른 전자 디바이스에 대한 기준 클록 신호와 같은 클록 신호일 수 있고, 출력 신호(110)는 클록 신호에 기초한 지연된 클록 신호일 수 있다. 예를 들어, 출력 신호(110)는 메모리 디바이스의 DDR 출력 인터페이스와 같은 메모리 디바이스의 인터페이스에 대한 데이터 스트로브 신호일 수 있다. 일부 경우에, 클록 분배 시스템(100)은 메모리 디바이스 또는 다른 전자 디바이스 내에서 클록 트리의 하나의 분기(도 1에 도시되지 않음)로서 입력 신호(105)를 수신할 수 있다.
클록 분배 시스템(100)은 입력 신호(105)와 출력 신호(110) 사이에 오는 순방향 경로(예를 들어, 순방향 클록 경로)뿐만 아니라 피드백 경로를 포함할 수 있는 피드백 루프를 포함할 수 있다. 클록 분배 시스템(100)은 순방향 클록 경로로, 그리고 그에 따라 입력 신호(105)와 출력 신호(110) 간에, 입력 신호(105)의 주기의 배수와 동일한 전체 지연량을 도입하도록 구성될 수 있다.
예를 들어, 클록 분배 시스템(100)은 일부 경우에 입력 신호(105)와 출력 신호(110) 간에 입력 신호(105)의 한 주기와 동일한 전체 지연량을 도입하도록 구성될 수 있으며, 이 경우 출력 신호(110)는 입력 신호(105)의 상승 및 하강 에지들과 동기화되는 상승 및 하강 에지들을 가질 수 있다. 예를 들어, 출력 신호(110)와 입력 신호(105) 간에 제로 지연을 달성하는 것이 실현 가능하지 않을 수 있기 때문에(예를 들어, 출력 신호(110)와 입력 신호(105) 간 물리적 거리로 인해), 입력 신호(105)의 한 주기와 동일한 전체 지연량이 바람직할 수 있다. 그러나, 입력 신호(105)의 한 주기와 동일한 전체 지연 시간은 단지 하나의 예일 뿐이다. 클록 분배 시스템(100)은 입력 신호(105)와 출력 신호(110) 간에 입력 신호(105)의 주기의 배수와 동일한 전체 지연량을 도입하도록 구성될 수 있다.
피드백 루프의 순방향 경로는 제1 지연 구성요소(115), DCA(120), 지터 상쇄 구성요소(160) 및 클록 트리(130)를 포함할 수 있다. 피드백 루프의 피드백 경로는 피드백 지연 구성요소(135), 위상 검출기(140), 제1 지연 구성요소(145), 지터 측정 구성요소(150)를 포함할 수 있다.
제1 지연 구성요소(115)는 입력 신호(105)를 수신할 수 있다. 일부 경우에, 제1 지연 구성요소(115)는 지연 고정 루프(DLL, delay locked loop)에 포함되는 지연 라인일 수 있다. 제1 지연 구성요소(115)는 임의의 수의 트랜지스터, 다이오드, 저항기 또는 다른 전기 구성요소를 포함할 수 있고 피드백 루프의 순방향 경로로 제1 요구되는 지연량을 도입하도록 구성될 수 있다. 제1 요구되는 지연량은 클록 분배 시스템(100)에 의해 도입되는 전체 지연량의 임의의 분율일 수 있고 클록 분배 시스템(100)에 대한 공급 전압에 반비례할 수 있다. 그에 따라, 공급 전압의 변동들(즉, 클록 분배 시스템(100)에 대한 공급 노이즈)은 공급 전압의 증가가 제1 지연 구성요소(115) 내에 포함되는 전기 구성요소들에 대한 속도를 증가시킬 수 있기 때문에, 제1 지연 구성요소(115)에 의해 도입되는 지연량을 반비례로 변동시킬 수 있다.
일부 예에서, 클록 분배 시스템(100)은 제1 지연 구성요소(115)의 출력을 수신할 수 있고 상이한 듀티 사이클을 갖는 신호를 출력할 수 있는 DCA(120)를 포함할 수 있다. 따라서, 일부 예에서, 출력 신호(110)는 입력 신호(105)와 상이한 듀티 사이클을 가질 수 있고, DCA(120)는 듀티 사이클의 차이를 도입하도록 구성될 수 있다. 일부 예에서, DCA(120)는 존재하지 않을 수 있다. DCA(120)를 포함하는 예들에서, DCA(120)에 의해 클록 분배 시스템(100)의 순방향 경로로 도입되는 지연량은 공급 전압의 증가가 DCA(120) 내에 포함되는 전기 구성요소들에 대한 속도를 증가시킬 수 있기 때문에, 클록 분배 시스템(100)의 공급 전압에 반비례할 수 있다.
지터 상쇄 시스템(125)에 포함될 수 있는 지터 상쇄 구성요소(160)는 DCA(120)의 출력을 수신할 수 있다(또는 DCA가 존재하지 않는 예들에서, 제1 지연 구성요소(115)의 출력을 수신할 수 있다). 지터 상쇄 구성요소(160)는 임의의 수의 트랜지스터, 다이오드, 저항기 또는 다른 전기 구성요소를 포함할 수 있고 피드백 루프의 순방향 경로로 제2 요구되는 지연량을 도입하도록 구성될 수 있다. 제2 요구되는 지연량은 클록 분배 시스템(100)에 의해 도입되는 전체 지연량의 임의의 분율일 수 있다.
일부 경우에, 제1 지연 구성요소(115) 및 지터 상쇄 구성요소(160)는 제1 지연 구성요소(115)에 의해 도입된 제1 요구되는 지연량에 지터 상쇄 구성요소(160)에 의해 도입된 제2 요구되는 지연량을 더한 것에 임의의 다른 것클록 분배 시스템(100)의 순방향 경로에 존재하는 임의의 다른 지연(예를 들어, DCA(120)에 의해 또는 클록 트리(130)에 의해 도입된 지연)을 더한 것이 출력 신호(110)와 입력 신호(105) 간의 요구되는 전체 지연량과 동일하도록 구성될 수 있다. 나아가, 지터 상쇄 구성요소(160)는 제2 요구되는 지연량이 클록 분배 시스템(100)의 공급 전압에 비례하도록 구성될 수 있다. 그에 따라, 공급 전압의 변동들은 지터 상쇄 구성요소(160)에 의해 도입된 지연량을 정비례 변동시킬 수 있다. 그로 인해, 공급 노이즈 존재시, 지터 상쇄 구성요소(160)는 제1 지연 구성요소(115) 또는 클록 분배 시스템(100)의 다른 양태들에 의해 도입된 지터에 대항할 수 있다.
일부 예에서, 클록 분배 시스템(100)은 피드백 루프의 순방향 경로에 클록 트리(130)와 같은 클록 트리를 포함할 수 있고, 출력 신호(110)는 클록 트리(130)에 의한 출력의 하나의 분기일 수 있다(다양한 다른 분기가 존재하지만 도 1에는 도시되지 않는다). 일부 예에서, 클록 트리(130)는 생략될 수 있다. 클록 트리(130)를 포함하는 예들에서, 클록 트리(130)에 의해 클록 분배 시스템(100)의 순방향 경로로 도입되는 지연량은 공급 전압의 증가가 클록 트리(130) 내에 포함되는 전기 구성요소들에 대한 속도를 증가시킬 수 있기 때문에, 클록 분배 시스템(100)의 공급 전압에 반비례할 수 있다.
피드백 경로에서, 피드백 지연 구성요소(135)는 출력 신호(110)를 수신할 수 있고 출력 신호(110)의 지연된 버전일 수 있는 피드백 신호(137)를 출력할 수 있다. 제2 지연 구성요소(135)는 임의의 수의 트랜지스터, 다이오드, 저항기 또는 다른 전기 구성요소를 포함할 수 있고 피드백 루프의 피드백 경로로 요구되는 지연량을 도입하도록 구성될 수 있다.
위상 검출기(140)는 피드백 신호(137)와 입력 신호(105) 간 위상차를 결정하기 위해 피드백 신호(137)의 위상을 입력 신호(105)와 비교할 수 있다. 위상 검출기(140)는 제1 지연 제어 구성요소(145)에 위상차를 반영한 신호를 출력할 수 있다. 제1 지연 제어 구성요소(145)는 위상차에 기초하여 제1 지연 구성요소(115)에 제어 신호를 출력할 수 있다. 제1 지연 구성요소(115)에 의해 도입된 제1 요구되는 지연량이 구성 가능할 수 있고, 제1 지연 제어 구성요소(145)는 위상 검출기(140)에 의해 결정된 위상차에 기초하여 제1 지연 구성요소(115)(그리고 그에 따른 결과로 초래되는 제1 요구되는 지연량)를 구성할 수 있다.
지터 상쇄 시스템(125)에 포함될 수 있는 지터 측정 구성요소(150)는 피드백 신호(137)와 입력 신호(105) 간 지터량을 결정할 수 있으며, 이는 또한 출력 신호(110)와 입력 신호(105) 간 지터량을 반영할 수 있다. 일부 경우에, 지터 측정 구성요소(150)는 피드백 신호(137) 및 입력 신호(105)의 상승 또는 하강 에지들 간 위상 또는 오프셋 차와 같은 피드백 신호(137)와 입력 신호(105) 간 타이밍 차이에 기초하여 피드백 신호(137)와 입력 신호(105) 간 지터량을 결정할 수 있다. 지터 측정 구성요소(150)는 피드백 신호(137)와 입력 신호(105) 간 지터를 반영하는 신호를 지터 상쇄 제어 구성요소(155)에 출력할 수 있다. 지터 상쇄 제어 구성요소(155)는 피드백 신호(137)와 입력 신호(105) 사이에서 측정된 지터에 기초하여 지터 상쇄 구성요소(160)에 제어 신호를 출력할 수 있다.
지터 상쇄 구성요소(160)의 공급 노이즈와 같은 노이즈에 대한 응답―예를 들어, 공급 전압의 변화가 지터 상쇄 구성요소(160)에 의해 도입된 지연을 정비례 변화시키는 비―는 구성 가능할 수 있고, 지터 상쇄 제어 구성요소(155)는 지터 측정 구성요소(150)에 의해 측정되는 지터량에 기초하여 지터 상쇄 구성요소(160)(그리고 그에 따라 지터 상쇄 구성요소(160)의 공급 노이즈에 대한 응답)를 구성할 수 있다. 그에 따라, 지터 상쇄 제어 구성요소(155)는 지터 상쇄 구성요소(160)의 성능을 자동으로 조절 또는 조정할 수 있다.
도 1에 도시된 예에 도시된 바와 같은 클록 분배 시스템(100)의 양태들은 다른 예들에 상이하게 배열될 수 있는 것으로 이해되어야 한다. 예를 들어, 제1 지연 구성요소(115), DCA(120), 지터 상쇄 구성요소(160) 및 클록 트리(130)는 클록 분배 시스템(100)의 순방향 경로 내에 상이한 순서로 배열될 수 있다.
경우에 따라, 클록 분배 시스템(100)은 메모리 디바이스에 포함될 수 있다. 메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 기타 같은 종류의 것과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 2진 디바이스들은 보통 논리 "1" 또는 논리 "0"으로 표기되는 두 개의 상태를 갖는다. 다른 시스템들에서는, 둘보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에 상태를 기록 또는 프로그램할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 비롯하여, 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 디바이스들, 예를 들어, FeRAM 메모리 디바이스들은 외부 전원이 없을 때에도 장시간 동안 그것들의 저장된 논리 상태들을 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 그것들의 저장된 논리 상태들이 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 손실될 수 있다.
FeRAM 메모리 디바이스들은 유사한 디바이스 아키텍처들을 휘발성 메모리로서 사용할 수 있으나 강유전 커패시터를 저장 디바이스로서 사용함으로 인해 비휘발성 속성들을 가질 수 있다. 그에 따라, FeRAM 메모리 디바이스들은 그 외 다른 비휘발성 및 휘발성 메모리 디바이스들에 비해 개선된 성능을 가질 수 있다. FeRAM 메모리 디바이스는 임의의 수의 강유전성 메모리 셀을 포함할 수 있고, 각 강유전성 메모리 셀은 절연 물질로서 강유전성을 갖는 커패시터를 포함할 수 있다. 강유전성 물질들은 비선형 분극 속성들을 갖고, 강유전성 커패시터의 전하의 상이한 레벨들은 상이한 논리 상태들을 나타낼 수 있다. FeRAM 메모리 디바이스 내에서, 강유전성 메모리 셀들은 2-차원(2D) 메모리 어레이들이 서로의 위에 형성되는 3-차원(3D) 메모리 어레이로서 배열될 수 있다. 이는 2D 어레이들과 비교할 때 하나의 다이 또는 기판 상에 형성될 수 있는 메모리 셀들의 수를 증가시킬 수 있으며, 결국 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다.
PCM 메모리 디바이스 또는 RRAM 메모리 디바이스와 같은 메모리 디바이스 내 메모리 셀들은 교차점 아키텍처를 사용하여 배열될 수 있다. 교차점 아키텍처에서, 메모리 셀들의 각 로우는 단일 워드 라인에 연결될 수 있고, 메모리 셀들의 각 컬럼은 단일 비트 라인에 연결될 수 있으며, 각 메모리 셀은 하나의 워드 라인과 하나의 비트 라인의 교차점에 대응할 수 있다. 워드 라인들 및 비트 라인들은 교차점 아키텍처의 상이한 레벨들에 배치될 수 있으며, 워드 라인들은 비트 라인들에 직교하고 메모리 셀은 워드 라인과 비트 라인의 각 교차점에 사이에 오는 층에 배치된다. 그러한 교차점 아키텍처는 다른 메모리 아키텍처들에 비해 생산 비용이 저렴한 상대적으로 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 다른 아키텍처들과 비교하여 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀들을 가질 수 있다.
도 2는 본 개시의 다양한 실시 예에 따른 자동 성능 조절 지터 상쇄를 지원하는 지터 상쇄 구성요소(160-a)의 일례를 도시한다. 지터 상쇄 구성요소(160-a)는 제1 바이어스 회로(205), 제2 바이어스 회로(210) 및 지연 회로(215)를 포함할 수 있다. 지연 회로(215)는 임의의 수의 지연 셀(220)을 포함할 수 있다.
제1 바이어스 회로(205)는 제어 신호(225)를 수신할 수 있다. 일부 경우에, 제어 신호(225)는 도 1을 참조하여 설명된 것과 같은 지터 상쇄 제어 구성요소(155)로부터 수신될 수 있다. 일부 경우에, 제어 신호(225)는 전류원(230)을 제어할 수 있다. 전류원(230)은 디지털로 조정되는 전류원일 수 있으며, 이는 IDAC(또는 전류 디지털 대 아날로그 컨버터(current digital-to-analog converter))로 지칭될 수 있다. 제어 신호(225)는 요구되는 전류 레벨의 표시자(예를 들어, 이진 제어 넘버, 또는 몇 개의 전류 레벨에 의한 전류 레벨 증분 또는 감소의 표시)로 구성되거나 그 외 포함할 수 있고 전류원(230)의 전류 레벨이 그 표시자에 기초할(예를 들어, 그에 의해 요구되는 값으로 설정될) 수 있다. 제1 바이어스 회로(205)는 클록 분배 시스템(100)에 대한 공급 전압일 수 있는 공급 전압(235)에 의해 전력을 공급받을 수 있다. 일부 경우에, 공급 전압(235)은 도 1을 참조하여 설명된 것과 같이 조절되지 않을(예를 들어, 전압 조절기에 의해 출력되지 않을) 수 있다.
제1 바이어스 회로는 제1 바이어스 전압(240)을 생성할 수 있다. 제1 바이어스 전압(240)은 공급 전압(235)의 전압 및 전류원(230)의 전류 레벨에 기초할 수 있다. 제1 바이어스 전압(240)은 공급 전압(235)에 정비례할 수 있고, 그에 따라 공급 전압(235)의 증가 또는 감소―예를 들어, 공급 노이즈로 인한―는 제1 바이어스 전압(240)을 대응하여 증가 또는 감소시킬 수 있다.
일부 경우에, 제1 바이어스 전압은 전류원(230)의 전류 레벨에 반비례할 수 있고, 그에 따라 전류원(230)의 전류 레벨의 증가 또는 감소는 제1 바이어스 전압(240)을 대응하여 감소 또는 증가시킬 수 있다. 나아가, 공급 전압(235)의 변동에 대한 제1 바이어스 전압(240)의 응답은 전류원(230)의 전류 레벨에 기초할 수 있다. 예를 들어, 공급 전압(235)의 변동에 대한 제1 바이어스 전압(240)의 응답이 전류원(230)의 전류 레벨에 반비례할 수 있다. 즉, 전류원(230)이 상대적으로 낮은 전류 레벨로 구성되는 경우, 공급 전압(235)의 소정의 증가는 도 3을 참조하여 아래에 설명될 바와 같이, 전류원(230)이 상대적으로 높은 전류 레벨로 구성되는 경우보다 제1 바이어스 전압(240)을 상대적으로 크게 증가시킬 수 있다.
제2 바이어스 회로(210)는 제1 바이어스 전압(240)을 수신할(예를 들어, 이에 의해 바이어싱될) 수 있고 제1 바이어스 전압(240)에 기초하여 제2 바이어스 전압(245)을 생성할 수 있다. 제2 바이어스 전압(245)은 제1 바이어스 전압(240)에 반비례하고, 그에 따라 공급 전압(235)에 반비례할 수 있다. 일부 경우에, 제2 바이어스 회로는 조절된 공급 전압(250)에 의해 전력을 공급받을 수 있으며, 이는 일부 경우에 전압 조절기(도 2에 도시되지 않음)에 의해 생성될 수 있다.
지연 회로(215)는 입력 클록 신호(255)를 수신하고 출력 클록 신호(260)를 생성할 수 있다. 지연 회로(215)는 임의의 수의 지연 셀(220)을 포함할 수 있다. 짝수의 지연 셀(220)이 입력 클록 신호(255)와 출력 클록 신호(260) 간 위상 편이(예를 들어, 180도 위상 편이)를 회피할 수 있다. 일부 경우에, 각 지연 셀(220)은 제1 바이어스 전압(240) 및 제2 바이어스 전압(245) 양자에 의해 바이어싱될 수 있다. 예를 들어, 각 지연 셀(220)은 CMOS 인버터를 포함할 수 있고, 인버터의 풀-업 트랜지스터는 제1 바이어스 전압(240)에 의해 바이어싱될 수 있는 한편 풀-다운 트랜지스터는 제2 바이어스 전압(245)에 의해 바이어싱될 수 있다. 지연 셀들(220)은 입력 클록 신호(255)와 출력 클록 신호(260) 간에 직렬로 배열될 수 있고, 그에 따라 입력 클록 신호(255)와 출력 클록 신호(260) 간 지연은 지연 회로(215)에 포함되는 지연 셀들(220)의 수에 기초할 수 있는 제1 부분(예를 들어, 정상 상태 부분)을 포함할 수 있다. 제1 부분은 또한 더 높은 전류 레벨이 제1 바이어스 전압(240)을 감소시킬 수 있고, 더 낮은 전류 레벨이 제1 바이어스 전압(240)을 증가시킬 수 있기 때문에, 전류원(230)의 전류 레벨에 반비례할 수도 있다.
나아가, 지연 셀(220)에 의해 도입되는 지연(그리고 그에 따라 지연 회로(215)에 의해 도입되는 전체 지연)은 제1 바이어스 전압(240)에 정비례하고 그에 따라 공급 전압(235)에 정비례(그리고 제2 바이어스 전압(245)에 반비례)할 수 있는 제2 부분(예를 들어, 공급 전압(235)의 변화에 응답하여 변동하는 변동 부분)을 포함할 수 있다. 예를 들어, 공급 전압(235)의 증가에 응답하여, 제1 바이어스 전압(240)이 증가할 수 있고, 제2 바이어스 전압(245)은 감소할 수 있으며, 지연 회로(215)에 의해 입력 클록 신호(255)와 출력 클록 신호(260) 사이에 도입된 지연이 증가할 수 있다. 나아가, 공급 전압(235)의 변동에 대한 각 지연 셀(220)의(그리고 그에 따른 지연 회로(215)의) 응답은 제1 바이어스 전압(240)의 응답의 레벨에 기초하여, 전류원(230)의 전류 레벨에 반비례할 수 있다.
도 3은 본 개시의 다양한 실시 예에 따른 자동 성능 조절 지터 상쇄를 지원하는 도 1을 참조하여 설명된 클록 분배 시스템(100)과 같은 클록 분배 시스템에 대한 지연 곡선들(300)의 일례를 도시한다.
지연 곡선들(305-a, 305-b, 305-c)은 지터 상쇄 구성요소(160)에 의해 클록 분배 시스템에 대한 공급 전압(예를 들어, 도 2를 참조하여 설명된 공급 전압(235))의 함수로서 도입된 입력 신호(예를 들어, 도 2를 참조하여 설명된 입력 클록 신호(255))와 출력 신호(예를 들어, 설명된 출력 클록 신호(260)) 간 지연을 도시할 수 있다. 지연 곡선(305-a)은 전류원(230)의 제1 전류 레벨에 대응할 수 있고; 지연 곡선(305-b)은 전류원(230)의 제2 전류 레벨에 대응할 수 있으며; 지연 곡선(305-c)은 전류원(230)의 제3 전류 레벨에 대응할 수 있다.
지연 곡선(310)은 클록 분배 시스템에서의 다른 구성요소들에 의해 도입된 입력 신호와 출력 신호 간 입력 신호와 출력 신호 간 지연(예를 들어, 도 1을 참조하여 설명된 제1 지연 구성요소(115), DCA(120) 및 클록 트리(130)에 의해 도입된 총 지연)을 도시할 수 있다. 지연 곡선(310)에 의해 도시된 바와 같이, 다른 순방향 경로 구성요소들에 의해 도입된 지연은 공급 전압에 반비례할 수 있고, 그에 따라 공급 전압이 증가함에 따라 감소할 수 있다. 따라서, 공급 전압의 변동(예를 들어, 공급 노이즈)은 다른 순방향 경로 구성요소들에 의해 도입되는 지연을 반비례하여 변동시킬 수 있다.
그러나, 지연 곡선들(305-a, 305-b, 305-c)에 의해 도시된 바와 같이, 지터 상쇄 구성요소(160)에 의해 도입되는 지연은 공급 전압에 정비례할 수 있고, 그에 따라 공급 전압이 증가함에 따라 증가할 수 있다. 따라서, 공급 전압의 변동(예를 들어, 공급 노이즈)은 다른 구성요소들에 의해 도입되는 지연의 반비례 변동을 오프셋할 수 있는 지터 상쇄 구성요소(160)에 의해 도입되는 지연을 정비례 변동시킬 수 있다.
나아가, 지터 상쇄 구성요소(160)에 대한 지연 곡선(305)의 기울기는 전류원(230)의 전류 레벨에 따를 수 있다. 일부 경우에, 지터 상쇄 구성요소(160)에 대한 지연 곡선(305)의 기울기는 전류원(230)의 전류 레벨과 반비례 관계에 있을 수 있다. 그에 따라, 지연 곡선(305-a)에 대응할 수 있는 전류원(230)의 제1 전류 레벨에서, 지터 상쇄 구성요소(160)에 대한 지연 곡선(305)의 기울기는 상대적으로 가파르고, 공급 전압의 소정의 변화는 전류원(230)의 전류 레벨이 제2의 높은 전류 레벨(지연 곡선(305-b)에 대응할 수 있는) 또는 제3의 가장 높은 전류 레벨(지연 곡선(305-c)에 대응할 수 있는)일 때에 비해, 지터 상쇄 구성요소(160)에 의해 도입되는 지연을 상대적으로 크게 변화시킬 수 있다.
예를 들어, 지연 곡선(305-c)에 의해 도시된 바와 같은 전류원(230)의 제3의 상대적으로 가장 높은 전류 레벨에서, 지터 상쇄 구성요소(160)에 대한 지연 곡선(305)의 기울기는 상대적으로 편평할 수 있고, 공급 전압의 소정의 변화는 지터 상쇄 구성요소(160)에 의해 도입되는 지연을 상대적으로 작게 변화시킬 수 있다. 유사하게, 제1 전류 레벨과 제3 전류 레벨 사이에 있을 수 있는 전류원(230)의 제2 전류 레벨에서, 지터 상쇄 구성요소(160)에 대한 지연 곡선(305)은 지연 곡선(305-b)에 의해 도시된 바와 같이 중간 기울기를 가질 수 있다. 그에 따라, 공급 전압의 변화에 대한 지터 상쇄 구성요소(160)의 응답은 전류원(230)의 전류 레벨에 반비례할 수 있다. 나아가 세 개의 전류 레벨에 대응하는 세 개의 지연 곡선(305)이 도시되어 있지만, 전류원(230)은 임의의 수의 전류 레벨을 지원할 수 있음을 이해해야 한다.
지연 곡선(315)은 입력 신호와 출력 신호 간 전체 지연을 도시할 수 있다. 도 1을 참조하여 설명된 지터 상쇄 제어 구성요소(155)와 같은 지터 상쇄 구성요소(160)에 대한 제어 구성요소는 지터 상쇄 구성요소(160)에 대한 지연 곡선(305)에 영향을 주기 위해―예를 들어, 다른 순방향 경로 구성요소들에 대한 지연 곡선(310)을 오프셋하여 지연 곡선(305)을 이루기 위해―전류원(230)의 전류 레벨을 자동으로 조정 또는 조절하도록 구성될 수 있으며, 그에 따라 전체 지연 곡선(315)이 실질적으로 편평하고 그에 따라 공급 전압의 변동에 최소로 응답할 수 있게 되는데, 이는 공급 노이즈의 존재시 공급 전압의 변동에 대한 최소한의 응답성이 입력 신호와 출력 신호 간 최소 지터에 대응할 수 있기 때문이다. 예를 들어, 지연 곡선(305-b)의 실선 대 지연 곡선(305-a) 및 지연 곡선(305-c)의 점선들에 의해 표시된 바와 같이, 제어 구성요소는 전류원(230)의 전류 레벨을 지연 곡선(305-b)을 이루도록 구성할 수 있다. 그에 따라, 도 3에 도시된 바와 같이, 전체 지연 곡선(315)은 지연 곡선(305-b) 및 지연 곡선(310)의 합을 나타낼 수 있다.
도 4는 본 개시의 다양한 실시 예에 따른 자동 성능 조절 지터 상쇄를 지원하는 클록 분배 시스템에 대한 조절 알고리즘(400)의 일례를 도시한다. 일부 경우에, 조정 알고리즘(400)은 클록 분배 시스템(100)을 갖고 지터 상쇄 구성요소(160)에 대한 제어 구성요소에 의해 구현될 수 있다. 예를 들어, 조정 알고리즘(400)은 도 1을 참조하여 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 구현될 수 있다.
지터 상쇄 제어 구성요소(155)는 지터 상쇄 구성요소(160) 내에 포함된 전류원(230)의 전류 레벨을 반복적으로 조정할 수 있다. 예를 들어, 지터 상쇄 제어 구성요소(155)는 지터 측정 구성요소(150)에 의한 지터 측정치들에 기초하여, 전류원(230)의 조정된 전류 레벨―예를 들어, 전류 레벨 지터 측정 구성요소(150)에 의해 측정된(그리고 그에 따라, 예를 들어, 입력 신호(105)와 출력 신호(110) 간) 지터량을 최소화하는 전류원(230)의 전류 레벨―을 결정할 수 있다.
예를 들어, 지터 상쇄 제어 구성요소(155)는 전류원(230)의 전류 레벨을 전류원의 동작 범위의 중간점으로 설정하고 지터 측정 구성요소(150)로부터 지터 측정 구성요소(150)에 의해 중간점 전류 레벨에서 전류원(230)의 전류 레벨로 측정된 지터량의 표시를 수신할 수 있다. 그 다음 지터 상쇄 제어 구성요소(155)는 전류원(230)의 전류 레벨을 다음 증분 전류 레벨로 설정하고 지터 측정 구성요소(150)로부터 지터 측정 구성요소(150)에 의해 다음 증분 전류 레벨의 전류원(230)의 전류 레벨로 측정된 지터량의 표시를 수신할 수 있다.
지터 상쇄 제어 구성요소(155)는 지터 측정 구성요소(150)에 의해 중간점 전류 레벨에서 전류원(230)의 전류 레벨로 측정된 지터량과 지터 측정 구성요소(150)에 의해 다음 증분 전류 레벨에서 전류원(230)의 전류 레벨로 측정된 지터를 비교할 수 있다. 이러한 비교에 기초하여, 지터 상쇄 제어 구성요소(155)는 전류원(230)에 대한 다음 동작 간격을 결정할 수 있다. 예를 들어, 지터 상쇄 제어 구성요소(155)는 다음 증분 전류 레벨에서 측정된 지터가 중간점 전류 레벨에서 측정된 지터 미만인 경우 전류원(230)에 대한 다음 동작 간격을 전류원의 동작 범위의 상반부로서 결정할 수 있고, 다음 증분 전류 레벨에서 측정된 지터가 중간점 전류 레벨에서 측정된 지터를 초과하는 경우 전류원(230)에 대한 다음 동작 간격을 전류원의 동작 범위의 하반부로서 결정할 수 있다.
그 다음 지터 상쇄 제어 구성요소(155)는 같은 방식으로 후속하는 점진적으로 더 작은 동작 간격들을 결정할 수 있다. 즉, 지터 상쇄 제어 구성요소(155)는 전류 동작 간격의 중간점으로 설정된 전류원(230)이 갖는 지터와 다음 증분 전류 레벨로 설정된 전류원(230)이 갖는 지터의 비교에 기초하여 후속 동작 간격(예를 들어, 전류원(230)의 현재 동작 간격의 하반부 또는 상반부)을 결정할 수 있다. 그에 의해 지터 상쇄 제어 구성요소(155)는 지터 상쇄 제어 구성요소(155)가 전류원(230)의 요구되는(예를 들어, 조정된, 조절된) 전류 레벨을 결정할 때까지―지터 상쇄 제어 구성요소(155)가 전류원(230)의 전류 레벨을 제어할 수 있는 세분화를 거쳐―각각이 마지막보다 작은 연속적인 동작 간격들을 결정할 수 있다. 그 다음 지터 상쇄 제어 구성요소(155)는 전류원(230)의 전류 레벨을 요구되는 전류 레벨로 설정할 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 지터 상쇄 제어 구성요소(155)는 전류원(230)의 제1 동작 간격(예를 들어, 동작 범위)의 중간점(Mid0)에서 전류원(230)의 전류 레벨로 측정된 지터가 다음 증분 전류 레벨(Mid0+1)에서 전류원(230)의 레벨로 측정된 지터보다 크다고 결정할 수 있다. 이에 응답하여, 지터 상쇄 제어 구성요소(155)는 405에서 전류원(230)에 대한 제2 동작 간격을 제1 동작 간격의 상반부로서 결정하고 전류원(230)의 전류 레벨을 제2 동작 간격의 중간점(Mid1)으로 설정할 수 있다.
그 다음, 지터 상쇄 제어 구성요소(155)는 제2 동작 간격의 중간점(Mid1)에서 전류원(230)의 전류 레벨로 측정된 지터가 다음 증분 전류 레벨(Mid1+1)에서 전류원(230)의 레벨로 측정된 지터보다 크다고 결정할 수 있다. 이에 응답하여, 지터 상쇄 제어 구성요소(155)는 410에서 전류원(230)에 대한 제3 동작 간격을 제2 동작 간격의 상반부로서 결정하고 전류원(230)의 전류 레벨을 제3 동작 간격의 중간점(Mid2)으로 설정할 수 있다.
그 다음, 지터 상쇄 제어 구성요소(155)는 제3 동작 간격의 중간점(Mid2)에서 전류원(230)의 전류 레벨로 측정된 지터가 다음 증분 전류 레벨(Mid2+1)에서 전류원(230)의 레벨로 측정된 지터보다 작다고 결정할 수 있다. 이에 응답하여, 지터 상쇄 제어 구성요소(155)는 415에서 전류원(230)에 대한 제4 동작 간격을 제3 동작 간격의 하반부로서 결정하고 전류원(230)의 전류 레벨을 제4 동작 간격의 중간점(Mid3)으로 설정할 수 있다. 지터 상쇄 제어 구성요소(155)가 전류원(230)의 전류 레벨을 제어할 수 있는 세분화는 지터 상쇄 제어 구성요소(155)가 임의의 후속하는 동작 간격들을 결정하는 것이 아니고 제4 동작 간격의 중간점(Mid3)이 전류원(230)의 요구되는(예를 들어, 조정된, 조절된) 전류 레벨임을 결정할 수 있도록 하는 것일 수 있다.
일부 경우에, 전류원(230)은 IDAC일 수 있고, 지터 상쇄 제어 구성요소(155)는 전류원(230)에 대한 제어 값을 설정함으로써(예를 들어, 이진 제어 넘버를 표시하거나, 또는 제어값(현재 레벨에 대응하는 각 제어값)의 증분 또는 감소를 어느 정도의 양으로 나타냄으로써) 전류원(230)의 전류 레벨을 설정할 수 있다. 예를 들어, 지터 상쇄 제어 구성요소(155)는 전류원의 이진 제어 넘버의 제1 비트(예를 들어, 최상위 비트(MSB))를 제1 논리 값(예를 들어, 하이 값, 이를테면 1)으로 설정하고 전부는 아니더라도 이진 제어 넘버의 적어도 일부 다른 비트를 제2 논리 값(예를 들어, 로우 값, 이를테면 0)으로 설정함으로써 전류원(230)의 전류 레벨을 전류원(230)의 동작 범위의 중간점으로 설정할 수 있다. 마찬가지로, 지터 상쇄 제어 구성요소(155)는 일부 경우에 전류원에 대한 이진 제어 넘버를 증분(이를테면 하나씩 증분)시킴으로써―예를 들어, 이진 제어 넘버의 최하위 비트(LSB)를 로우 논리 값으로부터 하이 논리 값으로 변경함으로써―전류원(230)의 전류 레벨을 다음 증분 전류 레벨로 설정할 수 있다.
이진 제어 넘버의 각 비트는 동작 간격에 대응할 수 있으며, 비트에 대한 하이 논리 값으로 설정되는 비트는 동작 간격의 상반부에 대응하고, 비트에 대한 로우 논리 값은 동작 간격의 하반부에 대응한다. 그에 따라, 지터 상쇄 제어 구성요소(155)는 하이 논리 값으로 설정되는 비트 및 로우 논리 값으로 설정되는 LSB가 갖는 지터(선행하는 비트들은 그것들의 이전에 결정된 값들로 유지되고 비트와 LSB 간 임의의 덜 높은 비트들(사이에 오는 비트들로 지칭될 수 있음)은 로우 논리 값으로 설정됨)를 하이 논리 값으로 설정되는 비트 및 하이 논리 값으로 설정되는 LSB가 갖는 지터(선행하는 비트들은 그것들의 이전에 결정된 값들로 유지되고 만약 있다면, 사이에 오는 비트들은 로우 논리 값으로 설정됨) 지터와 비교함으로써, 이진 제어 넘버의 다양한 비트를 설정하는 것(예를 들어, 하나씩)으로 진행할 수 있으며, 이는 유효 비트 내림차순에 기초할 수 있다.
하이 논리 값으로 설정된 비트 및 로우 논리 값으로 설정된 LSB가 갖는 지터가 하이 논리 값으로 설정된 비트 및 하이 논리 값으로 설정된 LSB가 갖는 지터보다 크다면, 지터 상쇄 제어 구성요소(155)는 그 비트에 대해 요구되는 논리 값이 하이 논리 값이라고 결정할 수 있다. 반대로, 하이 논리 값으로 설정된 비트 및 로우 논리 값으로 설정된 LSB가 갖는 지터가 하이 논리 값으로 설정된 비트 및 하이 논리 값으로 설정된 LSB가 갖는 지터보다 작다면, 지터 상쇄 제어 구성요소(155)는 그 비트에 대해 요구되는 논리 값이 로우 논리 값이라고 결정할 수 있다. 지터 상쇄 제어 구성요소(155)는 로우 논리 값의 LSB가 갖는 지터를 논리 하이 값의 LSB가 갖는 지터와 비교함으로써 LSB의 요구되는 값을 결정할 수 있으며, 각 더 높은 비트는 그것의 이전에 결정된 요구되는 값에 있다.
전류 동작 간격의 중간점에서 전류원(230)이 갖는 지터와 다음 증분 전류 레벨에서 전류원(230)이 갖는 지터의 비교에 기초한(예를 들어, 최대 또는 최소 전류 레벨 중 어느 하나에서 전류원(230)이 갖는 지터 비교와 대조적으로) 전류원(230)에 대해 요구되는 동작 간격들의 결정은 조정 알고리즘의 실행 동안 전류원(230)의 전류 레벨의 흔들림을 최소화할 수 있다. 이는 요구되는 전류 레벨의 결정을 유리하게 더 신속히 처리할 수 있다.
네 개의 동작 간격(예를 들어, 전류원(230)의 전체 동작 범위 및 세 개의 연속하여 더 작은 동작 간격)을 갖는 전류원(230)과 관련하여 도시되었지만, 조정 알고리즘(400)은 임의의 수의 동작 간격을 갖는 전류원(230)에 대해 요구되는 전류 레벨을 결정하는 것으로 확장될 수 있는 것으로 이해될 것이다.
도 5는 본 개시의 다양한 실시 예들에 따른 자동 성능 조절 지터 상쇄를 지원하는 조절 알고리즘(500)의 일례를 도시한다. 일부 경우에, 조정 알고리즘(500)은 클록 분배 시스템(100)을 갖고 지터 상쇄 구성요소(160)에 대한 제어 구성요소에 의해 구현될 수 있다. 예를 들어, 조정 알고리즘(500)은 도 1을 참조하여 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 구현될 수 있다.
조정 알고리즘(500)의 예에서, 전류원(230)은 IDAC일 수 있고, 지터 상쇄 제어 구성요소(155)는 3 비트를 포함할 수 있는 전류원(230)의 이진 제어 넘버를 설정함으로써 전류원(230)의 전류 레벨을 설정할 수 있다. 505에서, 지터 상쇄 제어 구성요소(155)는 IDAC의 이진 제어 넘버의 제1 비트(예를 들어, MSB)를 하이 논리 값일 수 있는 1로 설정할 수 있고, IDAC의 모든 다른 디지트를 로우 논리 값일 수 있는 0으로 설정할 수 있다.
510에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 MSB에 대해 요구되는 값을 결정할 수 있다. 예를 들어, 지터 상쇄 제어 구성요소(155)는 MSB를 1로 그리고 각 덜 높은 비트를 0으로 설정한 다음, 이진 제어 넘버를 하나씩 증분시키는 것이 지터 측정 구성요소(150)에 의해 측정된 지터량을 증가시키는지 감소시키는지(예를 들어, 지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 101 대 100으로 설정함에 따라 높은지 낮은지) 결정할 수 있다. 지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 101 대 100으로 설정함에 따라 높은 경우, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 MSB에 대해 요구되는 값이 0이라고 결정할 수 있다. 반대로, 지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 101 대 100으로 설정함에 따라 낮은 경우, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 MSB에 대해 요구되는 값이 1이라고 결정할 수 있다.
515에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 중간 비트에 대해 요구되는 값을 결정할 수 있다. 예를 들어, 지터 상쇄 제어 구성요소(155)는 중간 비트를 1로 그리고 각 덜 높은 비트를 0으로 설정한 다음, 이진 제어 넘버를 하나씩 증분시키는 것이 지터 측정 구성요소(150)에 의해 측정된 지터량을 증가시키는지 감소시키는지(예를 들어, 지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 x11 대 x10으로 설정함(여기서 x는 510에서 결정된 MSB의 요구되는 값)에 따라 높은지 낮은지) 결정할 수 있다.
지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 x11 대 x10으로 설정함에 따라 높은 경우, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 중간 비트에 대해 요구되는 값이 0이라고 결정할 수 있다. 반대로, 지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 x11 대 x10으로 설정함에 따라 낮은 경우, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 중간 비트에 대해 요구되는 값이 1이라고 결정할 수 있다.
520에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 LSB에 대해 요구되는 값을 결정할 수 있다. 예를 들어, 지터 상쇄 제어 구성요소(155)는 LSB를 0으로 설정한 다음, 이진 제어 넘버를 하나씩 증분시키는 것이 지터 측정 구성요소(150)에 의해 측정된 지터량을 증가시키는지 감소시키는지(예를 들어, 지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 xy1 대 xy0으로 설정함(여기서 x는 510에서 결정된 MSB의 요구되는 값이고 y는 515에서 결정된 중간 비트의 요구되는 값)에 따라 높은지 낮은지) 결정할 수 있다.
지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 xy1 대 xy0으로 설정함에 따라 높은 경우, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 LSB에 대해 요구되는 값이 0이라고 결정할 수 있다. 반대로, 지터 측정 구성요소(150)에 의해 측정된 지터량이 이진 제어 넘버를 xy1 대 xy0으로 설정함에 따라 낮은 경우, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 LSB에 대해 요구되는 값이 1이라고 결정할 수 있다.
525에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 각 비트를 대응하는 요구되는 값으로 설정할 수 있고 그에 따라 전류원(230)의 전류 레벨을 요구되는 전류 레벨로 설정할 수 있다. 3-비트 이진 제어 넘버로 도시되어 있지만, 조정 알고리즘(500)은 임의의 길이의 이진 제어 넘버의 각 비트의 요구되는 값을 결정하는 것으로 확장될 수 있는 것으로 이해될 것이다.
도 6은 본 개시의 다양한 실시 예에 따른 자동 성능 조절 지터 상쇄를 지원하는 클록 분배 시스템에 대한 타이밍도(600)의 일례를 도시한다. 일부 경우에, 타이밍도(600)는 도 1을 참조하여 설명된 클록 분배 시스템(100)과 같은 시스템의 동작을 도시할 수 있다.
신호 605는 리셋 신호를 포함할 수 있고, 신호 605의 양의 펄스는 클록 분배 시스템(100)을 리셋할 수 있다. 신호 610은 지터 상쇄 시스템(125)에 대한(그리고 그에 따라 지터 측정 구성요소(150), 지터 상쇄 제어 구성요소(155) 및 지터 상쇄 구성요소(160)에 대한) 활성화 신호를 포함할 수 있다. 일부 경우에, 신호 610은 클록 분배 시스템(100)에 포함된 DLL이 지연 잠금을 이룰 때까지 로우 논리 값을 보일 수 있고, 그 다음 신호 610은 하이 논리 값을 보일 수 있다. 지터 상쇄 제어 구성요소(155)는 신호 610이 하이 논리 값에 있을 때 조정 알고리즘(400) 또는 조정 알고리즘(500)과 같은 조정 알고리즘을 자동으로 실행할 수 있다.
신호 615는 피드백 신호(137)와 입력 신호(105) 간 지터를 나타낼 수 있고, 그에 따라 출력 신호(110)와 입력 신호(105) 간 지터량을 반영할 수 있다. 신호 620은 지터 측정 구성요소(150)에 의해 생성 및 출력될 수 있고 지터 상쇄 제어 구성요소(155)에 의해 수신될 수 있다. 일부 경우에, 신호 620의 진폭은 지터 상쇄 제어 구성요소(155)에 의해 측정된 지터량(예를 들어, 크기)을 나타낼 수 있다.
신호 625는 지터 상쇄 구성요소(160)에 포함된 전류원(230)의 현재 레벨을 나타낼 수 있다. 지터 상쇄 제어 구성요소(155)에 의해 생성 및 출력될 수 있고 지터 상쇄 구성요소(160)에 의해 수신될 수 있는 신호 630은 전류원(230)에 대한 제어 신호를 포함할 수 있다. 예를 들어, 신호 630은 전류원(230)에 대한 이진 제어 넘버를 포함할 수 있다. 타이밍도(600)의 예에 도시된 바와 같이, 이진 제어 넘버는 6 비트를 가질 수 있다.
신호 635는 지터 상쇄 제어 구성요소(155)에 의해 생성될 수 있고 신호 620에 의해 표시되는 바와 같이 지터 레벨들의 비교를 나타낼 수 있다. 조정 알고리즘을 실행할 때, 지터 상쇄 제어 구성요소(155)는 여기서 설명된 바와 같이, 신호 635가 하이 논리 값을 보이는지 로우 논리 값을 보이는지에 기초하여 이진 제어 넘버의 비트들의 요구되는 값들을 결정할 수 있다.
예를 들어, 640 및 645에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 MSB에 대해 요구되는 값을 결정할 수 있다. 640에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 초기 값을 100000으로 설정할(또는 이진 제어 넘버의 초기 값은 100000으로 사전 구성될) 수 있으며, 이는 전류원의 전류 레벨을 신호 625에 의해 도시된 대응하는 레벨로 설정할 수 있다. 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해).
645에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 100001로 증분시키고(신호 630에 의해 도시됨), 이에 따라 전류원(230)의 전류 레벨을 다음 증분 전류 레벨로 조정한다(신호 625에 의해 도시됨). 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해). 지터 상쇄 제어 구성요소(155)는 640에서 지터에 비해 지터가 증가했는지 감소했는지를 결정할 수 있다. 신호 635는 하이 논리 값으로 유지될 수 있으며, 이는 이진 제어 넘버가 100001로 설정되며 지터가 640에서의 지터에 비해 감소했음을 나타낼 수 있다. 그에 따라, 타이밍도(600)의 예에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 MSB에 대해 요구되는 값이 1이라고 결정할 수 있다.
650 및 655에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 제2 비트에 대해 요구되는 값을 결정할 수 있다(유효 비트 내림차순으로). 650에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 110000으로 설정할 수 있으며(신호 630에 의해 도시된 바와 같이), 이는 전류원의 현재 레벨을 신호 625에 의해 도시된 대응하는 레벨로 설정할 수 있다. 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해).
655에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 110001로 증분시키고(신호 630에 의해 도시됨), 이에 따라 전류원(230)의 전류 레벨을 다음 증분 전류 레벨로 조정한다(신호 625에 의해 도시됨). 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해). 지터 상쇄 제어 구성요소(155)는 650에서 지터에 비해 지터가 증가했는지 감소했는지를 결정할 수 있다. 신호 635는 하이 논리 값으로 유지될 수 있으며, 이는 이진 제어 넘버가 110001로 설정되며 지터가 650에서의 지터에 비해 감소했음을 나타낼 수 있다. 그에 따라, 타이밍도(600)의 예에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 제2 비트에 대해 요구되는 값이 1이라고 결정할 수 있다.
660 및 665에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 제3 비트에 대해 요구되는 값을 결정할 수 있다(유효 비트 내림차순으로). 660에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 111000으로 설정할 수 있으며(신호 630에 의해 도시된 바와 같이), 이는 전류원의 현재 레벨을 신호 625에 의해 도시된 대응하는 레벨로 설정할 수 있다. 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해).
665에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 111001로 증분시키고(신호 630에 의해 도시됨), 이에 따라 전류원(230)의 전류 레벨을 다음 증분 전류 레벨로 조정한다(신호 625에 의해 도시됨). 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해). 지터 상쇄 제어 구성요소(155)는 660에서 지터에 비해 지터가 증가했는지 감소했는지를 결정할 수 있다. 신호 635는 로우 논리 값으로 전이될 수 있으며, 이는 이진 제어 넘버가 110001로 설정되며 지터가 660에서의 지터에 비해 증가했음을 나타낼 수 있다. 그에 따라, 타이밍도(600)의 예에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 제3 비트에 대해 요구되는 값이 0이라고 결정할 수 있다.
670 및 675에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 제4 비트에 대해 요구되는 값을 결정할 수 있다(유효 비트 내림차순으로). 670에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 110100으로 설정할 수 있으며(신호 630에 의해 도시된 바와 같이), 이는 전류원의 현재 레벨을 신호 625에 의해 도시된 대응하는 레벨로 설정할 수 있다. 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해).
675에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 110101로 증분시키고(신호 630에 의해 도시됨), 이에 따라 전류원(230)의 전류 레벨을 다음 증분 전류 레벨로 조정한다(신호 625에 의해 도시됨). 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해). 지터 상쇄 제어 구성요소(155)는 670에서 지터에 비해 지터가 증가했는지 감소했는지를 결정할 수 있다. 신호 635는 로우 논리 값으로 유지될 수 있으며, 이는 이진 제어 넘버가 110101로 설정되며 지터가 670에서의 지터에 비해 증가했음을 나타낼 수 있다. 그에 따라, 타이밍도(600)의 예에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 제4 비트에 대해 요구되는 값이 0이라고 결정할 수 있다.
680 및 685에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 제5 비트에 대해 요구되는 값을 결정할 수 있다(유효 비트 내림차순으로). 680에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 110010으로 설정할 수 있으며(신호 630에 의해 도시된 바와 같이), 이는 전류원의 현재 레벨을 신호 625에 의해 도시된 대응하는 레벨로 설정할 수 있다. 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해).
685에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 110011로 증분시키고(신호 630에 의해 도시됨), 이에 따라 전류원(230)의 전류 레벨을 다음 증분 전류 레벨로 조정한다(신호 625에 의해 도시됨). 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해). 지터 상쇄 제어 구성요소(155)는 680에서 지터에 비해 지터가 증가했는지 감소했는지를 결정할 수 있다. 신호 635는 로우 논리 값으로 유지될 수 있으며, 이는 이진 제어 넘버가 110011로 설정되며 지터가 680에서의 지터에 비해 증가했음을 나타낼 수 있다. 그에 따라, 타이밍도(600)의 예에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 제5 비트에 대해 요구되는 값이 0이라고 결정할 수 있다.
690 및 695에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 LSB에 대해 요구되는 값을 결정할 수 있다. 690에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 110000으로 설정할 수 있으며(신호 630에 의해 도시된 바와 같이), 이는 전류원의 현재 레벨을 신호 625에 의해 도시된 대응하는 레벨로 설정할 수 있다. 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해).
695에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버를 110001로 증분시키고(신호 630에 의해 도시됨), 이에 따라 전류원(230)의 전류 레벨을 다음 증분 전류 레벨로 조정한다(신호 625에 의해 도시됨). 지터 측정 구성요소(150)는 관련 지터량을 결정하고 결정된 지터량을 지터 상쇄 제어 구성요소(155)에 전달할 수 있다(예를 들어, 신호 620을 통해). 지터 상쇄 제어 구성요소(155)는 690에서 지터에 비해 지터가 증가했는지 감소했는지를 결정할 수 있다. 신호 635는 하이 논리 값으로 전이될 수 있으며, 이는 이진 제어 넘버가 110001로 설정되며 지터가 690에서의 지터에 비해 감소했음을 나타낼 수 있다. 그에 따라, 타이밍도(600)의 예에서, 지터 상쇄 제어 구성요소(155)는 이진 제어 넘버의 LSB에 대해 요구되는 값이 1이라고 결정할 수 있다.
이진 제어 넘버의 요구되는 값을 110001로 결정하면, 지터 상쇄 제어 구성요소(155)는 클록 분배 시스템(100)의 동작의 일부 변화, 이를테면 클록 분배 시스템(100)의 셧다운 및 재시작 또는 일부 동작 파라미터의 변화까지 이진 제어 넘버를 110001로 설정 또는 유지할 수 있다. 일부 경우에, 전력을 절감하기 위해, 지터 상쇄 시스템(125)(예를 들어, 지터 측정 구성요소(150) 및 지터 상쇄 제어 구성요소(155))의 양태들은 비활성화될 수 있으며, 지터 상쇄 제어 구성요소(155)는 전류원(230)의 전류 레벨을 요구되는 전류 레벨로 설정한다(이를테면, 이진 제어 넘버를 요구되는 값으로 설정한다).
도 7는 본 개시의 실시 예들에 따른 자동 성능 조절 지터 상쇄를 위한 방법(700)을 도시한 흐름도를 도시한다. 방법(700)의 동작들은 여기서 설명된 바와 같은 지터 상쇄 시스템(125) 또는 그것의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(700)의 동작들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다. 일부 예에서, 지터 상쇄 시스템(125)은 메모리 디바이스와 같은 전자 디바이스의 기능적 요소들을 제어하여 후술될 기능들을 수행하기 위한 코드 집합을 실행할 수 있다. 추가적으로 또는 대안적으로, 지터 상쇄 시스템(125)이 전용 하드웨어를 사용하여 후술될 기능들의 양태들을 수행할 수 있다.
일부 경우에, 방법은 다음 단게를 포함할 수 있다―및 여기서 설명된 바와 같은 장치는 다음을 위한 특징부들, 수단들 또는 지시들을 포함할 수 있다―제1 클록 신호와 제2 클록 신호 간 제1 지터량을 결정하는 단계로서, 상기 제1 지터량은 전류원을 제1 전류 레벨로 설정하는, 상기 제1 지터량을 결정하는 단계, 상기 제1 클록 신호와 상기 제2 클록 신호 간 제2 지터량을 결정하는 단계로서, 상기 제2 지터량은 상기 전류원을 제2 전류 레벨로 설정하는, 상기 제2 지터량을 결정하는 단계, 상기 제1 지터량 및 상기 제2 지터량을 비교하는 단계, 상기 제1 지터량 및 상기 제2 지터량을 비교하는 것에 적어도 부분적으로 기초하여 상기 전류원에 대해 요구되는 전류 레벨을 결정하는 단계, 및 상기 요구되는 전류 레벨을 결정하는 것에 적어도 부분적으로 기초하여 상기 전류원을 상기 요구되는 전류 레벨로 설정하는 단계.
일부 예에서, 전류원은 디지털로 조정되는 전류원일 수 있다. 상술한 방법 및 장치의 일부 예는 이진 제어 넘버를 설정함으로써 전류원을 전류 레벨로 설정하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다. 일부 예에서, 전류원을 제2 전류 레벨로 설정하는 것은 이진 제어 넘버를 하나씩 조절하는 것을 포함할 수 있다.
일부 예에서, 상기 전류원에 대해 상기 요구되는 전류 레벨을 결정하는 단계는 상기 이진 제어 넘버의 각 비트에 대해 요구되는 값을 유효도 내림차순으로 결정하는 단계를 포함할 수 있다. 상술한 방법 및 장치의 일부 예는 상기 제1 클록 신호와 상기 제2 클록 신호 간, 상기 비트를 하이 논리 값으로 그리고 상기 이진 제어 넘버의 일부 덜 높은 비트(예를 들어, 각각의 덜 높은 비트)를 로우 논리 값으로 설정하는 것과 연관되는 초기 지터량을 결정하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다. 상술한 방법 및 장치의 일부 예는 상기 제1 클록 신호와 상기 제2 클록 신호 간, 상기 LSB를 하이 논리 값으로 설정하는 것과 연관되는 다음 지터량을 결정하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다. 상술한 방법 및 장치의 일부 예에서, 상기 LSB를 상기 하이 논리 값으로 설정하는 단계는: 상기 이진 제어 넘버를 하나씩 증분시키는 단계를 포함한다.
상술한 방법 및 장치의 일부 예는 상기 초기 지터량 및 상기 다음 지터량을 결정하는 것에 적어도 부분 기반하여 상기 비트의 상기 요구되는 값을 상기 하이 논리 값 또는 상기 로우 논리 값으로서 결정하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다. 상술한 방법 및 장치의 일부 예는 상기 다음 지터량이 상기 초기 지터량 미만일 수 있을 때 상기 비트의 상기 요구되는 값을 상기 하이 논리 값으로서 결정하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다. 상술한 방법 및 장치의 일부 예는 상기 다음 지터량이 상기 초기 지터량을 초과할 수 있을 때 상기 비트의 상기 요구되는 값을 상기 로우 논리 값으로서 결정하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다.
상술한 방법 및 장치의 일부 예에서, 상기 전류원에 대해 상기 요구되는 전류 레벨을 결정하는 단계는 상기 제1 지터량 및 상기 제2 지터량을 적어도 부분적으로 기초하여 상기 전류원에 대해 동작 범위의 상반부 또는 하반부로서 제1 동작 간격을 결정하는 단계를 포함할 수 있다. 상술한 방법 및 장치의 일부 예는 전류 동작 간격 내 중간 전류 레벨과 연관된 초기 지터량을 상기 전류 동작 간격 내 다음 증분의 전류 레벨과 연관된 다음 지터량과 비교하는 것에 적어도 부분적으로 기초하여 상기 전류원에 대해 하나 이상의 연속적인 동작 간격을 결정하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을더 포함할 수 있다. 상술한 방법 및 장치의 일부 예는 상기 다음 지터량이 상기 초기 지터량 미만인 경우 상기 전류 동작 간격의 상기 상반부로서 연속적인 동작 간격을 결정하고, 상기 다음 지터량이 상기 초기 지터량을 초과하는 경우 상기 전류 동작 간격의 상기 하반부로서 상기 연속적인 동작 간격을 결정하기 위한 프로세스들, 특징부들, 수단들 또는 지시들을 더 포함할 수 있다.
상술한 방법 및 장치의 일부 예에서, 상기 제2 클록 신호는 메모리 디바이스의 더블 데이터 레이트(DDR) 출력 인터페이스에 대한 데이터 스트로브일 수 있다.
예를 들어, 705에서, 지터 상쇄 시스템(125)은 제1 클록 신호와 제2 클록 신호 간 제1 지터량을 결정할 수 있으며, 상기 제1 지터량은 전류원(예를 들어, 지터 상쇄 구성요소(160)에 포함되는 전류원)을 제1 전류 레벨로 설정한다. 705의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 705의 동작들의 양태들은 도여기서 설명된 바와 같은 지터 측정 구성요소(150)로부터 수신되는 하나 이상의 신호에 기초하여 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
710에서, 지터 상쇄 시스템(125)은 상기 제1 클록 신호와 상기 제2 클록 신호 간 제2 지터량을 결정할 수 있으며, 상기 제2 지터량은 상기 전류원을 제2 전류 레벨로 설정한다. 710의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 710의 동작들의 양태들은 도여기서 설명된 바와 같은 지터 측정 구성요소(150)로부터 수신되는 하나 이상의 신호에 기초하여 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
715에서, 지터 상쇄 시스템(125)은 상기 제1 지터량 및 상기 제2 지터량을 비교할 수 있다. 715의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 715의 동작들의 양태들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
720에서, 지터 상쇄 시스템(125)은 상기 제1 지터량 및 상기 제2 지터량을 비교하는 것에 기초하여 상기 전류원에 대해 요구되는 전류 레벨을 결정할 수 있다. 720의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 720의 동작들의 양태들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
725에서, 지터 상쇄 시스템(125)은 상기 요구되는 전류 레벨을 결정하는 것에 기초하여 상기 전류원을 상기 요구되는 전류 레벨로 설정할 수 있다. 예를 들어, 지터 상쇄 시스템(125)은 전류원에 대한 이진 제어 넘버를 지정할 수 있거나 몇 개의 전류 레벨을 포함하는 전류 레벨 증분 또는 감소를 나타낼 수 있다. 725의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 725의 동작들의 양태들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
도 8은 본 개시의 실시 예들에 따른 지터 상쇄 구성요소(160)에 포함되는 전류원(230)에 대한 이진 제어 넘버의 비트를 설정하기 위한 방법(800)을 도시한 흐름도를 도시한다. 방법(800)의 동작들은 여기서 설명된 바와 같은 지터 상쇄 시스템(125) 또는 그것의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(800)의 동작들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다. 일부 예에서, 지터 상쇄 시스템(125)은 메모리 디바이스와 같은 전자 디바이스의 기능적 요소들을 제어하여 후술될 기능들을 수행하기 위한 코드 집합을 실행할 수 있다. 추가적으로 또는 대안적으로, 지터 상쇄 시스템(125)이 전용 하드웨어를 사용하여 후술될 기능들의 양태들을 수행할 수 있다.
805에서, 지터 상쇄 시스템(125)은 상기 제1 클록 신호와 상기 제2 클록 신호 간 초기 지터량을 결정할 수 있으며, 상기 초기 지터량은 상기 비트를 하이 논리 값(예를 들어, 1)으로 그리고 각각의 덜 높은 비트를 로우 논리 값(예를 들어, 0)으로 설정하는 것과 연관된다. 805의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 805의 동작들의 양태들은 도여기서 설명된 바와 같은 지터 측정 구성요소(150)로부터 수신되는 하나 이상의 신호에 기초하여 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
810에서, 지터 상쇄 시스템(125)은 상기 제1 클록 신호와 상기 제2 클록 신호 간 다음 지터량을 결정할 수 있으며, 상기 다음 지터량은 상기 이진 제어 넘버의 상기 LSB를 상기 하이 논리 값으로 설정하는 것(예를 들어, 이진 제어 넘버를 하나씩 증분하여)과 연관된다. 810의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 810의 동작들의 양태들은 도여기서 설명된 바와 같은 지터 측정 구성요소(150)로부터 수신되는 하나 이상의 신호에 기초하여 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
815에서, 지터 상쇄 시스템(125)은 상기 초기 지터량 및 상기 다음 지터량을 결정하는 것에 기초하여 상기 비트의 상기 요구되는 값을 상기 하이 논리 값 또는 상기 로우 논리 값으로서 결정할 수 있다. 예를 들어, 지터 상쇄 시스템(125)은 상기 다음 지터량이 상기 초기 지터량 미만일 때 상기 비트의 상기 요구되는 값을 상기 하이 논리 값으로서 결정할 수 있고, 상기 다음 지터량이 상기 초기 지터량을 초과할 때 상기 비트의 상기 요구되는 값을 상기 로우 논리 값으로서 결정할 수 있다. 815의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 815의 동작들의 양태들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
820에서, 지터 상쇄 시스템(125)은 상기 요구되는 값에 기초하여 상기 이진 제어 넘버의 상기 비트를 설정할 수 있다. 855의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 855의 동작들의 양태들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
도 9는 본 개시의 실시 예들에 따른 지터 상쇄 구성요소(160)에 포함되는 전류원(230)의 요구되는 전류 레벨을 결정하기 위한 방법(900)을 도시한 흐름도를 도시한다. 방법(900)의 동작들은 여기서 설명된 바와 같은 지터 상쇄 시스템(125) 또는 그것의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다. 일부 예에서, 지터 상쇄 시스템(125)은 메모리 디바이스와 같은 전자 디바이스의 기능적 요소들을 제어하여 후술될 기능들을 수행하기 위한 코드 집합을 실행할 수 있다. 추가적으로 또는 대안적으로, 지터 상쇄 시스템(125)이 전용 하드웨어를 사용하여 후술될 기능들의 양태들을 수행할 수 있다.
905에서, 지터 상쇄 시스템(125)은 제1 클록 신호와 제2 클록 신호 간 제1 지터량을 결정할 수 있으며, 상기 제1 지터량은 상기 전류원(230)을 제1 전류 레벨로 설정한다. 905의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 905의 동작들의 양태들은 도여기서 설명된 바와 같은 지터 측정 구성요소(150)로부터 수신되는 하나 이상의 신호에 기초하여 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
910에서, 지터 상쇄 시스템(125)은 상기 제1 클록 신호와 상기 제2 클록 신호 간 제2 지터량을 결정할 수 있으며, 상기 제2 지터량은 상기 전류원(230)을 제2 전류 레벨로 설정한다. 910의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 910의 동작들의 양태들은 도여기서 설명된 바와 같은 지터 측정 구성요소(150)로부터 수신되는 하나 이상의 신호에 기초하여 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
915에서, 지터 상쇄 시스템(125)은 상기 제1 지터량 및 상기 제2 지터량을 적어도 부분적으로 기초하여 상기 전류원(230)에 대해 동작 범위의 상반부 또는 하반부로서 제1 동작 간격을 결정할 수 있다. 935의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 935의 동작들의 양태들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
920에서, 지터 상쇄 시스템(125)은 전류 동작 간격 내 중간 전류 레벨과 연관된 초기 지터량을 상기 전류 동작 간격 내 다음 증분의 전류 레벨과 연관된 다음 지터량과 비교하는 것에 적어도 부분적으로 기초하여 상기 전류원(230)에 대해 하나 이상의 연속적인 동작 간격을 결정할 수 있다. 920의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 920의 동작들의 양태들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
925에서, 지터 상쇄 시스템(125)은 상기 연속적인 동작 간격을 결정하는 것에 기초하여 상기 전류원(230)을 상기 요구되는 전류 레벨로 설정할 수 있다. 예를 들어, 지터 상쇄 시스템(125)은 전류원(230)의 전류 레벨을 최종 동작 간격의 중간점으로 설정할 수 있으며, 최종 동작 간격은 지터 상쇄 시스템(125)이 전류원(230)의 전류 레벨을 제어할 수 있는 가장 세밀한 세분화에 대응한다. 일부 경우에, 전류원(230)은 IDAC일 수 있고, 전류원에 대한 이진 제어 넘버의 각 비트는 동작 간격에 대응할 수 있으며, 하이 논리 값으로 설정되는 비트는 대응하는 동작 간격의 상반부를 나타내고, 로우 논리 값으로 설정되는 비트는 대응하는 동작 간격의 하반부를 나타낸다. 945의 동작들은 여기서 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 945의 동작들의 양태들은 여기서 설명된 바와 같은 지터 상쇄 제어 구성요소(155)에 의해 수행될 수 있다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들이 재배열되거나 그 외 다르게 수정될 수 있으며, 다른 구현 예들이 가능하다는 점에 유의해야 한다. 뿐만 아니라, 상기 방법들 중 둘 이상으로부터의 실시 예들은 조합될 수 있다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술및 기법을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호들을 하나의 신호로서 도시할 수 있으나; 해당 기술분야의 통상의 기술자에 의해 신호가 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것이 이해될 것이다.
여기서 사용될 때, "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지는 않는 전기 회로의 노드를 지칭한다. 그에 따라, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기들 및 저항기들로 이루어지는 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현들도 또한 가능하다. "가상 접지시키는 것" 또는 "가상 접지되는"은 대략 0V에 연결됨을 의미한다.
"전자 통신" 및 "접속된"이라는 용어는 구성요소들 간 전자 흐름을 지원하는 구성요소들 간 관계를 지칭한다. 이는 구성요소들 간 직접 연결이 포함할 수도 있고 중간 구성요소들을 포함할 수도 있다. 서로 전자 통신하거나 접속되는 구성요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예를 들어, 여자된 회로에서) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예를 들어, 여자되지 않은 회로에서) 회로가 여자될 시 전자들 또는 신호들을 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신하거나 접속될 수 있다.
여기서 사용될 때, "실질적으로"라는 용어는 변형된 특성(예를 들어, 실질적으로 용어에 의해 변형된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 근접함을 의미한다.
여기서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 하위 영역들의 전도성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯한 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단들에 의해 수행될 수 있다.
여기서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 대부분 캐리어가 전자들이다)이면, FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형(즉, 대부분 캐리어가 홀들이다)이면, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각, n-형 FET 또는 p-형 FET에 인가하면 채널이 전도하게 될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여, 여기에 제시된 설명은 예시적인 구성들을 설명하고 구현될 수 있거나 본 청구범위의 범위 내에 있는 모든 예를 나타내지는 않는다. 여기서 사용된 "대표적인"이라는 용어는 "예, 사례 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이러한 구체적인 세부 사항들 없이도 실시될 수 있다. 일부 사례에서, 주지된 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성요소는 참조 라벨 다음 유사한 구성요소들을 구별하는 대시 기호 및 제2 라벨이 뒤따르는 것에 의해 구별될 수 있다. 본 명세서에서 단지 제1 참조 라벨이 사용될 경우, 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 구성요소에 설명이 적용 가능하다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술및 기법을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다.
여기서의 개시와 관련되어 설명된 다양한 예시적인 블록 및 모듈은 여기서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 논리 소자, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상적인 프로세서, 제어기, 마이크로 제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, 디지털 신호 프로세서(DSP) 및 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련되는 하나 이상의 마이크로 프로세서 또는 임의의 다른 그러한 구성)으로 구현될 수도 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능한 매체 상에 하나 이상의 지시 또는 코드로서 저장되거나 송신될 수 있다. 다른 예들 및 구현들이 본 개시 내용 및 첨부된 청구범위의 범위 내이다. 예를 들어, 소프트웨어의 성질에 기인하여, 상술된 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수도 있다. 또한, 청구범위를 비롯하여 여기서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전달하는 것을 가능하게 하는 임의의 매체를 비롯하여 비일시적 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 비일시적 저장 매체는 범용 또는 전용 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한 없이, 비일시적 컴퓨터 판독 가능 매체는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 수송 또는 저장하는 데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 액세스될 수 있는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 그 외 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 그 외 다른 자기 저장 장치들 또는 임의의 그 외 다른 비일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 적절하게 컴퓨터 판독 가능 매체로 칭해진다. 예를 들어, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 사용하여 웹 사이트, 서버 또는 그 외 다른 원격 소스에서 소프트웨어가 전송된다면, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선 (DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는 여기서 사용될 때, CD, 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 이때 디스크들(disks)은 일반적으로 데이터를 자기적으로 재생하는 한편 디스크들(discs)은 데이터를 레이저로 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
여기서의 설명은 해당 기술분야의 통상의 기술자가 본 개시 내용을 제조 또는 사용할 수 있게 하기 위해 제공된다. 해당 기술분야의 통상의 기술자들에게 본 개시에 대한 다양한 변형이 쉽게 이해될 것이고, 여기에 정의된 일반적 원리들은 본 개시의 범위에서 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 여기서 설명된 예들 및 설계들로 제한되지 않고, 여기에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (25)

  1. 장치로서,
    입력 클록 신호를 수신하고 지연된 클록 신호를 출력하도록 구성된 피드백 루프를 포함하며, 상기 피드백 루프는;
    상기 피드백 루프의 순방향 경로로, 공급 전압에 반비례하는 제1 지연을 도입하도록 구성된 제1 지연 구성요소; 및
    상기 피드백 루프의 상기 순방향 경로로, 상기 공급 전압에 비례하는 제2 지연을 도입하도록 구성된 제2 지연 구성요소를 포함하는, 장치.
  2. 청구항 1에 있어서, 상기 제2 지연 구성요소는:
    상기 입력 클록 신호와 상기 지연된 클록 신호 간 지터(jitter)량을 결정하도록 구성된 측정 회로;
    상기 지터량에 적어도 부분적으로 기초하여 전류원의 전류 레벨을 조절하도록 구성된 제어 구성요소; 및
    상기 공급 전압 및 상기 전류원의 상기 전류 레벨에 적어도 부분적으로 기초하여 상기 피드백 루프의 상기 순방향 경로로 상기 제2 지연을 도입하도록 구성된 상쇄 회로를 포함하는, 장치.
  3. 청구항 2에 있어서, 상기 공급 전압의 변화에 대한 상기 제2 지연 구성요소의 응답은 상기 전류원의 상기 전류 레벨에 반비례하는, 장치.
  4. 청구항 1에 있어서, 상기 제2 지연 구성요소는:
    디지털로 조정되는 전류 레벨에 적어도 부분적으로 기초하고 상기 공급 전압에 비례하는 제1 바이어스 전압을 생성하도록 구성된 바이어스 회로; 및
    상기 제1 바이어스 전압에 의해 바이어싱되도록 그리고 상기 제1 바이어스 전압에 정비례하는 상기 피드백 루프의 상기 순방향 경로로 지연을 도입하도록 구성된 지연 회로를 포함하는, 장치.
  5. 청구항 1에 있어서, 상기 지연된 클록 신호는 메모리 디바이스의 출력 인터페이스에 대한 데이터 스트로브 신호를 포함하는, 장치.
  6. 청구항 5에 있어서, 상기 메모리 디바이스의 상기 출력 인터페이스는 더블 데이터 레이트(DDR) 출력 인터페이스인, 장치.
  7. 장치로서,
    전류원의 전류 레벨에 적어도 부분적으로 기초하고 공급 전압에 비례하는 제1 바이어스 전압을 생성하도록 구성된 바이어스 회로;
    입력 클록 신호를 수신하도록 그리고 상기 입력 클록 신호와 출력 클록 신호 간에 지연을 도입하도록 구성된 지연 회로로서, 상기 지연은 상기 제1 바이어스 전압에 비례하는, 상기 지연 회로를 포함하는, 장치.
  8. 청구항 7에 있어서,
    상기 공급 전압에 반비례하는 제2 바이어스 전압을 생성하도록 구성된 제2 바이어스 회로를 더 포함하고;
    상기 지연 회로에 의해 도입되는 상기 지연은 상기 제2 바이어스 전압에 반비례하는, 장치.
  9. 청구항 7에 있어서,
    상기 전류원에 대한 이진 제어 넘버의 각 비트에 대해 요구되는 값을 유효도 내림차순으로 결정하는 것에 적어도 부분적으로 기초하여 상기 전류원의 상기 전류 레벨을 제어하도록 구성된 상태 기계를 더 포함하는, 장치.
  10. 청구항 9에 있어서, 상기 이진 제어 넘버의 비트의 상기 요구되는 값을 결정하는 것은:
    상기 입력 클록 신호와 상기 출력 클록 신호 간 제1 지터량을 결정하는 것으로서, 상기 제1 지터량은 상기 비트를 하이 논리 값으로 그리고 상기 이진 제어 넘버의 각각의 덜 높은 비트를 로우 논리 값으로 설정하는 것과 연관되는, 상기 제1 지터량을 결정하는 것;
    상기 입력 클록 신호와 상기 출력 클록 신호 간 제2 지터량을 결정하는 것으로서, 상기 제2 지터량은 상기 이진 제어 넘버의 최하위 비트(LSB)를 상기 하이 논리 값으로 설정하는 것과 연관되는, 상기 제2 지터량을 결정하는 것; 및
    상기 제1 지터량 및 상기 제2 지터량을 결정하는 것에 적어도 부분 기반하여 상기 비트의 상기 요구되는 값을 상기 하이 논리 값 또는 상기 로우 논리 값으로서 결정하는 것을 포함하는, 장치.
  11. 청구항 10에 있어서, 상기 비트의 상기 요구되는 값을 상기 하이 논리 값 또는 상기 로우 논리 값으로서 결정하는 것은:
    상기 제2 지터량이 상기 제1 지터량 미만일 때 상기 비트의 상기 요구되는 값을 상기 하이 논리 값으로서 결정하는 것; 및
    상기 제2 지터량이 상기 제1 지터량을 초과할 때 상기 비트의 상기 요구되는 값을 상기 로우 논리 값으로서 결정하는 것을 포함하는, 장치.
  12. 청구항 7에 있어서, 상기 지연 회로는 상기 입력 클록 신호를 수신하는 입력 노드와 상기 출력 클록 신호를 출력하는 출력 노드 사이에 오는 복수의 직렬 인버터를 포함하는, 장치.
  13. 청구항 12에 있어서, 상기 복수의 인버터 각각은:
    상기 제1 바이어스 전압에 적어도 부분적으로 기초하여 풀-업 트랜지스터로서 구성되는 제1 트랜지스터; 및
    제2 바이어스 전압에 적어도 부분적으로 기초하여 풀-다운 트랜지스터로서 구성되는 제2 트랜지스터를 포함하는, 장치.
  14. 청구항 7에 있어서, 상기 지연은:
    상기 전류원의 상기 전류 레벨에 반비례하는 제1 지연 부분; 및
    상기 공급 전압에 비례하는 제2 지연 부분을 포함하는, 장치.
  15. 청구항 7에 있어서,
    상기 입력 클록 신호는 메모리 디바이스에 대한 기준 클록과 연관되고;
    상기 출력 클록 신호는 상기 메모리 디바이스에 대한 데이터 스트로브 신호와 연관되는, 장치.
  16. 방법으로서,
    제1 클록 신호와 제2 클록 신호 간 제1 지터량을 결정하는 단계로서, 상기 제1 지터량은 전류원을 제1 전류 레벨로 설정하는, 상기 제1 지터량을 결정하는 단계;
    상기 제1 클록 신호와 상기 제2 클록 신호 간 제2 지터량을 결정하는 단계로서, 상기 제2 지터량은 상기 전류원을 제2 전류 레벨로 설정하는, 상기 제2 지터량을 결정하는 단계;
    상기 제1 지터량 및 상기 제2 지터량을 비교하는 단계;
    상기 제1 지터량 및 상기 제2 지터량을 비교하는 것에 적어도 부분적으로 기초하여 상기 전류원에 대해 요구되는 전류 레벨을 결정하는 단계; 및
    상기 요구되는 전류 레벨을 결정하는 것에 적어도 부분적으로 기초하여 상기 전류원을 상기 요구되는 전류 레벨로 설정하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 전류원은 디지털로 조정되는 전류원이고;
    상기 전류원을 전류 레벨로 설정하는 단계는 이진 제어 넘버를 설정하는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서,
    상기 이진 제어 넘버를 하나씩 조절함으로써 상기 전류원을 상기 제2 전류 레벨로 설정하는 단계를 더 포함하는, 방법.
  19. 청구항 17에 있어서, 상기 전류원에 대해 상기 요구되는 전류 레벨을 결정하는 단계는:
    상기 이진 제어 넘버의 각 비트에 대해 요구되는 값을 유효도 내림차순으로 결정하는 단계를 포함하는, 방법.
  20. 청구항 19에 있어서, 상기 이진 제어 넘버의 비트의 상기 요구되는 값을 결정하는 단계는:
    상기 제1 클록 신호와 상기 제2 클록 신호 간 초기 지터량을 결정하는 단계로서, 상기 초기 지터량은 상기 비트를 하이 논리 값으로 그리고 상기 이진 제어 넘버의 각각의 덜 높은 비트를 로우 논리 값으로 설정하는 것과 연관되는, 상기 초기 지터량을 결정하는 단계;
    상기 제1 클록 신호와 상기 제2 클록 신호 간 다음 지터량을 결정하는 단계로서, 상기 다음 지터량은 최하위 비트(LSB)를 상기 하이 논리 값으로 설정하는 것과 연관되는, 상기 다음 지터량을 결정하는 단계; 및
    상기 초기 지터량 및 상기 다음 지터량을 결정하는 것에 적어도 부분 기반하여 상기 비트의 상기 요구되는 값을 상기 하이 논리 값 또는 상기 로우 논리 값으로서 결정하는 단계를 포함하는, 방법.
  21. 청구항 20에 있어서, 상기 비트의 상기 요구되는 값을 상기 하이 논리 값 또는 상기 로우 논리 값으로서 결정하는 단계는:
    상기 다음 지터량이 상기 초기 지터량 미만일 때 상기 비트의 상기 요구되는 값을 상기 하이 논리 값으로서 결정하는 단계; 및
    상기 다음 지터량이 상기 초기 지터량을 초과할 때 상기 비트의 상기 요구되는 값을 상기 로우 논리 값으로서 결정하는 단계를 포함하는, 방법.
  22. 청구항 20에 있어서, 상기 LSB를 상기 하이 논리 값으로 설정하는 것은:
    상기 이진 제어 넘버를 하나씩 증분시키는 것을 포함하는, 방법.
  23. 청구항 16에 있어서, 상기 전류원에 대해 상기 요구되는 전류 레벨을 결정하는 단계는:
    상기 제1 지터량 및 상기 제2 지터량을 적어도 부분적으로 기초하여 상기 전류원에 대해 동작 범위의 상반부 또는 하반부로서 제1 동작 간격을 결정하는 단계; 및
    전류 동작 간격 내 중간 전류 레벨과 연관된 초기 지터량을 상기 전류 동작 간격 내 다음 증분의 전류 레벨과 연관된 다음 지터량과 비교하는 것에 적어도 부분적으로 기초하여 상기 전류원에 대해 하나 이상의 연속적인 동작 간격을 결정하는 단계를 포함하는, 방법.
  24. 청구항 23에 있어서,
    상기 다음 지터량이 상기 초기 지터량 미만인 경우 상기 전류 동작 간격의 상기 상반부로서 연속적인 동작 간격을 결정하는 단계; 및
    상기 다음 지터량이 상기 초기 지터량을 초과하는 경우 상기 전류 동작 간격의 상기 하반부로서 상기 연속적인 동작 간격을 결정하는 단계를 더 포함하는, 방법.
  25. 청구항 17에 있어서, 상기 제2 클록 신호는 메모리 디바이스의 더블 데이터 레이트(DDR) 출력 인터페이스에 대한 데이터 스트로브인, 방법.
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