KR100715483B1 - 전압 제어 발진기 - Google Patents

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KR100715483B1
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홍동희
이현석
박종욱
김준석
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(주)에이디테크놀로지
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Abstract

본 발명은 전압 제어 발진기에 관한 것으로, 전원부의 전압변화가 전압 제어 발진기에서 출력되는 전압의 영향을 감소시킨다.
본 발명에 따르면, 전압 제어 발진기는 보상전류 가산부에서 전원부의 전압레벨 변화를 보상하기 위한 전류가 가산된다. 또한, 전압변화 보상부에서 전원부의 전압레벨의 변화에 따라서 전압 제어 발진기에 포함된 발진부에 인가되는 전압이 보상된다. 이로 인하여 전원부의 전압변화가 전압 제어 발진기에서 출력되는 전압의 영향을 감소시킨다.
전압 제어, 주파수, 보상

Description

전압 제어 발진기{Voltage controlled oscillator}
도 1은 종래의 전압 제어 발진기의 구성을 보인 회로도.
도 2는 전원부의 전압레벨에 따라 종래의 전압 제어 발진기에서 출력되는 전압의 주파수를 시뮬레이션한 결과도.
도 3은 본 발명의 전압 제어 발진기의 제 1 실시예의 구성을 보인 회로도.
도 4는 도 3의 보상전류 가산부에 포함된 제 2 피모스 트랜지스터를 통해 흐르는 전류의 레벨을 시뮬레이션한 결과도.
도 5는 컨트롤 전압의 변화에 따른 보상전류 가산부에서 출력되는 전류를 도시한 도면.
도 6은 도 3의 제 1 실시예에서 컨트롤 전압의 변화에 따른 전압 제어 발진기가 출력하는 전압의 주파수를 시뮬레이션한 결과도.
도 7은 본 발명의 전압 제어 발진기의 제 2 실시예의 구성을 보인 회로도.
도 8은 도 7의 전압변화 보상부의 동작을 설명하기 위한 회로도.
도 9는 컨트롤 전압의 변화에 따른 ITOT를 나타낸 출력도.
도 10은 도 7의 제 2 실시예에서 컨트롤 전압의 변화에 따른 전압 제어 발진기가 출력하는 전압의 주파수를 시뮬레이션한 결과도.
*도면의 주요 부분에 대한 부호의 설명*
300 : 전류 출력부 310 : 보상전류 가산부
320 : 제 1 바이어스 전압 생성부 330 : 제 1 바이어스부
340 : 제 2 바이어스 전압 생성부 350 : 제 2 바이어스부
360 : 발진부 700 : 전압변화 보상부
본 발명은 전압 제어 발진기(VCO : Voltage Controlled Oscillator)에 관한 것으로, 특히 전원부의 전압레벨 변화가 전압 제어 발진기에서 출력되는 전압의 주파수에 미치는 영향을 감소시키는 전압 제어 발진기에 관한 것이다.
전압 제어 발진기는 외부에서 인가된 전압으로 원하는 발진 주파수를 출력할 수 있게 해주는 장치이다. 전압 제어 발진기는 아날로그 음향 합성 장치, 이동 통신 단말기 등에서 주로 쓰인다. 전압 제어 발진기는 음향 장치에서 피치와 파형을 발생시키는 장치로, 사인파, 톱니파, 펄스파, 사각파, 삼각파 등을 만들어 기본 소리를 만들어 내는 역할을 한다. 그리고 전압 제어 발진기는 이동 통신 기기에서 위상 고정 루프(PLL: Phase Locked Loop) 모듈에 사용되어, 채널을 할당하고 주파수를 무선 주파수(RF : Radio Frequency) 또는 중간 주파수(IF : Intermediate Frequency)로 변환하는 국부 발진기(Local Oscillator)의 역할을 한다.
도 1은 종래의 전압 제어 발진기의 구성을 보인 회로도이다. 도시된 바와 같이, 종래의 전압 제어 발진기는 외부로부터 입력되는 컨트롤 전압(Vcon)의 레벨에 따라 발진부(100)에 포함되며, 인버터(Inverter)의 기능을 하는 씨모스(CMOS) 트랜지스터에 흐르는 전류의 레벨이 결정된다. 즉, 컨트롤 전압(Vcon)의 증가에 따라서 씨모스 트랜지스터의 소신호 출력저항 ro의 값이 감소하여 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수가 증가하게 된다.
수학식 1은 종래의 전압 제어 발진기에서 발진부(100)에 포함된 씨모스 트랜지스터에 흐르는 전류의 레벨을 도출하기 위한 식이다.
Figure 112006000885641-pat00001
컨트롤 전압(Vcon)을 입력받는 연산 증폭기(Operational Amplifier)가 이상적이라고 가정하면, 연산 증폭기는 (-)단자의 전압레벨과 (+)단자의 전압레벨이 동일하다. 그러므로 저항(R)에 흐르는 전류는 상기 수학식 1과 같이 표현된다. 저항(R)에 흐르는 전류는 저항(R)의 양단에 인가되는 전압의 차이에 비례한다. Vss는 신호 접지이므로 저항(R)의 양단의 전위차는 Vcon이 된다. 그러므로 저항(R)에 흐르는 전류는 상기 수학식 1로 도출할 수 있다.
하기의 수학식 2는 종래의 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수를 도출하기 위한 식이다.
Figure 112006000885641-pat00002
ID는 상기 씨모스 트랜지스터에 흐르는 전류이고, N은 전압 제어 발진기에 구비된 씨모스 트랜지스터를 개수이며, Ctot는 씨모스 트랜지스터의 입력단에서 바라본 씨모스 트랜지스터의 기생 캐패시턴스(Parasitic Capacitance)의 총 합이고, VDD는 전압 제어 발진기의 전원부 전압레벨이다. 그리고 F(Vosc)는 전압 제어 발진기에서 출력되는 전압의 주파수이다.
상기 수학식 1과 수학식 2를 이용하여 연산한 경우에, 종래의 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수는 외부로부터 입력되는 컨트롤 전압(Vcon)의 레벨에 비례하여 선형적으로 변화한다. 그러나 전원부(VDD)의 전압레벨은 여러 가지 요인들에 의하여 변화될 수 있다. 상기 전원부(VDD)의 전압레벨 변화로 인하여, 종래의 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수는 전원부(VDD)의 전압레벨이 변화됨에 따라서 주파수가 변화한다.
도 2는 전원부의 전압에 따라 종래의 전압 제어 발진기에서 출력되는 전압의 주파수 변화를 시뮬레이션한 결과도이다. 도 2는 전원부(VDD)의 전압이 1.7V, 1.8V, 1.9V일 때, 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수를 나타낸다. 도시된 바와 같이, 특정 레벨의 컨트롤 전압(Vcon)이 인가되어도 전원부(VDD)의 전압레벨에 따라 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수가 상이하게 된다. 또한, 컨트롤 전압(Vcon)의 레벨이 증가할수록 전원부(VDD)의 전압레벨의 변화에 대한 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수 변동이 커진다. 종래에는 전압 제어 발진기에서 전원부(VDD)의 전압레벨의 변화에 따라서 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수가 변하므로, 지터(Jitter)가 발생하는 문제점이 있었다.
그러므로 본 발명의 목적은 전압 제어 발진기에 있어서, 전원부의 전압레벨의 변화가 전압 제어 발진기에서 출력되는 전압의 주파수에 미치는 영향을 감소시키는 전압 제어 발진기를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 외부로부터 입력되는 컨트롤 전압이 넓은 범위의 영역인 경우에도, 전원부의 전압레벨의 변화가 전압 제어 발진기에서 출력되는 전압의 주파수에 미치는 영향을 감소시키는 전압 제어 발진기를 제공하는 데 있다.
이러한 목적을 이루기 위한 본 발명의 전압 제어 발진기는 컨트롤 전압원의 전압레벨에 의해 제어되는 전류와 전원부의 전압레벨 변화를 보상하기 위한 전류를 가산하여 출력하는 보상전류 가산부와, 상기 보상전류 가산부가 출력한 전류의 레벨에 따른 제 1 바이어스 전압을 생성하는 제 1 바이어스 전압 생성부와, 상기 제 1 바이어스 전압 생성부가 생성한 제 1 바이어스 전압에 의해 바이어싱되어, 상기 제 1 바이어스 전압의 레벨에 따른 특정 전압이 인가되는 제 1 바이어스부와, 상기 제 1 바이어스부에 인가된 특정 전압에 의해 상기 제 1 바이어스부를 통해 흐르는 전류의 레벨에 따른 제 2 바이어스 전압을 생성하는 제 2 바이어스 전압 생성부와, 상기 제 2 바이어스 전압 생성부가 생성한 제 2 바이어스 전압에 의해 바이어싱되어, 상기 제 2 바이어스 전압의 레벨에 따른 특정 전압이 인가되는 제 2 바이어스부와, 상기 제 1 바이어스부 및 상기 제 2 바이어스부에 인가된 전압의 레벨 차이에 따라 발진 주기가 상이한 연속적인 펄스를 생성하는 발진부를 포함하는 것을 특징으로 한다.
상기 보상전류 가산부는 복수의 피모스 트랜지스터가 상호간에 병렬로 연결되고, 상기 각 피모스 트랜지스터의 소스는 전원부에 연결되며, 상기 제 1 피모스 트랜지스터의 게이트는 상기 컨트롤 전압원에 연결되며, 상기 제 2 피모스 트랜지스터의 게이트는 기준 전압원에 연결되는 것을 특징으로 한다.
상기 제 1 바이어스 전압 생성부는 게이트와 드레인이 연결된 엔모스 트랜지스터가 포함되며, 상기 엔모스 트랜지스터의 소스는 접지부에, 드레인은 상기 보상전류 가산부의 출력단과 연결되는 것을 특징으로 한다.
상기 제 1 바이어스부는 상기 제 1 바이어스 전압 생성부와 전류 미러가 형성된 복수의 엔모스 트랜지스터가 포함되며, 상기 각 엔모스 트랜지스터의 소스는 접지부에 연결되고, 드레인은 상기 제 2 바이어스 전압 생성부 및 상기 발진부 중에서 어느 하나에 연결되는 것을 특징으로 한다.
상기 제 2 바이어스 전압 생성부는 게이트와 드레인이 연결된 피모스 트랜지스터가 포함되며, 상기 피모스 트랜지스터의 소스는 상기 전원부에 연결되고, 드레인은 상기 제 1 바이어스부에 연결되는 것을 특징으로 한다.
상기 제 2 바이어스부는 상기 제 2 바이어스 전압 생성부와 전류 미러가 형성된 복수의 피모스 트랜지스터가 포함되며, 상기 각 피모스 트랜지스터의 소스는 전원부에 연결되고, 드레인은 상기 발진부에 연결되는 것을 특징으로 한다.
상기 발진부는 복수의 씨모스 트랜지스터가 포함되며, 상기 복수의 씨모스 트랜지스터는 링 형상으로 형성되는 것을 특징으로 한다.
본 발명의 전압 제어 발진기는 상기 제 1 바이어스부가 출력하는 전압의 레벨이 상기 전원부의 전압 변화를 보상시키는 전압변화 보상부를 더 포함하는 것을 특징으로 한다.
상기 전압변화 보상부는 상기 제 1 바이어스 전압 생성부와 전류 미러가 형성된 복수의 제 1 엔모스 트랜지스터 및 상기 각 제 1 엔모스 트랜지스터와 직렬로 연결된 제 2 엔모스 트랜지스터가 포함되며, 상기 제 1 엔모스 트랜지스터의 소스는 접지부와 연결되고, 상기 제 2 엔모스 트랜지스터의 게이트와 드레인이 연결되며, 드레인은 상기 제 1 바이어스부에 연결되고, 상기 제 1 엔모스 트랜지스터의 드레인은 상기 제 2 엔모스 트랜지스터의 소스와 연결되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 전압 제어 발진기를 상세히 설명한다.
도 3은 본 발명의 전압 제어 발진기의 제 1 실시예의 구성을 보인 회로도이 다. 도시된 바와 같이 본 발명의 전압 제어 발진기는 전류 출력부(300)와, 보상전류 가산부(310)와, 제 1 바이어스 전압 생성부(320)와, 제 1 바이어스부(330)와, 제 2 바이어스 전압 생성부(340)와, 제 2 바이어스부(350)와, 발진부(360)가 포함된다.
전류 출력부(300)는 외부로부터 입력된 컨트롤 전압(Vcon)의 전압레벨에 의해 제어되는 전류를 출력한다. 전류 출력부(300)는 연산 증폭기(OP), 피모스(PMOS) 트랜지스터(P1) 및 저항(R)을 포함하고 있다. 연산 증폭기(OP)의 (-)단자는 컨트롤 전압원(Vcon)에 연결되고, (+)단자는 피모스 트랜지스터(P1)의 드레인(Drain)에 연결되며, 출력단은 피모스 트랜지스터(P1)의 게이트(Gate)와 연결된다. 피모스 트랜지스터(P1)의 소스(Source)는 전원부(VDD)에 연결된다. 저항(R)은 일단이 피모스 트랜지스터(P1)의 드레인과 연결되고, 타단은 접지부(VSS)와 연결되어 있다.
전류 출력부(300)에서 출력되는 전류(ID)의 레벨은 상기 수학식 1을 이용하여 도출할 수 있다. 즉, 외부로부터 입력된 컨트롤 전압(Vcon)의 레벨에 따라서 전류 출력부(300)에서 출력되는 전류(ID)의 레벨이 제어된다. 외부로부터 입력된 컨트롤 전압(Vcon)의 레벨이 증가할수록 전류 출력부(300)에서 출력되는 전류(ID)의 레벨이 증가한다.
보상전류 가산부(310)는 전원부(VDD)의 전압레벨 변화를 보상하기 위한 전류를 전류 출력부(300)가 출력한 전류와 가산하여 출력한다. 보상전류 가산부(310)는 복수의 피모스 트랜지스터(P2, P3)가 상호간에 병렬로 연결된다. 복수의 피모스 트랜지스터(P2, P3) 중에서, 제 1 피모스 트랜지스터(P2)의 소스와 제 2 피모스 트랜지스터(P3)의 소스는 전원부(VDD)에 연결된다. 제 1 피모스 트랜지스터(P2)의 게이트는 컨트롤 전압원(Vcon)에 연결된다. 제 2 피모스 트랜지스터(P3)의 게이트는 기준 전압원(VREF)에 연결된다. 제 1 피모스 트랜지스터(P2)를 통해 흐르는 전류의 레벨은 전류 출력부(300)가 출력한 전류(ID)의 레벨과 동일하다. 그러나 제 2 피모스 트랜지스터(P3)를 통해 흐르는 전류는 하기의 수학식 3을 이용하여 도출된다.
Figure 112006000885641-pat00003
Figure 112006000885641-pat00004
VDD는 전원부의 전압레벨이고, VREF는 제 2 피모스 트랜지스터(P3)의 게이트에 인가되는 기준전압의 레벨이며, Vth는 제 2 피모스 트랜지스터(P3)의 문턱전압(Threshold Voltage)이다. 제 2 피모스 트랜지스터(P3)는 포화영역(Saturation Region)에서 동작하고, 제 2 피모스 트랜지스터(P3)를 통해 흐르는 전류는 IA이다. 수학식 3에서 제 2 피모스 트랜지스터(P3)를 통해 흐르는 전류 IA는 VDD의 전압레벨에 관계된다. 즉, IA는 VDD의 레벨이 증가하면 증가하고, 감소하면 감소한다. 그러므로 전원부(VDD)의 전압레벨에 따른 보상전류가 형성된다.
도 4는 도 3의 보상전류 가산부에 포함된 제 2 피모스 트랜지스터를 통해 흐르는 전류의 레벨을 시뮬레이션한 결과도이다. 도 4는 전원부(VDD)의 전압이 1.7V, 1.8V, 1.9V 일 때, 제 2 피모스 트랜지스터(P3)를 통해 흐르는 전류 IA를 도시한 시뮬레이션 결과도이다. 도 4는 제 2 피모스 트랜지스터(P3)의 드레인을 기준으로 소스 방향으로 흐르는 전류를 나타낸 결과로, -IA의 레벨이 표시된다. VDD의 값이 1.7V부터 1.9V까지 증가할수록 제 2 피모스 트랜지스터(P3)를 통해 흐르는 전류(-IA)는 감소한다. 이는 IA가 제 2 피모스 트랜지스터(P3)의 소스를 기준으로 드레인 방향으로 흐르는 경우에, VDD의 값이 증가할수록 IA의 값이 증가하는 결과가 된다. 또한, IA의 레벨은 컨트롤 전압(Vcon)이 특정 범위의 영역에 해당하는 경우에 일정하다.
컨트롤 전압(Vcon)이 특정 범위의 영역에서, VDD의 값이 1.7V와 1.8V일 때의 IA의 전류의 차이는 1.172uA이고, 1.8V와 1.9V일 때의 IA의 전류의 차이는 1.2732uA이다. 수학식 3에서는 VDD의 변화에 따라서 IA의 변화가 2차 함수의 형태로 변화되어야 한다. 그러나 그 기울기의 차이가 무시할 정도로 작으므로, IA의 변화는 VDD의 변화에 대하여 1차 함수의 형태 즉, 직선의 형태로 나타나게 된다.
도 5는 컨트롤 전압의 변화에 따른 보상전류 가산부에서 출력되는 전류를 도시한 도면이다. 도시된 바와 같이, 컨트롤 전압(Vcon)이 증가할수록 보상전류 가산 부(310)에서 출력되는 전류의 레벨이 증가한다. 보상전류 가산부(310)에서 출력되는 전류는 제 1 피모스 트랜지스터(P2)를 통해 흐르는 전류 ID와 제 2 피모스 트랜지스터(P3)를 통해 흐르는 전류 IA의 합으로 표현된다. 상기한 바와 같이 ID는 컨트롤 전압(Vcon)의 변화에 1차 함수의 형태 즉, 직선의 형태로 변화한다. 그리고 IA는 컨트롤 전압(Vcon)의 변화에 변화량이 거의 없지만, 상기한 바와 같이 전원부(VDD)의 전압레벨이 증가할수록 1차 함수의 형태 즉, 직선의 형태로 증가한다. 그러므로 컨트롤 전압(Vcon)이 동일한 상황에서, 전원부(VDD)의 전압레벨이 증가할수록 보상전류 출력부(300)에서 출력되는 전류(ID+IA)의 레벨이 증가한다.
제 1 바이어스 전압 생성부(320)는 보상전류 가산부(310)가 출력한 전류(ID+IA)의 레벨에 따른 제 1 바이어스 전압을 생성한다. 제 1 바이어스 전압 생성부(320)는 엔모스(NMOS) 트랜지스터(N1)가 포함되며, 엔모스 트랜지스터(N1)는 게이트와 드레인이 연결되어 있다. 엔모스 트랜지스터(N1)의 소스는 접지부(Vss)에 연결되고, 드레인은 보상전류 가산부(310)의 출력단과 연결된다.
제 1 바이어스부(330)는 제 1 바이어스 전압 생성부(320)가 생성한 제 1 바이어스 전압에 의해 바이어싱되어, 제 1 바이어스 전압의 레벨에 따른 특정 전압이 인가된다. 제 1 바이어스부(330)는 제 1 바이어스 전압 생성부(320)와 전류 미러(Current Mirror)를 형성하는 복수의 엔모스 트랜지스터(N31, N32, …, N3n)가 포함된다. 제 1 바이어스부(330)에 포함된 복수의 엔모스 트랜지스터(N31, N32, …, N3n) 각각이 제 1 바이어스 전압 생성부(320)와 전류 미러로 형성됨으로써, 제 1 바이어스 전압 생성부(320)가 보상전류 가산부(310)로부터 입력받은 전류 ID+IA는 제 1 바이어스부(330)에 포함된 각 엔모스 트랜지스터(N31, N32, …, N3n)를 통해 흐르게 된다. 제 1 바이어스부(330)에 포함된 각 엔모스 트랜지스터(N31, N32, …, N3n)에 ID+IA가 흐르기 위하여, 각 엔모스 트랜지스터(N31, N32, …, N3n)에는 특정 전압이 인가되어야 한다. 즉, 제 1 바이어스부(330)에 포함된 엔모스 트랜지스터(N31, N32, …, N3n)가 제 1 바이어스 전압에 의하여 바이어싱 되고, 제 1 바이어스부(330)는 제 1 바이어스 전압의 레벨에 따른 특정 전압이 인가됨으로써, 제 1 바이어스부(330)에 포함된 각 엔모스 트랜지스터(N31, N32, …, N3n)에 ID+IA가 흐른다.
제 2 바이어스 전압 생성부(340)는 엔모스 트랜지스터(N2)와 피모스 트랜지스터(P4)를 포함한다. 제 2 바이어스 전압 생성부(340)는 제1바이어스 전압 생성부(320)에 의한 제1 바이어스 전압에 의해 바이어싱된 엔모스 트랜지스터(N2)를 통해 흐르는 전류의 레벨에 따른 제 2 바이어스 전압을 생성한다. 피모스 트랜지스터(P4)는 게이트와 드레인이 연결된다. 피모스 트랜지스터(P4)의 소스는 전원부(VDD)에 연결되고, 피모스 트랜지스터(P4)의 드레인은 엔모스 트랜지스터(N2)의 드레인에 연결된다.
엔모스 트랜지스터(N2)는 제 1 바이어스 전압 생성부(320)와 전류 미러(Current Mirror)를 형성함에 따라, 엔모스 트랜지스터(N2)는 제 1 바이어스 전압 생성부(320)에 흐르는 전류 ID+IA와 동일한 크기의 전류를 구동한다. 따라서, 피모스 트랜지스터(P4)는 ID+IA의 레벨에 따른 제 2 바이어스 전압을 생성한다.
제 2 바이어스부(350)는 제 2 바이어스 전압 생성부(340)가 생성한 제 2 바이어스 전압에 의해 바이어싱되어, 상기 제 2 바이어스 전압의 레벨에 따른 특정 전압이 인가된다. 제 2 바이어스부(350)는 제 2 바이어스 전압 생성부(340)와 전류 미러(Current Mirror)를 형성하는 복수의 피모스 트랜지스터(P51, P52, …, P5n)가 포함된다. 제 2 바이어스부(350)에 포함된 복수의 피모스 트랜지스터(P51, P52, …, P5n) 각각이 피모스 트랜지스터(P4)와 전류 미러로 형성됨으로써, 제 2 바이어스 전압 생성부(340)에 포함된 피모스 트랜지스터(P4)에 흐르는 전류(ID+IA)와 동일한 레벨을 갖는 전류가 제 2 바이어스부(350)에 포함된 피모스 트랜지스터(P51, P52, …, P5n)를 통해 흐르게 된다. 제 2 바이어스부(350)에 포함된 각 피모스 트랜지스터(P51, P52, …, P5n)에 ID+IA가 흐르기 위하여, 각 피모스 트랜지스터(P51, P52, …, P5n)는 특정 전압이 인가되어야 한다. 즉, 제 2 바이어스부(350)에 포함된 피모스 트랜지스터(P51, P52, …, P5n)가 제 2 바이어스 전압에 의하여 바이어싱 되고, 제 2 바이어스부(350)는 제 2 바이어스 전압의 레벨에 따른 특정 전압이 인가됨으로써, 제 2 바이어스부(350)에 포함된 각 피모스 트랜지스터(P51, P52, …, P5n)에 ID+IA가 흐른다.
발진부(360)와 제1 바이어스부(330) 및 제2바이어스부(350)는 종래에 이미 알려진 바와 같이 전류 궁핍형(Current Starved) 발진기를 구성한다.
발진부(360)는 제 1 바이어스부(330) 및 제 2 바이어스부(350)에 인가된 전압의 레벨차이에 따라 발진 주기가 상이한 연속적인 펄스를 생성한다. 발진부(360)는 제1 내지 제n 지연 셀(361, 363, 365)을 포함하되, 피드백 루프(711)에 의한 링(Ring) 구조를 형성하여 소정의 발진 주파수를 가지는 신호(Vosc)를 출력한다. 발진부(360)는 각 지연 셀에 흐르는 전류의 크기에 대응되는 발진 주파수를 가지는 신호(Vosc)를 출력한다.
제1 내지 제n 지연 셀(361, 363, 365)은 각각 피모스 트랜지스터와 엔모스 트랜지스터를 포함하여 인버터를 형성하며, 각 지연 셀로 입력되는 신호는 반전됨으로써 연속적인 펄스 신호가 생성된다. 발진부(360)의 각 지연 셀에 인가되는 전압은 제 1 바이어스부(330)와 제 2 바이어스부(350)에 인가된 전압의 차이가 된다. 발진부(360)에서 출력되는 펄스 신호는 발진부(360)에 인가되는 전압이 증가할수록 연속적인 펄스 신호의 주기가 짧아지게 되어 주파수가 증가한다. 반면에 발진부(360)에 인가되는 전압이 감소할수록 연속적인 펄스 신호의 주기가 길어지게 되어 주파수가 감소한다.
발진부(360)에서 출력되는 전압(Vosc)의 주파수 즉, 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수는 하기의 수학식 4를 이용하여 도출된다.
Figure 112006000885641-pat00005
상기 수학식 4는 수학식 2와 유사한 형태로 도 3에서 발진부(360)에 포함된 제1 내지 제n 지연 셀(361, 363, 365)로 입력되는 전류가 ID+IA가 되므로, 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수는 ID+IA에 관련된다.
수학식 3과 수학식 4를 이용하여 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수는 하기 수학식 5와 같이 표현된다.
Figure 112006000885641-pat00006
Figure 112006000885641-pat00007
수학식 4와 수학식 5에서, N, Ctot 는 고정된 값이다. 따라서 전압 제어 발진기의 출력 신호의 발진 주파수는 전원부(VDD)와 전류 ID+IA에 의해 결정된다. 여기서, 전류 IA는 전원부(VDD)에 종속되어 가변 됨에 따라, 전압 제어 발진기는 전원부(VDD)의 전압레벨의 변화를 보상하게 된다.
상기 수학식 5와 같이 표현되는 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수는 도 6의 시뮬레이션 결과도로 도시된다. 도 6은 도 3의 제 1 실시예에서 컨트롤 전압의 변화에 따른 전압 제어 발진기가 출력하는 전압의 주파수를 시뮬레이션한 결과도로, 전원부(VDD)의 전압이 1.7V, 1.8V, 1.9V인 경우이다. 도시된 바와 같이, 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수는 컨트롤 전압(Vcon)의 변화에 1차 함수의 형태 즉, 직선의 형태로 표시된다. 그리고 전원부(VDD)의 각 전압레벨에 따른 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수를 나타내는 직선은 상호간에 교차한다.
전압 제어 발진기가 출력하는 전압(Vosc)의 주파수를 나타내는 직선이 상호간에 교차함으로 인하여, 종래의 전압 제어 발진기에 비하여 본원발명의 전압 제어 발진기는 전원부(VDD) 전압레벨의 변화가 전압 제어 발진기에서 출력되는 전압(Vosc)의 주파수에 미치는 영향이 감소한다. 이는 도 2와 도 6을 비교함으로써 판단할 수 있다. 특히, 도 6에서 원으로 표시된 부분은 전원부(VDD)의 전압레벨이 상이하여도 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수가 거의 동일하다. 전원부(VDD)의 전압레벨이 상이하여도 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수가 거의 동일하므로, 지터의 발생을 감소시킬 수 있다.
도 7은 본 발명의 전압 제어 발진기의 제 2 실시예의 구성을 보인 회로도이다. 도시된 바와 같이, 전압 제어 발진기의 제 2 실시예는 제 1 실시예와 비교하여 전압변화 보상부(700)가 더 포함되어 있다. 그러므로 전압변화 보상부(700) 이외의 구성에 대한 설명은 생략하기로 한다.
전압변화 보상부는(700) 제 1 바이어스부가 출력하는 전압의 레벨이 전원부(VDD)의 전압 변화를 보상한다. 전압변화 보상부(700)는 제1바이어스전압생성부(430)의 엔모스 트랜지스터(N1)과 전류 미러를 형성하는 복수의 제 1 엔모스 트랜지스터(N50, N51, N52, ..., N5n) 및 각 제 1 엔모스 트랜지스터(N50, N51, N52, ..., N5n)와 직렬로 연결된 제 2 엔모스 트랜지스터(N60, N61, N62, ..., N6n)를 포함한다.
제 1 엔모스 트랜지스터(N50, N51, N52, ..., N5n) 중 하나와 제 2 엔모스 트랜지스터(N60, N61, N62, ..., N6n) 중 하나가 하나의 블록을 형성하여 제1 바이어스부(330)의 엔모스 트랜지스터(N31, N32, … N3n)와 연결된다. 도 7을 참조하면, 두 개의 엔모스 트랜지스터(N50, N60)가 하나의 블록을 형성하고, 또 다른 엔모스 트랜지스터(N51, N61)가 다른 하나의 블록을 형성한다.
전압변화 보상부(700)의 각 블록은 제2바이어스전압생성부(340)의 엔모스 트랜지스터(N2) 및 제1 바이어스부(330)의 엔모스 트랜지스터(N31, N32, … N3n)와 연결되어 ID+IA로 1차 보상된 전류를 추가 보상한다.
제1 엔모스 트랜지스터(N50, N51, N52, ..., N5n)는 제1바이어스전압생성부(320)에 의해 바이어스되고, 그 각각의 소스는 접지(Vss)에 연결된다. 제 2 엔모스 트랜지스터(N60, N61, N62, ..., N6n) 각각의 게이트와 드레인은 서로 연결된다. 제2 엔모스 트랜지스터(N60, N61, N62, ..., N6n) 각각의 드레인은 대응되는 엔모스 트랜지스터(N2, N31, N32, ..., N3n)의 드레인과 연결된다. 제1 엔모스 트랜지스터(N50, N51, N52, ..., N5n) 각각의 드레인은 대응되는 제2 엔모스 트랜지스터(N60, N61, N62, ..., N6n) 각각의 소스와 연결된다.
도 8은 전압변화 보상부의 동작을 설명하기 위한 회로도이다. 도시된 바와 같이, 보상전류 가산부가 출력하여 제 1 바이어스 전압 생성부로 입력되는 ID+IA의 값은 전원부(VDD)의 전압레벨의 변화에 거의 일정하게 유지된다. 그러므로 제 1 바이어스 전압 생성부에 포함된 엔모스 트랜지스터(N1)의 드레인의 전위(A점의 전위) 역시 전원부(VDD)의 전압레벨의 변화에 아주 미세하게 영향받는다.
전원부(VDD)의 전압레벨이 증가하는 경우에, 피모스 트랜지스터(P4)의 게이트의 전압레벨이 증가한다. 피모스 트랜지스터(P4)의 게이트는 드레인과 연결되어 있으므로, 피모스 트랜지스터(P4)의 게이트의 전압레벨이 증가한다는 의미는 해당 드레인의 전압(B점의 전압)레벨이 증가하고, 피모스 트랜지스터(P4)가 구동하는 전류도 증가함을 의미한다.
제 1 바이어스부 및 엔모스 트랜지스터(N2)의 드레인 단자에 인가되는 전압의 레벨이 증가함에 따라서 전압변화 보상부에 포함된 제 1 엔모스 트랜지스터(N50)의 드레인의 전압(C점의 전압)레벨이 증가한다. 전압변화 보상부에 포함된 제 2 엔모스 트랜지스터(N60)는 게이트와 드레인이 연결되어 있으므로, 제 1 바이어스부에 인가되는 전압(B점의 전압)의 레벨은 제 1 엔모스 트랜지스터(N50)의 드레인의 전압(C점의 전압)레벨과 제 2 엔모스 트랜지스터(N60)의 게이트-소스간의 전위차를 가산한 값과 동일하다. 그러므로 전원부(VDD)의 전압레벨의 증가로 인하여 제 1 바이어스부 및 엔모스 트랜지스터(N2)의 드레인 단자에 인가되는 전압의 레벨이 증가하게 되고, 전압변화 보상부에 포함된 제 1 엔모스 트랜지스터(N50)의 드레인의 전압(C점의 전압)레벨이 증가한다. 상기와 같이 전압변화 보상부에 의하여, 전원부(VDD)의 전압레벨의 변화에 따라 제 1 바이어스부 및 엔모스 트랜지스터(N2)의 드레인 단자에 인가되는 전압의 레벨이 변화되어 전원부(VDD)의 전압변화가 보상된다. 한편, 제 2 실시예에서 제 1 바이어스부 및 엔모스 트랜지스터(N2)의 드레인 단자에 인가되는 전압의 레벨은 제 1 실시예에서 제 1 바이어스부 및 엔모스 트랜지스터(N2)의 드레인 단자에 인가되는 전압의 레벨에 비하여 높다. 이는 제 1 바이어스 전압 생성부에 전류 미러가 형성되어 있는 제 1 엔모스 트랜지스터(N50)에 직렬로 연결된 제 2 엔모스 트랜지스터(N60)의 게이트-소스간의 전위차가 제 1 바이어스부 및 엔모스 트랜지스터(N2)의 드레인 단자에 인가되는 전압의 레벨을 결정하는 데 있어서 고려되기 때문이다.
엔모스 트랜지스터(N1)와 엔모스 트랜지스터(N2)간의 채널 폭(Channel Width)/채널 길이(Channel Length)의 비율이 K1이고, 제 1 바이어스 전압 생성부에 포함된 엔모스 트랜지스터(N1)와 전압변화 보상부에 포함된 제 1 엔모스 트랜지스터(N50)간의 채널 폭/채널 길이의 비율이 K2라고 하면, 엔모스 트랜지스터(N2)가 구동하는 전류를 ITOT라 하면, ITOT는 하기의 수학식 6으로 도출할 수 있다.
Figure 112006000885641-pat00008
ITOT는 엔모스 트랜지스터(N2)와 전압변화 보상부에 포함된 제 1 엔모스 트랜지스터(N50)에 흐르는 전류의 합이다. 채널 길이 모듈레이션(Channel Length Modulation)을 고려하면, ITOT는 하기의 수학식 7로 도출할 수 있다.
Figure 112006000885641-pat00009
Figure 112006000885641-pat00010
상기 수학식 7에서 VGS2는 엔모스 트랜지스터(N2)의 게이트-소스의 전위차이고, VDS2는 드레인-소스의 전위차이며, Vth2는 문턱전압이다. VGS4는 전압변화 보상부에 포함된 제 1 엔모스 트랜지스터(N50)의 게이트-소스의 전위차이고, VDS4는 드레인-소스의 전위차이며, Vth4는 문턱전압이다. 엔모스 트랜지스터(N2, N50)들은 포화영역에서 동작한다.
도 9는 컨트롤 전압의 변화에 따른 ITOT를 나타낸 출력도이다. 전원부(VDD)의 전압레벨이 증가함에 따라 VDS2 및 VDS4이 증가하므로, 컨트롤 전압이 증가할수록 VDD에 따른 ITOT의 레벨의 차이가 증가한다.
한편, 전압 제어 발진기에서 출력되는 전압의 주파수를 도출하는데 있어서, 수학식 8을 이용하여 도출할 수 있다.
Figure 112006000885641-pat00011
Figure 112006000885641-pat00012
발진부에 포함된 씨모스 트랜지스터를 통해 흐르는 전류가 상기 수학식 7에서 도출한 ITOT이므로, 수학식 8과 같이, 전압 제어 발진기에서 출력되는 전압의 주 파수는 ITOT에 관련된다.
도 10은 도 7의 제 2 실시예에서 컨트롤 전압의 변화에 따른 전압 제어 발진기가 출력하는 전압의 주파수 변화를 나타낸 시뮬레이션 결과도이다. 도 10은 전원부(VDD)의 전압레벨이 1.7V, 1.8V, 1.9V인 경우이다. 도시된 바와 같이, 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수는 컨트롤 전압(Vcon)의 변화에 1차 함수의 형태 즉, 직선의 형태로 표시된다. 도 10에 나타난 시뮬레이션 결과도는 전원부(VDD)의 전압레벨이 1.7V, 1.8V, 1.9V인 경우에, 전압 제어 발진기가 출력하는 전압(Vosc)의 주파수간의 차이가 거의 발생하지 않는다. 그러므로 전압 제어 발진기는 넓은 영역(Wide Range)의 컨트롤 전압(Vcon)을 사용하는 경우에도 지터의 발생을 감소시킬 수 있다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 전압 제어 발진기에 있어서, 전원부의 전압레벨의 변화가 전압 제어 발진기에서 출력되는 전압의 주파수에 미치는 영향을 감소시킨다.
또한, 전압 제어 발진기가 넓은 범위의 영역의 컨트롤 전압을 외부로부터 입력받아도, 전원부의 전압레벨의 변화가 전압 제어 발진기에서 출력되는 전압의 주파수에 미치는 영향을 감소시킨다.

Claims (9)

  1. 복수의 풀업 트랜지스터와 풀다운 트랜지스터 사이에 형성된 복수의 전류 궁핍형 지연 셀(Cell)이 링으로 형성되어, 상기 지연 셀에 흐르는 전류의 크기에 따른 발진 주파수를 가지는 신호를 출력하는 전압 제어 발진기에 있어서,
    특정 발진 주파수에 대응되는 제어 전압(Vcon)에 따른 제어전류(ID)에 전원(VDD)의 전압 변화를 보상하기 위한 전류(IA)를 가산한 보상전류를 출력하는 보상전류가산부;
    상기 보상전류가산부의 보상전류를 입력받고, 상기 풀다운 트랜지스터와 전류미러를 형성하여 상기 보상전류에 따른 소정 바이어스 전압을 상기 복수의 풀다운 트랜지스터의 게이트로 제공하는 제1바이어스전압생성부;
    상기 제1바이어스전압생성부와 전류 미러를 형성하는 엔모스 트랜지스터(N2); 및
    게이트와 드레인 단자는 상호 연결되어 상기 엔모스 트랜지스터(N2)의 드레인 단자에 연결되고 소스 단자는 상기 전원(VDD)에 연결되어, 상기 풀업 트랜지스터와 전류 미러를 형성하여 소정 바이어스 전압을 상기 풀업 트랜지스터의 게이트로 제공하는 피모스 트랜지스터(P4)를 포함하여 상기 풀업 트랜지스터와 풀다운 트랜지스터에 흐르는 전류를 보상함으로써,
    상기 전원(VDD)의 전압레벨이 변하는 경우에도 상기 특정 발진 주파수가 유지되는 것을 특징으로 하는 전압 제어 발진기.
  2. 제 1항에 있어서,
    제1 엔모스 트랜지스터 및 제2 엔모스 트랜지스터를 포함하는 블록을 복수 개 포함하며, 상기 각 트랜지스터 블록이 상기 복수의 풀다운 트랜지스터 각각 및 엔모스 트랜지스터(N2)와 병렬로 결합되는 전압변화 보상부를 더 포함하여 상기 풀업 트랜지스터와 풀다운 트랜지스터에 흐르는 전류를 추가 보상하며,
    상기 제1 엔모스 트랜지스터의 소스는 접지에 연결되고 드레인은 상기 제2 엔모스 트랜지스터의 소스에 연결되며 게이트에는 상기 제1 바이어스전압생성부의 바이어스 전압이 입력되고,
    상기 제2 엔모스 트랜지스터의 게이트와 드레인은 상호 연결되어 상기 제1 바이어스부의 각 트랜지스터에 연결되는 것을 특징으로 하는 전압 제어 발진기.
  3. 제 1항 또는 제 2항에 있어서,
    상기 보상전류가산부는,
    상기 제어 전압(Vcon)을 게이트로 입력받아 상기 제어전류(ID)를 구동하는 제1피모스 트랜지스터(P2); 및
    소스 단자는 상기 전원(VDD)에 연결되고 드레인 단자는 상기 제1바이어스 전압 생성부에 연결되어 상기 제1피모스 트랜지스터(P2)의 소스 단자와 드레인 단자와 병렬로 연결되는 제2피모스 트랜지스터(P3)를 포함하고,
    상기 제2피모스 트랜지스터(P3)는 게이트 단자에 연결된 소정의 기준 전압(Vref)에 의해 상기 전류(IA)를 구동하여 상기 제어전류(ID)에 가산함으로써 상기 보상전류를 출력하는 것을 특징으로 하는 전압 제어 발진기.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제 1 바이어스 전압 생성부는,
    소스 단자는 접지에 연결되고 게이트와 드레인 단자는 상호 연결되며, 상기 드레인 단자를 통해 상기 보상전류가산부의 보상전류를 입력받아, 상기 복수의 풀 다운 트랜지스터의 게이트로 상기 소정 바이어스 전압을 제공하는 엔모스 트랜지스터(N1)인 것을 특징으로 하는 전압 제어 발진기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228132B2 (en) 2009-05-19 2012-07-24 Electronics And Telecommunications Research Institute Voltage-controlled oscillator robust against power noise and communication apparatus using the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990025789A (ko) * 1997-09-18 1999-04-06 이계철 고속 저잡음 링발진기용 지연셀
KR20000051246A (ko) * 1999-01-20 2000-08-16 윤덕용 단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기
JP2002050945A (ja) 2000-08-01 2002-02-15 Sony Corp 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、ｄｌｌ回路及びｐｌｌ回路
KR20020059475A (ko) * 2001-01-06 2002-07-13 윤종용 위상 고정 루프 장치 및 그 동작 방법
KR20020086358A (ko) * 2002-09-26 2002-11-18 주식회사 더즈텍 전원전압의 영향을 저감할 수 있는 가변 지연 회로 및이를 이용한 페이즈-락 루프
KR20030043255A (ko) * 2001-11-27 2003-06-02 주식회사 티엘아이 출력 신호의 전압이 설정 전압으로 제어되는 입력 버퍼 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990025789A (ko) * 1997-09-18 1999-04-06 이계철 고속 저잡음 링발진기용 지연셀
KR20000051246A (ko) * 1999-01-20 2000-08-16 윤덕용 단순 구조의 저전압/고주파 ｃｍｏｓ 전압 조절 발진기
JP2002050945A (ja) 2000-08-01 2002-02-15 Sony Corp 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、ｄｌｌ回路及びｐｌｌ回路
KR20020059475A (ko) * 2001-01-06 2002-07-13 윤종용 위상 고정 루프 장치 및 그 동작 방법
KR20030043255A (ko) * 2001-11-27 2003-06-02 주식회사 티엘아이 출력 신호의 전압이 설정 전압으로 제어되는 입력 버퍼 회로
KR20020086358A (ko) * 2002-09-26 2002-11-18 주식회사 더즈텍 전원전압의 영향을 저감할 수 있는 가변 지연 회로 및이를 이용한 페이즈-락 루프

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228132B2 (en) 2009-05-19 2012-07-24 Electronics And Telecommunications Research Institute Voltage-controlled oscillator robust against power noise and communication apparatus using the same

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