KR20020086358A - 전원전압의 영향을 저감할 수 있는 가변 지연 회로 및이를 이용한 페이즈-락 루프 - Google Patents

전원전압의 영향을 저감할 수 있는 가변 지연 회로 및이를 이용한 페이즈-락 루프 Download PDF

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Abstract

본 발명은 전원전압의 변동에 의한 가변 지연 회로의 지연 시간의 변화를 저감할 수 있는 인버터형 가변 지연 회로를 실현한다. 본 발명의 바람직한 일실시예에 따르면, 전원전압의 변동을 감지하고 이에 대한 보상을 수행함으로써 전원전압 변동에 따른 지연 시간의 변화를 저감하는 가변 지연 회로에 있어서, 입력되는 구동 전류에 따라 지연 시간이 조절되는 인버터, 상기 인버터와 제1 전원전압 사이에 결합되고, 제1 바이어스 전압에 의해 상기 인버터로 인가되는 구동 전류를 생성하는 제1 전류원 트랜지스터, 상기 제1 전류원 트랜지스터와 병렬로 연결되고, 제1 전원전압의 변동에 따른 보상 전류를 생성하여 상기 구동 전류에 가산하는 제1 다이오드 결합 트랜지스터, 상기 인버터와 제2 전원전압 사이에 결합되고, 제2 바이어스 전압에 의해 상기 인버터로 인가되는 구동 전류를 생성하는 제2 전류원 트랜지스터 및 상기 제2 전류원 트랜지스터와 병렬로 연결되고, 제2 전원전압의 변동에 따른 보상 전류를 생성하여 상기 구동 전류에 가산하는 제2 다이오드 결합 트랜지스터를 포함하는 가변 지연 회로가 제공된다.

Description

전원전압의 영향을 저감할 수 있는 가변 지연 회로 및 이를 이용한 페이즈-락 루프{Variable Delay element reducing the effect of power supply variance and PLL of using the same}
본 발명은 가변 지연 회로에 관한 것이다. 좀 더 상세하게는 전원전압의 변동에 영향을 받지 않고, 오직 제어 전압 혹은 바이어스 전압에 의해서만 지연시간이 결정되는 것을 특징으로 하는 인버터형 가변 지연 회로 및 이를 이용한 PLL에 관한 것이다.
가변 지연 회로에 대한 전원전압의 영향을 배제하기 위한 노력은 크게 차동형 가변 지연 회로와 인버터형 가변 지연 회로의 구분된 영역에 대해 각각 독자적으로 진행되어 왔다.
차동형 가변 지연 회로에 대해서는 Ian A. Young, et al., PLL Clock Generator with 5 to 110MHz Lock Range for Microprocessors , IEEE J. of Solid-State Circuits, pp.1599~1607, Vol. 27, No.11, Nov., 1992와 John G. Maneatis, et al., Precise Delay Generation Using Coupled Oscillator . IEEE J. of Solid-State Circuits, pp.1273~1282, Vol.28, No.12, Dec., 1993등에 자세히 설명되어 있다.Young의 구조에서는 자기 바이어스의 기술과 선형적인 저항 특성을 특징으로 하는 전압 제어 저항을 이용하여, 내부 신호의 스윙을 전원전압의 변화에 무관한 레퍼런스 전압까지만 스윙하도록 제어함으로써, 전원전압의 변화에 따른 가변 지연 회로의 지연 시간 변화를 억제하고 있으며, Maneatis의 구조에서는 대칭형 부하특성을 특징으로 하는 로드 구조와, 전원전압의 변화에 무관하고, 동작 주파수에만 영향을 받는 바이어스 전압 전압까지 내부 신호가 스윙을 하는 자기 바이어스의 기술을 이용하여, 전원전압의 변화에 따른 가변 지연회로의 지연시간의 변화를 억제하였다.
그러나 상술한 차동형 가변 지연 회로의 경우, 소비 전력과 레이아웃 면적이 인버터형의 두 배가 되며, 입출력 신호가 풀 스윙을 하지 않음으로 인해, 레벨 쉬프터 등의 인출 로직을 별도로 구비하여야 한다. 또한, 이 레벨 쉬프터로 인한 듀티의 변화 및 추가적인 지터의 발생 가능성이 존재하며 이로 인한 소비 전력의 증가 등이 문제점으로 지적되고 있다.
인버터형 가변 지연 회로는 제어 전압에 따라 구동 전류가 제어되고, 상기 구동 전류에 의해 지연 시간이 결정되는 지연단으로 구성된다. 제어 전압 혹은 바이어스 전압이 전원전압에 의해 커플링을 받는 인버터형 가변 지연 회로는 전류원 트랜지스터의 게이트-소스 사이의 전압을 일정하게 유지하여 전원전압의 변동에 무관하게 구동 전류를 일정하게 유지하는 특성을 지닌다. 이러한 구조에서 전원전압이 증가하였을 경우 스윙폭의 증가로 인하여 오히려 지연시간이 증가하는 효과를 가져온다.
이로 인해 인버터형 가변 지연 회로에서 전원전압의 변동에 대한 영향을 배제하기 위한 노력이 대두되었는데, 이것은 소니 사가 출원한 특허(공개번호 : 특2002-0011342)에 자세히 설명되어 있다.
도 1에 인버터형 가변 지연 회로에서 전원전압의 변화를 억제하기 위한 종래의 기술을 명시하였다. 도 1에 도시된 인버터형 가변 지연 회로는 직류 전원전압의변동을 감지하기 위한 직류 변동 감지 부분(Rs2, Rd2)과, 교류 전원전압의 변동을 감지하기 위한 교류 변동 감지 부분(Cs2, Cd2)을 구비하고 있다. 직류 변동 감지 부분과 교류 변동 감지 부분은 전원전압의 변동을 감지하고, 이를 저항 값과 커패시턴스의 값에 의한 소정의 비율로 가변 지연 회로를 제어하는 제어 전압 혹은 바이어스 전압에 가산한다. 가산된 제어 전압 혹은 바이어스 전압에 의해 인버터형 가변 지연 회로의 전류원에서 공급되는 전류량이 제어되며, 결과적으로 가변 지연 회로에 대한 전원전압의 변동에 의해 받는 영향이 저감된다.
전원전압의 변동에 의한 지연 시간의 변화를 억제하기 위한 종래의 기술은 상술한 바와 같이 차동형의 경우 소비 전류와 레이아웃 면적의 증가, 그리고 추가적인 인출 로직의 필요성, 또 이로 인한 추가적인 지터와 소비전력의 증가 등이 문제점으로 지적되고 있다. 그리고, 인버터형 가변 지연 회로의 경우에 있어서도 전원전압의 변화를 검출하기 위한 로직과, 이를 제어 전압에 가산하기 위한 수단을 구비하여야 하므로, 이로 인한 소비 전력의 증가와, 레이아웃의 면적의 증가 등이 문제점으로 대두되고 있다.
상술한 문제점을 해결하기 위하여, 본 발명의 목적은 차동형에 비해 소비 전력이 적고, 내부 신호가 풀 스윙을 하며, 추가적인 인출 회로의 필요성이 없는 인버터형의 가변 지연 회로를 제공하는데 있다. 즉, 내부적으로 전원전압의 변동을 검출하고 이에 대한 보상을 수행함으로써, 전원전압의 변동을 검출하고 보상하는회로를 별도로 구비하지 않고도 지연 시간의 변동을 억제할 수 있는 인버터형 가변 지연 회로 및 이를 이용한 PLL을 제공하는 것이 본 발명의 목적이다.
도 1은 종래의 기술에 따른 전원전압 노이즈의 저감을 위한 회로를 도시한 도면
도 2은 일반적인 PLL회로의 구성 예를 도시한 도면.
도 3은 본 발명에 의한 가변 지연 회로의 제 1 실시예를 도시한 회로도.
도 4은 본 발명에 의한 가변 지연 회로의 제 2 실시예를 도시한 회로도.
도 5는 본 발명에 의한 가변 지연 회로의 제 3 실시예를 도시한 회로도.
도 6는 본 발명의 가변 지연 회로와 종래의 가변 지연 회로의 제어 전압에 따른 주파수 특성을 도시한 파형도.
도 7A 내지 도 7D는 본 발명의 가변 지연 회로 이용한 PLL 구성시 전원전압의 변동에 따른 지터 특성을 도시한 파형도.
도 8A 내지 도 8D는 종래의 가변지연회로를 이용한 PLL 구성시 전원전압의 변동에 따른 지터 특성을 도시한 파형도.
상기 목적들을 달성하기 위하여, 본 발명의 바람직한 일실시예에 따르면, 전원전압의 변동을 감지하고 이에 대한 보상을 수행함으로써 전원전압 변동에 따른 지연 시간의 변화를 저감하는 가변 지연 회로에 있어서, 입력되는 구동 전류에 따라 지연 시간이 조절되는 인버터, 상기 인버터와 제1 전원전압(VDD) 사이에 결합되고, 제1 바이어스 전압(VBP)에 의해 상기 인버터로 인가되는 구동 전류를 생성하는 제1 전류원 트랜지스터, 상기 제1 전류원 트랜지스터와 병렬로 연결되고, 제1 전원전압의 변동에 따른 보상 전류를 생성하여 상기 구동 전류에 가산하는 제1 다이오드 결합 트랜지스터, 상기 인버터와 제2 전원전압(VSS) 사이에 결합되고, 제2 바이어스 전압(VBN)에 의해 상기 인버터로 인가되는 구동 전류를 생성하는 제2 전류원 트랜지스터 및 상기 제2 전류원 트랜지스터와 병렬로 연결되고, 제2 전원전압의 변동에 따른 보상 전류를 생성하여 상기 구동 전류에 가산하는 제2 다이오드 결합 트랜지스터를 포함하는 가변 지연 회로가 제공된다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 그러나, 실시예를 참조하여 본 발명을 설명하는 것은 본 발명이 속한 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 이해하도록 하기 위함이며,본 발명의 권리 범위를 첨부한 도면 및 상세한 설명에 기재된 실시예에 한정하는 것이 아니다. 또한, 본 명세서에서는 설명의 편의를 위해 MOS 트랜지스터를 이용하여 구현된 실시예를 설명한다.
본 발명에서 구현하고자 하는 인버터형 가변 지연 회로는 도2에 도시한 바와 같은 PLL 회로, 혹은 DLL 회로 등에서 제어 전압에 의해 지연 시간을 결정하는 용도로 사용된다.
도 2를 참조하면, PLL은 위상 주파수 검출기(Phase-Frequency Detector; 104), 차지 펌프(103), 로우 패스 필터(102), 바이어스 제너레이터(101) 및 복수의 가변 지연 회로(100)로 구성된다.
위상 주파수 검출기(104)는 기준 위상(Reference Phase; 105)과 괘환 위상(Feedback Phase; 106)을 비교하여 기준 위상(105)과 괘환 위상(106)과의 차이에 비례하는 위상 주파수 검출기 출력 신호를 생성한다.
차지 펌프(103)는 위상 주파수 검출기(104)의 출력단에 입력단이 결합되며, 위상 주파수 검출기 출력 신호에 대한 응답으로 차지 펌프 출력 신호를 생성한다.
로우 패스 필터(102)는 차지 펌프(103)의 출력단에 입력단이 결합되며, 차지 펌프 출력 신호를 필터링하여 제어 전압(108)을 생성한다.
바이어스 제너레이터(101)는 로우 패스 필터(102)의 출력단에 입력단이 결합되며, 제어 전압(108)에 의해 바이어스 전압(VBP, VBN)을 생성한다.
복수의 가변 지연 회로(100)는 바이어스 제너레이터(101)의 출력단에 각각결합되며, 바이어스 전압(VBP, VBN)에 의해 지연 시간이 조절되는 전압 제어 지연 회로(Voltage Controlled Delay Line) 또는 전압제어 발진회로(Voltage Controlled Oscillator)를 구성한다. 본 발명에 따른 실시예에서 가변 지연 회로(100)는 MOS형 트랜지스터로 구성된 인버터를 포함하고, 입력 신호에 대하여 소정의 지연 시간을 부여한 논리 반전 신호를 출력한다. 본 발명에 따른 가변 지연 회로는 전원전압의 변동에 의한 가변 지연 회로의 지연 시간의 변화가 저감될 수 있는 인버터형 가변 지연 회로이다. 이하에서는 본 발명에 따른 가변 지연 회로의 바람직한 실시예들을 첨부한 도면을 참고하여 상세히 설명한다.
도 3은 본 발명에 의한 가변 지연 회로의 제 1 실시예를 도시한 회로도이다.
일반적인 인버터형 가변 지연 회로(도 3에서 MP1, MN1이 제거된 형태의 회로)는 스위칭 트랜지스터 또는 셀렉터 트랜지스터(MP2, MN2) 등으로 이루어지는 지연 소자인 인버터와, 인버터와 전원전압(VDD, VSS) 사이에 결합하여 인버터에 구동 전류를 공급하는 전류원 트랜지스터(MP0, MN0)로 구성된다.
이와 같이 구성된 인버터형 가변 지연 회로의 지연 시간은 도 2에 도시된 바이어스 제어레이터(101)에서 생성된 바이어스 전압(VBP, VBN;107a, 107b)에 의해 제어되는 전류원 트랜지스터(MP0, MN0)의 출력 전류에 의해 제어된다. 상술한 구성을 갖는 일반적인 인버터형 가변 지연 회로의 바이어스 전압(VBP, VBN)이 각각 VDD와 GND에 커플링되어 있는 바이어스 제너레이터(101)로부터 생성되는 경우에 있어서 전원전압의 변동에도 불구하고, 전류원 트랜지스터(MP0, MN0)의 VGS(게이트-소스간 전압)는 일정하게 유지되며, 이로 인해 인버터로 인가되는 전류의 양도 전원전압의 변화와는 무관하게 일정한 값이 유지된다. 그러나, 전원전압이 증가한 예를 들면, 가변 지연 회로의 스윙폭은 증가되지만 상술한 바와 같이 동일 전류가 흐르게 되면 결과적으로 인버터의 지연 시간이 증가하는 효과가 초래된다. 반대의 경우, 전원전압이 감소하면 지연 시간이 감소하게 된다.
도 3에 도시된 인버터형 가변 지연 회로는 종래의 인버터형 가변 지연 회로의 전류원 트랜지스터(MP0, MN0)에 다이오드 결합 트랜지스터(MP1, MN1)가 병렬로 연결된 구조로, 그 동작은 다음과 같다.
전원전압(VDD)이 증가한 경우, 전류원 트랜지스터(MP0)에 병렬로 연결된 다이오드 결합 트랜지스터(MP1)의 양단간 전압(VDS)이 증가하고 이로 인해 트랜지스터(MP2)로 흐르는 구동 전류의 양이 다이오드 결합 트랜지스터(MP1)에 의해 생성된 보상 전류 만큼 증가됨으로써, 지연 시간의 변동을 보상한다. 전류원 트랜지스터(MN0)에 결합된 다이오드 결합 트랜지스터(MN1)도 전원전압(VSS)의 변화가 발생한 경우 상술한 다이오드 결합 트랜지스터(MP1)와 동일한 동작을 수행한다.
전원전압(VDD, VSS)이 감소하는 경우, 전류원 트랜지스터(MP0)에 병렬로 연결된 다이오드 결합 트랜지스터(MP1)의 양단간 전압(VDS)이 감소하고 이로 인해 트랜지스터(MP2)로 흐르는 전류의 양이 감소됨으로써, 지연 시간의 변동을 보상한다. 전류원 트랜지스터(MN0)에 결합된 다이오드 결합 트랜지스터(MN1)도 전원전압(VSS)의 변화가 발생한 경우 상술한 다이오드 결합 트랜지스터(MP1)와 동일한 동작을 수행한다.
도 4에 본 발명에 의한 가변 지연 회로의 제 2 실시예를 도시한 회로도이다.
도 4에 도시된 가변 지연 회로의 제 2 실시예를 설명하기 위해 도 3에 도시된 제 1 실시예가 낮은 전압 전압에 의해 동작하는 경우를 먼저 설명한다. 본 발명에 따른 가변 지연 회로의 제 1 실시예가 넓은 주파수 영역에서의 동작을 지원하기 위하여 사용되는 경우, 바이어스 전압(VBP, VBN)의 레벨이 거의 전류원 트랜지스터(MP0, MN0)의 턴온 전압(Vthp, Vthn) 부근이나 그 이하일 수 있다. 이러한 조건에서 바이어스 전압(VBP, VBN)에 의해 제어되는 전류원 트랜지스터(MP0, MN0)는 턴 오프(Turn-off)되고, 다이오드 결합 트랜지스터(MP1, MN1)가 턴 온(Turn-on)됨으로 인해, 다이오드 결합 트랜지스터(MP1, MN1)를 통하여 전류원 트랜지스터(MP0, MN0)를 통해 흐르는 구동 전류보다 많은 양의 보상 전류가 흐르게 될 수 있다. 즉, 낮은 바이어스 전압 (VBP, VBN)에 상응하여 전류원 트랜지스터(MP0, MN0)를 통하여 공급되는 구동 전류보다 많은 양의 보상 전류가 다이오드 결합 트랜지스터(MP1, MN1)에 의해 생성되어 인버터로 인가되게 된다. 이 경우 가변 지연 회로의 출력 신호가 VDD-Vthp, Vthn사이의 전압으로 스윙하게 되면, 제어 전압(108)이 증가-지연 시간 감소 및 제어 전압(108) 감소-지연 시간 증가의 일반적인 가변 지연 회로의 선형적인 제어 전압 특성에서 벋어나, 제어 전압의 감소가 지연 시간의 감소를 초래할 가능성이 있다.
도 4를 참조하면, 가변 지연 회로의 제 2 실시예는 도 3에 도시된 다이오드 결합 트랜지스터(MP1, MN1)와 전원전압(VDD, VSS) 사이에 다이오드 전류 제어 트랜지스터(MP2, MN2)가 직렬로 연결되며, 다이오드 전류 제어 트랜지스터(MP2, MN2)의 게이트는 바이어스 전압(VBP, VBN)을 입력 받는다. 다이오드 전류 제어 트랜지스터(MP2, MN2)는 게이트로 입력된 바이어스 전압(VBP, VBN)에 의해 다이오드 결합 트랜지스터(MP1, MN1)를 통해 공급되는 최대 보상 전류의 양을 제어할 수 있다. 이를 통하여 전류원 트랜지스터(MP0, MN0)로부터 공급되는 구동 전류보다 다이오드 결합 트랜지스터(MP1, MN1)를 통하여 흐르는 보상 전류가 지연 시간의 변화에 큰 영향을 미치는 동작을 없앨 수 있게 된다. 상세히 설명하면, 바이어스 전압 (VBP, VBN)이 전류원 트랜지스터(MP0, MN0)의 턴 온 전압 이하로 떨어지면, 다이오드 전류 제어 트랜지스터(MP2, MN2)는 턴 오프되며, 이로 인해 다이오드 결합 트랜지스터(MP1, MN1)도 턴 오프된다. 결국, 다이오드 결합 트랜지스터(MP1, MN1)는 전류원 트랜지스터(MP0, MN0)가 생성하는 구동 전류보다 많은 보상 전류를 인버터로 인가하지 않게 된다. 따라서 제 2 실시예에 따른 가변 지연 회로에서는 바이어스 전압(VBP, VBN)의 레벨이 낮은 경우가 발생 할 수 있는 넓은 주파수 영역에서도 전원전압에 따른 지연 시간의 변화가 억제될 수 있다.
도 5는 본 발명에 의한 가변 지연 회로의 제 3 실시예를 도시한 회로도로서, 본 발명의 제 2 실시예를 크로스 커플(cross-coupled)로 연결한 구조이다.
일반적인 인버터형 가변 지연 회로의 지연 시간은 가변 지연 회로의 출력 신호의 기울기에 의해 결정되는 반면, 차동형의 구조에서는 두 차동 신호간의 차이에 의해 결정된다. 따라서, 차동형 지연 회로는 다이나믹 노이즈에서 보다 우수한 지터 특성을 지니며, 도 5에 도시된 제 3 실시예는 이러한 차동형 가변 지연 회로의 특징을 인버터형 가변 지연 회로에서 구현한 것이다.
도 5를 참조하면, 도 4에 도시된 2개의 가변 지연 회로의 출력단은 크로스 커플된 2개의 인버터(MP9-MN9, MP10-MN10)들의 입력단에 각각 연결된다. 전원전압(VDD, VSS)과 크로스 커플된 인버터들 사이에 결합된 전류원 트랜지스터(MP8, MN8)는 게이트로 입력된 바이어스 전압(VBP, VBN)에 의해 크로스 커플된 인버터로 인가되는 구동 전류를 생성한다.
도 6A는 본 발명의 가장 큰 특징인 가변지연회로의 전원전압의 변화에 따른 지연시간의 변화를 시뮬레이션한 파형도로서, 도 6A는 전압제어 발진회로의 가변 지연 회로로 본 발명에 따른 제 3실시예를 적용하였으며, 도 6B는 종래의 기술에 따른 가변 지연 회로를 적용하였다.
도 6A에 도시된 파형도는 본 발명에 따른 가변 지연 회로 14 단을 이용하여 전압제어 발진회로(VCO)를 구성하고, 이를 제어하기 위한 바이어스 제너레이터(101)를 구비하여, 제어 전압(108)에 따른 전압제어 발진회로의 주파수 특성을 전원전압을 변동하여 가면서 시뮬레이션한 결과이다.
도 6A에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 전압제어 발진회로에 있어서는 전원전압이 2.7~3.9V 사이에서 변화하더라도 20MHz~80MHz의 영역에서 동작하는 경우 동일 제어 전압에 대해 동일주파수를 나타낸다. 그러나, 종래의 가변 지연 회로가 적용된 도 6B의 경우, 전원전압이 변화하면 동일 제어 전압에서도 전원전압의 변동에 따라 전압 제어 발진회로의 출력 주파수가 변화한다. 그러므로 종래의 가변 지연 회로를 적용한 PLL의 경우, 전원전압이 변화하는 환경하에서 동일한 주파수를 발생시키기 위하여, 제어 전압의 변화를 발생시키는 동작이 수반되어야 한다. 또한 이로 인한 지터의 발생 등이 초래되나, 본 발명에 따른 가변 지연 회로로 구성된 PLL의 경우는 전원전압의 변동에 따른 추가적인 내부 회로의 동작과 지터의 발생이 최대한 억제된다.
이를 통해 본 발명에 따른 가변 지연 회로가 전원전압의 변동에 대해서는 둔감하며, 주로 제어전압에 의해서만 지연시간이 결정됨을 알 수 있다.
도 7는 본 발명의 가변 지연 회로 이용한 PLL 구성시 전원전압의 변동에 따른 지터 특성을 도시한 파형도이다. 상세히 설명하면, 도 7에서는 본 발명에 따른 제 3 실시예의 가변 지연 회로를 이용하여 도 2에서 도시한 PLL 회로를 구성하여, PLL의 입력 신호(105)로 85MHz의 신호를 인가하였다.
일단 PLL회로가 Lock이 된 상태에서 동작 전압을 3.3V → 2.7V → 3.3V → 3.9V → 3.3V로 변동시켜 가면서, PLL 입력 신호(105)와 VCO 출력 신호(106), VCO 출력 신호(106)의 주기 변화, Cycle-to-Cycle 지터 및 절대 지터(Absolute Jitter)값을 HSPICE를 통하여 시뮬레이션하여 각각을 도 7A, 도 7B, 도 7C 및 도 7D에 나타내었다.
VCO 출력 신호(106)의 주기 변화는 HSPICE의 Measure문법을 이용하여, 매 Cycle마다 주기의 값을 측정하였으며, 이 측정 주기값의 인접한 싸이클에서의 차이를 산술하여, Cycle-to-Cycle 지터값을 계산하였다. 또한 절대 지터값은 PLL의 입력 신호(105)로 인가한 신호와 VCO의 출력 신호(106)의 위상차이를 HSPICE의 Measure문법을 사용하여 측정하였다.
도 8는 종래의 가변지연회로를 이용한 PLL 구성시 전원전압의 변동에 따른 지터 특성을 도시한 파형도이다. 자세히 설명하면, 도 8은 본 발명에 의해 부가된 다이오드 결합 트랜지스터의 동작 효과를 설명하기 위해 다이오드 결합 트랜지스터가 제거된 제 3 실시예의 가변 지연 회로를 이용하여 도 2에서 도시한 PLL 회로를 구성하고, PLL의 입력 신호(105)로 85MHz의 신호를 인가한 결과를 도시한 것이다. 다이오드 결합 트랜지스터(MP1, MP5, MN1, MN5)에 의한 효과를 제거하기 위해 MP2, MP6, MN2, MN6의 게이트를 각각 VDD와 VSS에 결합하였다.
본 발명에 따른 가변 지연 회로와 종래의 가변 지연 회로로 동일 PLL 회로를 구성하여 전원전압이 3.3V±0.6V 변화하는 동일환경에 대한 시뮬레이션을 수행한 결과, 본 발명에 따른 가변 지연 회로를 이용한 경우가 종래의 가변 지연 회로를 이용한 경우보다. 주기의 변화 및 Cycle-to-Cycle 지터값이 5배 이상 작으며, 지터가 누적되는 PLL의 특성까지가 포함된 절대 지터의 경우는 도 7D와 도 8D에서 볼 수 있는 바과 같이 10배 이상 감소시킬 수 있음을 확인할 수 있다.
상술한 바와 같이 본 발명에 의한 인버터형 가변 지연 회로는 차동형 가변 지연 회로에 비해 소비 전력이 작고, 내부 신호가 풀 스윙을 하며, 추가적인 인출 회로의 필요성이 없다. 또한, 별도의 검출 회로 및 보상 회로 없이도 종래의 인버터형 가변 지연 회로의 문제점이었던 전원전압의 변동에 따른 지연 시간의 변동이 저감될 수 있다.
본 명세서에서는 별도의 부가 회로 없이 자체적으로 전원전압의 변동을 검출하고 이에 대한 보상을 수행하는 인버터형 가변 지연 회로를 실시예를 참조하여 설명하였다. 그러나, 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다. 또한, 본 발명의 권리범위는 아래 기재된 특허청구범위에 의해서만 해석될 수 있다.

Claims (5)

  1. 전원전압의 변동을 감지하고 이에 대한 보상을 수행함으로써 전원전압 변동에 따른 지연 시간의 변화를 저감하는 가변 지연 회로에 있어서,
    입력되는 구동 전류에 따라 지연 시간이 조절되는 인버터;
    상기 인버터와 제1 전원전압 사이에 결합되고, 제1 바이어스 전압에 의해 상기 인버터로 인가되는 구동 전류를 생성하는 제1 전류원 트랜지스터;
    상기 제1 전류원 트랜지스터와 병렬로 연결되고, 제1 전원전압의 변동에 따른 보상 전류를 생성하여 상기 구동 전류에 가산하는 제1 다이오드 결합 트랜지스터;
    상기 인버터와 제2 전원전압 사이에 결합되고, 제2 바이어스 전압에 의해 상기 인버터로 인가되는 구동 전류를 생성하는 제2 전류원 트랜지스터; 및
    상기 제2 전류원 트랜지스터와 병렬로 연결되고, 제2 전원전압의 변동에 따른 보상 전류를 생성하여 상기 구동 전류에 가산하는 제2 다이오드 결합 트랜지스터를 포함하는 가변 지연 회로.
  2. 제1항에 있어서,
    제1 전원전압과 상기 제1 다이오드 결합 트랜지스터 사이에 결합되며, 상기 제1 바이어스 전압에 의해 상기 제1 다이오드 결합 트랜지스터의 동작을 제어하는제1 다이오드 전류 제어 트랜지스터; 및
    제2 전원전압과 상기 제2 다이오드 결합 트랜지스터 사이에 결합되며, 상기 제2 바이어스 전압에 의해 상기 제2 다이오드 결합 트랜지스터의 동작을 제어하는 제2 다이오드 전류 제어 트랜지스터를 더 포함하되,
    상기 제1 다이오드 전류 제어 트랜지스터 및 상기 제2 다이오드 전류 제어 트랜지스터는 상기 제1 바이어스 전압 및/또는 상기 제2 바이어스 전압이 상기 제1 전류원 트랜지스터 및/또는 상기 제2 전류원 트랜지스터의 턴온 전압 이하일 경우에 지연 시간 변동을 유발하는 상기 제1 다이오드 결합 트랜지스터 및/또는 상기 제2 다이오드 결합 트랜지스터의 보상 전류를 감소시키는 가변 지연 회로.
  3. 제2항에 있어서,
    상기 제1 전원전압과 상기 제2 전원전압 사이에 결합된 상기 2개의 가변 지연 회로;
    상기 가변 지연 회로들의 출력단 사이에 결합된 제1 인버터 및 제2 인버터-여기서, 상기 제1 인버터 및 상기 제2 인버터는 크로스 커플됨;
    상기 제1 전원전압과 상기 제1 인버터 및 상기 제2 인버터 사이에 결합되며, 상기 제1 바이어스 전압에 의해 상기 제1 인버터 및 상기 제2 인버터에 인가되는 구동 전류를 생성하는 제1 전류원 트랜지스터; 및
    상기 제2 전원전압과 상기 제1 인버터 및 상기 제2 인버터 사이에 결합되며,상기 제2 바이어스 전압에 의해 상기 제1 인버터 및 상기 제2 인버터에 인가되는 구동 전류를 생성하는 제2 전류원 트랜지스터를 포함하는 가변 지연 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    복수의 상기 가변 지연 회로가 링형 결합하여 전압제어 발진회로를 구성할 수 있는 가변 지연 회로.
  5. PLL 회로에 있어서,
    기준 신호와 지연 신호의 위상을 비교하여 위상차에 비례하는 위상 주파수 검출기 출력 신호를 생성하는 위상-주파수 검출기;
    상기 위상 주파수 검출기에 직렬로 결합되며, 상기 위상 주파수 검출기 출력 신호에 대한 응답으로 차지 펌프 출력 신호를 생성하는 차지 펌프;
    상기 차지 펌프에 직렬로 결합되며, 상기 차지 펌프 출력 신호를 필터링하여 제어 전압을 생성하는 로우 패스 필터;
    상기 로우 패스 필터에 직렬로 결합되며, 상기 제어 전압에 상응하여 제1 바이어스 전압 및 제2 바이어스 전압을 생성하는 바이어스 제너레이터; 및
    상기 제1 바이어스 전압 및 상기 제2 바이어스 전압에 의해 지연 시간이 조절되며, 전원전압의 변동을 감지하고 이에 대한 보상을 수행함으로써 전원전압 변동에 따른 지연 시간의 변화를 저감하는 복수개의 가변 지연 회로가 병렬 결합하여 구성된 전압 제어 지연 회로를 포함하는 PLL 회로.
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