KR20170086804A - 전자 소자 및 이를 포함하는 시스템 - Google Patents

전자 소자 및 이를 포함하는 시스템 Download PDF

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Abstract

실시 예는 통신 라인과 연결되는 입출력 포트, 구동 전원으로 제1 전원이 제공되고, 입력 신호를 증폭하여 출력하는 증폭부, 상기 증폭부의 출력단과 연결되는 입력단을 가지며, 상기 입력단의 전압에 기초하여 상기 증폭부의 출력을 상기 입출력 포트로 출력하는 출력부, 및 상기 증폭부의 출력단과 상기 출력부의 입력단이 접속하는 제1 노드와 제2 전원 사이에 연결되고, 상기 증폭부에 제공되는 상기 제1 전원의 레벨에 기초하여, 상기 제1 노드의 전압을 제어하는 출력 제어부를 포함한다.

Description

전자 소자 및 이를 포함하는 시스템{AN ELECTRONIC DEVICE AND A SYSTEM INCLUDING THE SAME}
실시 예는 실시 예는 전자 소자 및 이를 포함하는 시스템에 관한 것이다.
일반적인 전기 소자의 I/O 인터페이스의 최종 출력단은 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 인버터를 포함한다. 반면에, I2C 인터페이스를 사용하는 전기 소자의 I/O 인터페이스의 최종 출력단은 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 인버터를 포함하되, PMOS 트랜지스터의 게이트와 소스는 서로 접속된 구조를 가질 수 있다.
버스에 공통 접속되는 다수의 전자 소자들을 구비하는 시스템에서 다수의 전자들 중 2개 이상의 전자 소자들 간에 I/O 인터페이스를 통하여 통신이 이루어질 수 있다. 이때 통신을 하지 않는 전자 소자들도 버스를 공유하기 때문에 입출력 포트 또는 터미널의 상태를 유지하기 위하여 전원(POWER)가 필요할 수 있다. 통신을 하지 않는 전자 소자들에 제공되는 전원에 의하여 전력 소모가 발생할 수 있다. 통신을 하지 않는 전자 소자들에 제공되는 전력을 차단함으로써, 시스템에서 전력 소모를 줄일 수 있다.
실시 예는 전력 소모를 줄일 수 있고, 통신 실패를 방지할 수 있는 전자 소자 및 이를 포함하는 시스템을 제공한다.
실시 예에 따른 전자 소자는 통신 라인과 연결되는 입출력 포트; 구동 전원으로 제1 전원이 제공되고, 입력 신호를 증폭하여 출력하는 증폭부; 상기 증폭부의 출력단과 연결되는 입력단을 가지며, 상기 입력단의 전압에 기초하여 상기 증폭부의 출력을 상기 입출력 포트로 출력하는 출력부; 및 상기 증폭부의 출력단과 상기 출력부의 입력단이 접속하는 제1 노드와 제2 전원 사이에 연결되고, 상기 증폭부에 제공되는 상기 제1 전원의 레벨에 기초하여, 상기 제1 노드의 전압을 제어하는 출력 제어부를 포함한다.
상기 출력 제어부는 상기 제1 전원의 레벨이 로우 레벨일 때, 상기 제1 노드의 전압이 기준 전압보다 낮게 유지되도록 상기 제1 노드의 전압을 제어한다.
상기 출력부는 상기 제1 노드에 연결되는 게이트, 상기 입출력 포트와 상기 제2 전원 사이에 연결되는 소스 및 드레인을 포함하는 출력 트랜지스터를 포함할 수 있다. 상기 기준 전압은 상기 출력 트랜지스터의 문턱 전압일 수 있다.
상기 출력 제어부는 상기 제1 전원이 제공되는 제1 게이트, 및 상기 제1 노드와 제2 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 제어 트랜지스터; 상기 제2 노드에 접속되는 제2 게이트, 및 상기 제1 노드와 상기 제2 전원 사이에 접속되는 제2 소스와 제2 드레인을 포함하는 제2 제어 트랜지스터; 및 상기 제1 전원이 제공되는 제3 게이트, 및 상기 제2 노드와 상기 제2 전원 사이에 접속되는 제3 소스와 제3 드레인을 포함하는 제3 제어 트랜지스터를 포함할 수 있다.
상기 증폭부는 상기 입력 신호를 반전시키는 인버터일 수 있다.
상기 입출력 포트는 버스 통신 프로토콜에 따라서 통신하는 통신 라인에 접속될 수 있다.
상기 출력 제어부는 상기 제1 전원의 레벨이 하이 레벨일 때, 상기 제1 노드를 상기 제2 전원으로부터 플로팅시킬 수 있다.
상기 전자 소자는 상기 입출력 포트에 접속되고, 상기 입출력 포트에 제공되는 신호를 수신하는 수신부를 더 포함할 수 있다.
상기 입출력 포트에 제공되는 신호는 펄스 신호일 수 있다.
다른 실시 예에 따른 전자 소자는 통신 라인과 연결되는 입출력 포트; 제1 전원과 제2 전원 사이에 접속되고, 입력 신호를 반전시켜 출력하는 인버터; 상기 인버터의 출력단과 연결되는 게이트, 및 상기 입출력 포트와 상기 제2 전원 사이에 연결되는 소스 및 드레인을 포함하는 출력 트랜지스터; 및 상기 인버터의 출력단과 상기 출력 트랜지스터의 게이트가 접속하는 제1 노드와 상기 제2 전원 사이에 연결되고, 상기 제1 전원의 레벨에 기초하여 상기 제1 노드의 전압을 제어하는 출력 제어부를 포함한다.
상기 출력 제어부는 상기 제1 전원의 레벨이 로우 레벨일 때, 상기 제1 노드의 전압이 상기 출력 트랜지스터의 문턱 전압보다 낮게 유지되도록 상기 제1 노드의 전압을 제어할 수 있다.
상기 출력 제어부는 상기 제1 전원의 레벨이 하이 레벨일 때, 상기 제1 노드와 상기 제2 전원의 전기적 연결을 끊을 수 있다.
상기 입출력 포트에 제공되는 신호는 데이터 또는 클럭 신호일 수 있다.
실시 예에 따른 시스템은 제1 통신 라인; 및 복수의 전자 소자들을 포함하며, 상기 복수의 전자 소자들 각각은 상기 제1 통신 라인과 접속되는 제1 입출력 인터페이스를 포함하며, 상기 제1 입출력 인터페이스는 상기 제1 통신 라인과 연결되는 제1 입출력 포트; 구동 전원으로 제1 전원이 제공되고, 제1 입력 신호를 증폭하여 출력하는 제1 증폭부; 상기 제1 증폭부의 제1 출력단과 연결되는 제1 입력단을 가지며, 상기 제1 입력단의 전압에 기초하여 상기 제1 증폭부의 출력을 상기 제1 입출력 포트로 출력하는 제1 출력부; 및 상기 제1 증폭부의 제1 출력단과 상기 제1 출력부의 제1 입력단이 접속하는 제1 노드와 제2 전원 사이에 연결되고, 상기 제1 증폭부에 제공되는 상기 제1 전원의 레벨에 기초하여, 상기 제1 노드의 전압을 제어하는 제1 출력 제어부를 포함한다.
상기 복수의 전자 소자들 각각은 제2 통신 라인과 접속하는 제2 입출력 인터페이스를 더 포함할 수 있으며, 상기 제2 입출력 인터페이스는 상기 제2 통신 라인과 연결되는 제2 입출력 포트; 구동 전원으로 상기 제1 전원이 제공되고, 제2 입력 신호를 증폭하여 출력하는 제2 증폭부; 상기 제2 증폭부의 제2 출력단과 연결되는 제2 입력단을 가지며, 상기 제2 입력단의 전압에 기초하여 상기 제2 증폭부의 출력을 상기 제2 입출력 포트로 출력하는 제2 출력부; 및 상기 제2 증폭부의 제2 출력단과 상기 제2 출력부의 제2 입력단이 접속하는 제2 노드와 상기 제2 전원 사이에 연결되고, 상기 제2 증폭부에 제공되는 상기 제1 전원의 레벨에 기초하여, 상기 제2 노드의 전압을 제어하는 제2 출력 제어부를 포함할 수 있다.
상기 시스템은 제3 전원과 상기 제1 통신 라인 사이에 접속되는 제1 저항; 및 상기 복수의 전자 소자들 각각에 상기 제1 전원을 선택적으로 제공하는 전원 공급부를 더 포함할 수 있다.
상기 제1 통신 라인에는 데이터가 제공되고, 상기 제2 통신 라인에는 클럭이 제공될 수 있다.
상기 출력 제어부는 상기 제1 전원의 레벨이 로우 레벨일 때, 상기 제1 노드의 전압이 기준 전압보다 낮게 유지되도록 상기 제1 노드의 전압을 제어하고, 상기 제1 전원의 레벨이 하이 레벨일 때, 상기 제1 노드를 상기 제2 전원으로부터 플로팅시킬 수 있다.
실시 예는 전력 소모를 줄일 수 있고, 통신 실패를 방지할 수 있다.
도 1은 실시 예에 따른 전자 소자의 구성도를 나타낸다.
도 2는 도 1에 도시된 전자 소자의 일 실시 예에 따른 회로도를 나타낸다.
도 3a는 도 2에 도시된 출력 제어부의 제1 동작을 설명하기 위한 회로도이다.
도 3b는 도 2에 도시된 출력 제어부의 제2 동작을 설명하기 위한 회로도이다.
도 4는 도 3b에서 출력 제어부가 없는 경우를 나타낸다.
도 5는 다른 실시 예에 따른 전자 소자를 나타낸다.
도 6은 실시 예에 따른 전자 소자들을 포함하는 시스템을 나타낸다.
도 7은 도 5에 도시된 제2 및 제3 전자 소자들 간의 데이터 통신을 나타낸다.
도 8은 다른 실시 예에 따른 시스템을 나타낸다.
도 9는 도 4에 도시된 출력 제어부가 없는 경우의 출력부의 누설 전류에 대한 세뮬레이션 결과를 나타낸다.
도 10은 도 2에 도시된 실시 예의 출력부의 누설 전류에 대한 시뮬레이션 결과를 나타낸다.
도 11은 신호의 주파수가 100Mhz일 때, 도 4의 경우의 출력 트랜지스터의 게이트의 전압과 누설 전류, 및 도 2의 출력 트랜지스터의 게이트의 전압과 누설 전류의 시뮬레이션 결과를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 전자 소자(100)의 구성도를 나타내며, 도 2는 도 1에 도시된 전자 소자(100)의 일 실시 예에 따른 회로도를 나타낸다.
도 1 및 도 2를 참조하면, 전자 소자(100)는 통신 라인, 예컨대, 버스(BUS, 미도시)를 통하여 다른 전자 소자와 통신(communication), 예컨대, I2C 통신을 하는 입출력 인터페이스를 포함할 수 있다.
전자 소자(100)는 통신 라인, 예컨대, 버스(BUS, 미도시)과 연결되는 입출력 포트(110, 또는 터미널(terminal), 입력 신호(Sa)를 수신하고 수신된 입력 신호(Sa)를 증폭하는 증폭부(120), 증폭부(120)의 출력단(OUT1)과 접속하는 입력단(IN1)을 가지며, 입력단(IN1)에 걸리는 전압에 기초하여 증폭부(120)의 출력(As)을 입출력 포트(110)로 출력하는 출력부(130), 및 증폭부(120)에 제공되는 전원(DVDD1)의 레벨에 기초하여 증폭부(120)의 출력단(OUT1)과 출력부(130)의 입력단(IN1)이 접속하는 제1 노드(NG1)의 전압을 제어하는 출력 제어부(140)를 포함한다. 전자 소자(100)의 입출력 인터페이스는 증폭부(120), 출력부(130), 및 출력 제어부(140)를 포함할 수 있다. 또한 전자 소자(100)의 입출력 인터페이스는 입출력 포트(110)를 더 포함할 수도 있다.
도 2에서 증폭부(120)는 인버터(Inverter) 형태로 구현되나, 실시 예는 이에 한정되는 것을 아니며, 다른 실시 예에서는 증폭부(120)가 버퍼(buffer), 연산 증폭기, 또는 차동 증폭기 형태로 구현될 수도 있다.
예컨대, 증폭부(120)는 PMOS 트랜지스터(PM1), 및 NMOS 트랜지스터를 포함하는 CMOS 인버터일 수 있다. 증폭부(120)에는 구동 전원으로 제1 전원(DVDD1) 및 제2 전원(Vss)이 제공될 수 있다. 예컨대, 제1 전원(DVDD1)은 PMOS 트랜지스터(PM1)의 소스 및 벌크(bulk, 또는 기판)에 제공될 수 있고, 제2 전원(Vss)은 NMOS 트랜지스터(NM1)의 소스 및 벌크(또는 기판)에 제공될 수 있다. 예컨대, 제1 전원(DVDD1)의 레벨은 제2 전원의 레벨보다 클 수 있다. 증폭부(120)의 제1 전원(DVDD1) 및 제2 전원(Vss)은 전자 소자(100)의 입출력 인터페이스를 구동하기 위한 전원일 수 있다.
증폭부(120)는 입력 신호(Sa)를 반전하고, 반전된 신호(As)를 출력단(OUT1)을 통하여 출력할 수 있다.
출력부(130)는 증폭부(120)의 출력단(OUT1)과 접속되는 입력단(IN1), 및 입출력 포트(110)와 접속되는 출력단(OUT2)을 포함하는 증폭 소자, 예컨대, 트랜지스터로 구현될 수 있다.
예컨대, 출력부(130)는 증폭부(120)의 출력단(OUT1)과 접속되는 게이트, 및 제2 전원(Vss)과 입출력 포트(110) 사이에 접속되는 소스 및 드레인을 포함하는 출력 트랜지스터(OM)를 포함할 수 있다.
예컨대, 출력 트랜지스터(OM)는 NMOS 트랜지스터일 수 있고, 출력 트랜지스터(OM)의 드레인은 입출력 포트(110)와 접속되고, 출력 트랜지스터(OM)의 소스 및 벌크(또는 기판)은 제2 전원(Vss)에 접속될 수 있다.
출력 제어부(140)는 제1 노드(NG1)와 제2 전원(Vss) 사이에 접속되며, 증폭부(120)에 제공되는 구동 전원, 예컨대, 제1 전원(DVDD1)의 레벨에 기초하여 제1 노드(NG1)의 전압을 제어한다.
예컨대, 출력 제어부(140)는 증폭부(120)에 제공되는 구동 전원(예컨대, 제1 전원(DVDD1))의 레벨이 로우 레벨(예컨대, 0[V])일 때, 제1 노드(NG1)의 전압이 기준 전압보다 낮게 유지되도록 제1 노드(NG1)의 전압을 제어할 수 있다. 여기서 기준 전압은 출력 제어부(140)의 출력 트랜지스터(MO)의 문턱 전압일 수 있다.
또한 예컨대, 출력 제어부(140)는 제1 전원(DVDD1)의 레벨이 하이 레벨일 때, 제1 노드(NG1)를 제2 전원(Vss)으로부터 플로팅(floating)시키거나, 제1 노드(NG1)와 제2 전원(Vss)을 전기적 연결을 끊는다.
예컨대, 출력 제어부(140)는 제1 내지 제3 제어 트랜지스터들(PM2,NM2,NM3)을 포함할 수 있다.
제1 제어 트랜지스터(PM2)는 증폭기(120)의 구동 전원, 예컨대, 제1 전원(DVDD1)이 제공되는 제1 게이트, 및 제1 노드(NG1)와 제2 노드(NG2) 사이에 접속되는 제1 소스 및 제1 드레인을 포함할 수 있다.
제2 제어 트랜지스터(NM2)는 제2 노드(NG2)에 접속되는 제2 게이트, 및 제1 노드(NG1)와 제2 전원(Vss) 사이에 접속되는 제2 소스 및 제2 드레인을 포함할 수 있다.
제3 제어 트랜지스터(NM3)는 증폭기(120)의 구동 전원, 예컨대, 제1 전원(DVDD1)이 제공되는 제3 게이트, 및 제2 노드(GN2)와 제2 전원(Vss) 사이에 접속되는 제3 소스 및 제3 드레인을 포함할 수 있다.
예컨대, 제2 노드(NG2)는 제1 제어 트랜지스터(PM2)의 제2 드레인, 제2 트랜지스터(NM2)의 제2 게이트, 및 제3 제어 트랜지스터(NM3)의 드레인이 공통 접속되는 노드일 수 있다.
출력 제어부(140)는 증폭기(120)의 구동 전원, 예컨대, 제1 전원(DVDD1)의 레벨에 기초하여, 제1 노드(NG1)를 제2 전원(Vss)으로부터 플로팅(floating)시키거나, 또는 제1 노드(NG1)를 제2 전원(Vss)에 접속시킬 수 있다.
출력 제어부(140)는 증폭부(120)에 제공되는 구동 전원이 차단되거나, 또는 구동 전원의 레벨이 0[V]일 때, 입출력 포트(110)에 제공되는 신호의 전압 레벨에 따라 증폭부(120)에서 전력 소모가 발생하는 것을 방지하는 역할을 한다.
즉 출력 제어부(140)는 전자 소자(100)의 입출력 인터페이스를 구동하는 구동 전원이 차단되더라도, 버스에 인가되는 신호에 의하여 증폭부(120)에서 전력 소모가 발생하는 것을 방지하여 불필요한 전력 소모를 줄이는 역할을 할 수 있다.
도 3a는 도 2에 도시된 출력 제어부(140)의 제1 동작을 설명하기 위한 회로도이고, 도 3b는 도 2에 도시된 출력 제어부(140)의 제2 동작을 설명하기 위한 회로도이다.
도 3a를 참조하여 출력 제어부(140)의 제1 동작을 설명한다.
출력 제어부(140)의 제1 동작은 증폭부(120)의 구동 전원(예컨대, 제1 전원(DVDD1)의 레벨이 제2 레벨(예컨대, DVDD1=5[V])일 때의 동작이고, 출력 제어부(140)의 제2 동작은 증폭부(120)의 구동 전원(예컨대, 제1 전원(DVDD1)의 레벨이 제1 레벨(예컨대, DVDD1=0[V])일 때의 동작일 수 있다.
증폭부(120)의 구동 전원(예컨대, 제1 전원(DVDD1)의 레벨이 제2 레벨(예컨대, DVDD1=5[V])일 때, 출력 제어부(140)의 제1 제어 트랜지스터(PM2)는 턴 오프되고, 제3 제어 트랜지스터(NM3)는 턴 온된다. 그리고 제3 제어 트랜지스터(NM3)는 턴 온됨에 따라 제2 제어 트랜지스터(NM2)의 제2 게이트의 전압이 제2 전원(Vss)의 전압(예컨대, 0[V])이 되어 제2 제어 트랜지스터(NM2)는 턴 오프된다.
증폭부(120)의 구동 전원(예컨대, 제1 전원(DVDD1)의 레벨이 제2 레벨(예컨대, DVDD1=5[V])일 때, 제3 제어 트랜지스터(NM3)는 턴 온되고, 제1 및 제2 제어 트랜지스터(PM2, NM2)는 턴 오프되기 때문에, 출력 제어부(140)는 제1 노드(NG1)의 전압에 어떤 영향도 주지 않고, 제1 노드(NG1)는 제2 전원(Vss)으로부터 플로팅된다. 즉 제1 동작에서는 입출력 포트(110)에 인가되는 신호(DVVD2)의 레벨에 상관없이 제1 노드(GN1)는 제2 전원(Vss)으로부터 플로팅된 상태에서, 증폭부(120)와 출력부(130)는 정상적으로 동작한다.
다음으로 도 3b를 참조하여, 출력 제어부(140)의 제2 동작을 설명한다.
증폭부(120)의 구동 전원(예컨대, 제1 전원(DVDD1)의 레벨이 제1 레벨(예컨대, DVDD1=0[V])이고, 입출력 포트(110)에 인가되는 신호(DVVD2)가 제1 레벨(예컨대, 0[V])에서 제2 레벨(예컨대, 5[V])로 변화하는 구간(301, 도 3b 참조) 동안 제1 노드(NG1)의 전압은 상승한다.
신호(SG)의 변화 구간(301) 동안 제1 노드(NG1)의 전압이 상승하는 이유는 신호(SG)의 변화 구간(301) 동안 출력부(130)의 출력 트랜지스터(OM)의 드레인과 게이트 사이에 생성되는 커패시터(Cgd), 예컨대, 고유(intrinsic) 또는 기생(parasitic) 커패시터를 통하여 서지 전류(surge current)가 제1 노드(NG1)로 유입되기 때문이다.
변화 구간(301) 동안 발생한 서지 전류에 의하여 불필요한 전력 소모가 발생할 수 있다.
도 4는 도 3b에서 출력 제어부(140)가 없는 경우를 나타낸다.
도 4를 참조하면, 신호(SG)의 변화 구간(301) 동안 출력 고유 커패시터(Cgd)를 통하여 흐르는 서지 전류(surge current)에 의하여 제1 노드(NG)의 전압이 상승할 수 있다. 증폭부(120)에 제공되는 구동 전원의 레벨이 0[V]이므로 증폭부(120)의 PMOS 트랜지스터(PM1)의 드레인과 제1 전원(DVDD1)이 제공되는 제1 전원 단자(121) 사이에는 접합 다이오드(junction diode)가 형성될 수 있고, 상승하는 제1 노드(NG)의 전압이 접합 다이오드의 동작 전압보다 높아질 때, 접합 다이오드를 통하여 제1 노드(NG)에서 제1 전원 단자(121)로 전류를 방출할 수 있고, 이로 인하여 제1 노드(NG)의 전압이 하강하여 출력 트랜지스터(OM)가 턴온되지 않을 수 있는데, 이 경우는 불필요한 전력 소모가 발생하지 않거나, 전력 소모의 양이 적을 수도 있다.
그러나 접합 다이오드의 동작 전압이 출력 트랜지스터(OM)의 문턱 전압보다 높을 때에는 상승하는 제1 노드(NG)의 전압이 출력 트랜지스터(OM)의 문턱 전압보다 높게 될 때, 출력 트랜지스터(MO)가 턴 온될 수 있다. 출력 트랜지스터(MO)가 턴 온됨에 따라 입출력 포트(110)에서 제2 전원(Vss) 간에 누설 전류(Ie)가 흐르게 되고, 누설 전류(Ie)에 의하여 불필요한 전력 소모가 발생할 수 있다.
도 9는 도 4에 도시된 출력 제어부(140)가 없는 경우의 출력부(130)의 누설 전류(Ie1)에 대한 세뮬레이션 결과를 나타낸다.
출력 트랜지스터(OM)는 0.18㎛, 5V의 CMOS 트랜지스터이고, 변화 구간(301)에서 문턱 전압이 689mV이고, 고유 커패시턴스(Cgd)는 40fF(femtoFarads)이다. 통신 라인(501)과 저항(Rp)의 접속 노드(601, 도 6 참조)의 신호(SG)의 주파수는 400khz이다.
도 9를 참조하면, 변화 구간(301), 예컨대, 5.1㎲에서 출력 트랜지스터(OM)의 게이트의 전압(VNG)은 695mV이고, 출력 트랜지스터(OM)의 문턱 전압은 689mV이므로 출력 트랜지스터(OM)는 턴 온될 수 있으며, 누설 전류(Ie1)는 74.3㎂가 된다.
이러한 누설 전류(Ie1)는 파워 오프가 된 전자 소자에서 전력 소모를 유발하는 요인이 될 수 있다.
전자 소자의 출력 트랜지스터(OM)의 게이트 전압(VNG)이 출력 트랜지스터(OM)의 문턱 전압보다 높을수록 출력 트랜지스터(OM)의 턴 온 저항의 저항 값은 작아질 수 있다. 출력 트랜지스터(OM)의 턴 온 저항과 통신 라인(510, 도 6 참조)에 접속되는 저항(Rp, 도 6참조)의 저항 값의 비율에 의하여 통신 라인(501)과 저항(Rp)의 접속 노드(601, 도 6 참조)의 전압이 결정될 수 있는데, 턴 온 저항의 저항 값은 작아지게 되면, 통신의 오류, 또는 실패가 발생할 수 있다.
불필요하게 발생하는 전력 소모를 방지하기 위한 출력 제어부(140)의 동작은 다음과 같다.
도 3에 도시된 바와 같이, 증폭부(120)의 구동 전원(예컨대, 제1 전원(DVDD1)의 레벨이 제1 레벨(예컨대, DVDD1=0[V])일 때, 제1 제어 트랜지스터(PM2)는 턴 온되고, 제3 제어 트랜지스터(NM3)는 턴 오프된다.
제1 제어 트랜지스터(PM2)의 턴 온에 의하여 제2 제어 트랜지스터(NM2)의 제2 게이트와 제2 드레인은 제1 노드(NG1)에 공통 접속될 수 있다. 즉 제1 노드(NG1)와 제2 노드(NG2)가 서로 접속될 수 있다. 또한 제3 제어 트랜지스터(NM3)의 턴 오프에 의하여 제2 제어 트랜지스터(NM2)의 제2 게이트, 또는 제2 노드(NG2)는 제2 전원(Vss)으로부터 플로팅되거나 또는 제2 전원(Vss)과의 연결이 끊길(cut off) 수 있다.
신호(SG)의 변화 구간(301)에서 제1 노드(NG1)의 전압이 상승함에 따라 제2 제어 트랜지스터(NM2)의 제2 게이트의 전압(Vg2, 또는 제2 노드(NG2)의 전압)이 함께 상승할 수 있다.
제2 제어 트랜지스터(NM2)의 제2 게이트의 전압(Vg2)이 점차 상승하여 제2 게이트의 전압(Vg2)이 제2 제어 트랜지스터(NM2)의 문턱 전압(Vth2, threshold voltage)보다 높게 될 때(Vg2>Vth2), 제2 제어 트랜지스터(NM2)가 턴 온될 수 있고, 제2 제어 트랜지스터(NM2)가 턴 온됨에 따라 제1 노드(NG1)와 제2 전원(Vss) 사이에 전류 패스가 형성되고, 제1 노드(NG1)의 전압이 감소한다.
그리고 감소되는 제1 노드(NG1)의 전압이 출력부(130)의 출력 트랜지스터(OM)의 문턱 전압보다 낮게 될 때, 출력 트랜지스터(OM)는 턴 오프될 수 있고, 입출력 포트(110)로부터 제2 전원으로 누설 전류가 흐르는 것을 차단할 수 있고, 이로 인하여 제2 동작시 전력 소모을 줄일 수 있으며, 도 4에서 설명한 통신 오류 및 실패를 방지할 수 있다.
출력 제어부(140)에 의하여 제2 동작시 제1 노드(NG1)의 전압(VNG1)을 출력 트랜지스터(MO)의 문턱 전압보다 낮게 제어함으로써, 실시 예는 제2 동작시 출력 트랜지스터(MO)가 턴 온되는 것을 방지하여 출력부(130)에 의한 불필요한 전력 소모를 방지할 수 있다.
도 10은 도 2에 도시된 실시 예의 출력부(130)의 누설 전류(Ie2)에 대한 시뮬레이션 결과를 나타낸다. 도 10의 출력 트랜지스터(OM)는 도 9와 동일한 시뮬레이션 조건을 갖는다.
도 10을 참조하면, 변화 구간(301), 예컨대, 5.1㎲에서 출력 트랜지스터(OM)의 게이트의 전압(VNG1)은 516㎶이고, 누설 전류(Ie2)는 495㎁가 된다. 도 9와 비교할 때, 도 10의 누설 전류(Ie2)는 약 150분 1만큼 감소될 수 있으며, 이로 인하여 불필요한 소모 전력을 줄일 수 있다.
도 11은 신호(SG)의 주파수가 100Mhz일 때, 도 4의 경우의 출력 트랜지스터(OM)의 게이트의 전압(VNG)과 누설 전류(Ie1), 및 도 2의 출력 트랜지스터(OM)의 게이트의 전압(VNG1)과 누설 전류(Ie2)의 시뮬레이션 결과를 나타낸다.
도 11을 참조하면, 변화 구간(301', 예컨대, 24.8ns에서 도 4의 경우의 출력 트랜지스터(OM)의 게이트의 전압(VNG)은 742mV이고, 도 2의 출력 트랜지스터(OM)의 게이트의 전압(VNG1)은 945nV이다. 그리고 도 4의 경우의 누설 전류(Ie1)는 154㎂이고, 도 2의 경우의 누설 전류(Ie2)는 9.68pA이다. 또한 신호(SG)의 전압 레벨이 high가 되는 반주기(half cycle) 동안의 도 4의 경우의 평균 누설 전류는 276 ㎂이고, 도 2의 경우의 평균 누설 전류는 0.67㎂가 되어 전력 소모가 줄어든다.
도 5는 다른 실시 예에 따른 전자 소자(100a)를 나타낸다. 도 2 내지 도 3과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 5를 참조하면, 전자 소자(100a)는 도 2에 도시된 전자 소자(100)에 수신부(150)를 더 포함한다.
수신부(150)는 입출력 포트(110)에 접속되며, 입출력 포트(110)에 제공되는 신호를 수신한다. 예컨대, 수신부(150)는 입출력 포트(110)에 제공되는 신호를 증폭, 또는 버퍼링하고, 증폭 또는 버퍼링된 신호를 출력할 수 있다.
수신부(150)는 인버터(Inverter) 형태로 구현되나, 실시 예는 이에 한정되는 것을 아니며, 다른 실시 예에서는 증폭부(120)가 버퍼(buffer), 연산 증폭기, 또는 차동 증폭기 형태로 구현될 수도 있다.
예컨대, 수신부(150)는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 CMOS 인버터일 수 있고, CNOS 인버터의 입력단은 입출력 포트(110)에 접속될 수 있다.
도 2 내지 도 4에서 설명한 내용은 도 5에 동일하게 적용될 수 있다.
도 6은 실시 예에 따른 전자 소자들(501-1 내지 501-m, m>1인 자연수)을 포함하는 시스템(200)을 나타낸다.
도 6을 참조하면, 시스템(200)은 통신 라인(510), 통신 라인(510)과 전원(DVDD2) 사이에 연결되는 저항(Rp), 통신 라인(510)에 접속되는 복수의 전자 소자들(501-1 내지 501-m, m>1인 자연수), 및 전자 소자들(501-1 내지 501-m, m>1인 자연수)에 전원을 제공하는 전원 공급부(520)를 포함할 수 있다.
통신 라인(510)은 버스 통신 프로토콜(bus communication protocol)에 따라서 통신하는 버스(BUS)일 수 있다. 예컨대, 통신 라인(510)은 시리얼 데이터 라인(serial data line) 또는 시리얼 클럭 라인(serial clock line)일 수 있다.
전자 소자들(501-1 내지 501-m, m>1인 자연수)은 통신 라인(510)을 통하여 신호(SG)를 서로 주고 받을 수 있다. 예컨대, 신호(SG)는 펄스 형태의 신호일 수 있다.
복수의 전자 소자들(501-1 내지 501-m, m>1인 자연수) 각각은 도 2 또는 도 5의 실시 예(100, 100a)에 따른 전자 소자일 수 있다. 예컨대, 복수의 전자 소자들(501-1 내지 501-m, m>1인 자연수) 각각은 버스 통신 프로토콜(bus communication protocol)에 따라서 통신하는 입출력 인터페이스를 구비하는 소자, 예컨대, 메모리 소자, 감지 소자, 또는 프로세서, 또는 집적 소자일 수 있다.
도 6에 도시된 복수의 전자 소자들(501-1 내지 501-m, m>1인 자연수)의 입출력 포트들(110-1 내지 110-m, m>1인 자연수) 각각은 도 2 또는 도 5에 도시된 실시 예(100,100a)의 입출력 포트(110)에 해당할 수 있다.
입출력 포트들(110-1 내지 110-m, m>1인 자연수)은 통신 라인(510)에 공통 접속될 수 있다.
전원 공급부(520)는 복수의 전자 소자들(501-1 내지 501-m, m>1인 자연수)에 제1 전원(DVDD1)을 선택적으로 공급할 수 있다.
예컨대, 전원 공급부(520)는 복수의 전자 소자들(501-1 내지 501-m, m>1인 자연수) 중 통신을 하는 전자 소자들에는 전원을 공급하고, 통신을 하지 않는 전자 소자들에는 전원을 공급하지 않을 수 있다.
즉 전원 공급부(520)에 의하여 통신을 하는 전자 소자에 제공되는 제1 전원(DVDD1)의 전압은 기설정된 제1 전압(예컨대, DVDD1=5[V])일 수 있고, 통신을 하지 않는 전자 소자에 제공되는 제1 전원(DVDD1)의 전압은 제2 전압(예컨대, 0[V])일 수 있다.
통신 라인에 제공되는 신호(SG)는 직렬 데이터(DATA) 또는 클럭(CLK)일 수 있으나, 이에 한정되는 것은 아니다.
도 7은 도 5에 도시된 제2 및 제3 전자 소자들(110-2, 110-3) 간의 데이터 통신을 나타낸다.
도 7을 참조하면, 전력 소모를 줄이기 위하여 전원 공급부(520)에 의하여 통신하고자 하는 제2 및 제3 전자 소자들(501-2, 501-3)에는 제1 전압(5[V])의 제1 전원(DVDD1)이 제공되고, 통신하지 않는 제1 전자 소자(501-1)에는 제2 전압(0[V])의 제1 전원(DVDD1)이 제공될 수 있다.
제2 전자 소자(501-2)의 입력 신호(Sa)가 제1 레벨일 때, 제2 전자 소자(510-2)는 저항(Rp)과 통신 라인(510)의 접속 노드(701)는 로우 상태를, 저항(Rp)은 하이 상태를 만들어 제3 전자 소자(510-3)의 수신부(150)에 데이터를 전달할 수 있다.
이때 도 3b에서 설명한 바와 같이, 제2 전압(0[V])이 제공되는 제1 전자 소자(501-1)는 통신 라인(510)에 제공되는 데이터(DATA)의 레벨이 제1 레벨(low level, 예컨대, 0[V])에서 제2 레벨(high level, 예컨대, 5[V])로 변환하는 동안에도 출력 제어부(140)의 동작에 의하여 누설 전류가 억제될 수 있고, 이로 인하여 불필요한 전력 소모를 줄일 수 있다.
도 8은 다른 실시 예에 따른 시스템(300)을 나타낸다.
도 8을 참조하면, 시스템(300)은 제1 및 제2 통신 라인들(510-1. 510-2), 제1 통신 라인(510-1)과 전원(DVDD2) 사이에 연결되는 제1 저항(Rp1), 제2 통신 라인(510-2)과 전원(DVDD2) 사이에 연결되는 제2 저항(Rp2), 제1 및 제2 통신 라인들에 접속되는 복수의 전자 소자들(701-1 내지 701-m), 및 전자 소자들(701-1 내지 701-m)에 제1 전원(DVDD1)을 제공하는 전원 공급부(720)를 포함할 수 있다.
제1 및 제2 통신 라인들(510-1. 510-2) 각각은 버스 통신 프로토콜(bus communication protocol)에 따라서 통신하는 버스(BUS)일 수 있다, 예컨대, 제1 통신 라인(510-1)은 클럭 신호를 전송하는 시리얼 클럭 라인일 수 있고, 제2 통신 라인(510-2)은 데이터를 전송하는 시리얼 데이터 라인일 수 있다.
복수의 전자 소자들(701-1 내지 701-m) 각각은 제1 통신 라인(510)에 접속하는 제1 입출력 인터페이스(710A), 및 제2 통신 라인(510)에 접속하는 제2 입출력 인터페이스(710B)를 포함할 수 있다.
제1 및 제2 입출력 인터페이스들(710A, 710B) 각각은 도 2 또는 도 5에 도시된 구성들을 포함할 수 있다.
예컨대, 제1 및 제2 입출력 인터페이스들(710A, 710B) 각각은 입출력 포트(110), 증폭부(120), 출력부(130), 출력 제어부(140), 및 수신부(150)를 포함할 수 있다.
전원 공급부(720)는 복수의 전자 소자들(701-1 내지 701-m)에 제1 전원(DVDD1)을 선택적으로 공급할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 입출력 포트 120: 증폭부
130: 출력부 140: 출력 제어부
150: 수신부.

Claims (20)

  1. 통신 라인과 연결되는 입출력 포트;
    구동 전원으로 제1 전원이 제공되고, 입력 신호를 증폭하여 출력하는 증폭부;
    상기 증폭부의 출력단과 연결되는 입력단을 가지며, 상기 입력단의 전압에 기초하여 상기 증폭부의 출력을 상기 입출력 포트로 출력하는 출력부; 및
    상기 증폭부의 출력단과 상기 출력부의 입력단이 접속하는 제1 노드와 제2 전원 사이에 연결되고, 상기 증폭부에 제공되는 상기 제1 전원의 레벨에 기초하여, 상기 제1 노드의 전압을 제어하는 출력 제어부를 포함하는 것을 특징으로 하는 전자 소자.
  2. 제1항에 있어서, 상기 출력 제어부는,
    상기 제1 전원의 레벨이 로우 레벨일 때, 상기 제1 노드의 전압이 기준 전압보다 낮게 유지되도록 상기 제1 노드의 전압을 제어하는 것을 특징으로 하는 전자 소자.
  3. 제2항에 있어서,
    상기 출력부는 상기 제1 노드에 연결되는 게이트, 상기 입출력 포트와 상기 제2 전원 사이에 연결되는 소스 및 드레인을 포함하는 출력 트랜지스터를 포함하고,
    상기 기준 전압은 상기 출력 트랜지스터의 문턱 전압인 것을 특징을 하는 전자 소자.
  4. 제1항에 있어서, 상기 출력 제어부는,
    상기 제1 전원이 제공되는 제1 게이트, 및 상기 제1 노드와 제2 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 제어 트랜지스터;
    상기 제2 노드에 접속되는 제2 게이트, 및 상기 제1 노드와 상기 제2 전원 사이에 접속되는 제2 소스와 제2 드레인을 포함하는 제2 제어 트랜지스터; 및
    상기 제1 전원이 제공되는 제3 게이트, 및 상기 제2 노드와 상기 제2 전원 사이에 접속되는 제3 소스와 제3 드레인을 포함하는 제3 제어 트랜지스터를 포함하는 것을 특징으로 하는 전자 소자.
  5. 제1항에 있어서,
    상기 증폭부는 상기 입력 신호를 반전시키는 인버터인 것을 특징으로 하는 전자 소자.
  6. 제1항에 있어서,
    상기 입출력 포트는 버스 통신 프로토콜에 따라서 통신하는 통신 라인에 접속되는 것을 특징으로 하는 전자 소자.
  7. 제1항에 있어서, 상기 출력 제어부는,
    상기 제1 전원의 레벨이 하이 레벨일 때, 상기 제1 노드를 상기 제2 전원으로부터 플로팅시키는 것을 특징으로 하는 전자 소자.
  8. 제1항에 있어서,
    상기 입출력 포트에 접속되고, 상기 입출력 포트에 제공되는 신호를 수신하는 수신부를 더 포함하는 전자 소자.
  9. 제1항에 있어서,
    상기 입출력 포트에 제공되는 신호는 펄스 신호인 것을 특징으로 하는 전자 소자.
  10. 통신 라인과 연결되는 입출력 포트;
    제1 전원과 제2 전원 사이에 접속되고, 입력 신호를 반전시켜 출력하는 인버터;
    상기 인버터의 출력단과 연결되는 게이트, 및 상기 입출력 포트와 상기 제2 전원 사이에 연결되는 소스 및 드레인을 포함하는 출력 트랜지스터; 및
    상기 인버터의 출력단과 상기 출력 트랜지스터의 게이트가 접속하는 제1 노드와 상기 제2 전원 사이에 연결되고, 상기 제1 전원의 레벨에 기초하여 상기 제1 노드의 전압을 제어하는 출력 제어부를 포함하는 전자 소자.
  11. 제10항에 있어서,
    상기 출력 제어부는 상기 제1 전원의 레벨이 로우 레벨일 때, 상기 제1 노드의 전압이 상기 출력 트랜지스터의 문턱 전압보다 낮게 유지되도록 상기 제1 노드의 전압을 제어하는 것을 특징으로 하는 전자 소자.
  12. 제11항에 있어서,
    상기 출력 제어부는 상기 제1 전원의 레벨이 하이 레벨일 때, 상기 제1 노드와 상기 제2 전원의 전기적 연결을 끊는 것을 특징으로 하는 전자 소자.
  13. 제10항에 있어서, 상기 출력 제어부는,
    상기 제1 전원이 제공되는 제1 게이트, 및 상기 제1 노드와 제2 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 제어 트랜지스터;
    상기 제2 노드에 접속되는 제2 게이트, 및 상기 제1 노드와 상기 제2 전원 사이에 접속되는 제2 소스와 제2 드레인을 포함하는 제2 제어 트랜지스터; 및
    상기 제1 전원이 제공되는 제3 게이트, 및 상기 제2 노드와 상기 제2 전원 사이에 접속되는 제3 소스와 제3 드레인을 포함하는 제3 제어 트랜지스터를 포함하는 것을 특징으로 하는 전자 소자.
  14. 제10항에 있어서,
    상기 입출력 포트에 접속되고, 상기 입출력 포트에 제공되는 신호를 수신하는 수신부를 더 포함하는 전자 소자.
  15. 제10항에 있어서,
    상기 입출력 포트에 제공되는 신호는 데이터 또는 클럭 신호인 것을 특징으로 하는 전자 소자.
  16. 제1 통신 라인; 및
    복수의 전자 소자들을 포함하며,
    상기 복수의 전자 소자들 각각은 상기 제1 통신 라인과 접속되는 제1 입출력 인터페이스를 포함하며,
    상기 제1 입출력 인터페이스는,
    상기 제1 통신 라인과 연결되는 제1 입출력 포트;
    구동 전원으로 제1 전원이 제공되고, 제1 입력 신호를 증폭하여 출력하는 제1 증폭부;
    상기 제1 증폭부의 제1 출력단과 연결되는 제1 입력단을 가지며, 상기 제1 입력단의 전압에 기초하여 상기 제1 증폭부의 출력을 상기 제1 입출력 포트로 출력하는 제1 출력부; 및
    상기 제1 증폭부의 제1 출력단과 상기 제1 출력부의 제1 입력단이 접속하는 제1 노드와 제2 전원 사이에 연결되고, 상기 제1 증폭부에 제공되는 상기 제1 전원의 레벨에 기초하여, 상기 제1 노드의 전압을 제어하는 제1 출력 제어부를 포함하는 것을 특징으로 하는 시스템.
  17. 제16항에 있어서,
    상기 복수의 전자 소자들 각각은 제2 통신 라인과 접속하는 제2 입출력 인터페이스를 더 포함하며,
    상기 제2 입출력 인터페이스는,
    상기 제2 통신 라인과 연결되는 제2 입출력 포트;
    구동 전원으로 상기 제1 전원이 제공되고, 제2 입력 신호를 증폭하여 출력하는 제2 증폭부;
    상기 제2 증폭부의 제2 출력단과 연결되는 제2 입력단을 가지며, 상기 제2 입력단의 전압에 기초하여 상기 제2 증폭부의 출력을 상기 제2 입출력 포트로 출력하는 제2 출력부; 및
    상기 제2 증폭부의 제2 출력단과 상기 제2 출력부의 제2 입력단이 접속하는 제2 노드와 상기 제2 전원 사이에 연결되고, 상기 제2 증폭부에 제공되는 상기 제1 전원의 레벨에 기초하여, 상기 제2 노드의 전압을 제어하는 제2 출력 제어부를 포함하는 것을 특징으로 하는 시스템.
  18. 제16항에 있어서,
    제3 전원과 상기 제1 통신 라인 사이에 접속되는 제1 저항; 및
    상기 복수의 전자 소자들 각각에 상기 제1 전원을 선택적으로 제공하는 전원 공급부를 더 포함하는 것을 특징으로 하는 시스템.
  19. 제16항에 있어서,
    상기 제1 통신 라인에는 데이터가 제공되고, 상기 제2 통신 라인에는 클럭이 제공되는 것을 특징으로 하는 시스템.
  20. 제16항에 있어서,
    상기 출력 제어부는,
    상기 제1 전원의 레벨이 로우 레벨일 때, 상기 제1 노드의 전압이 기준 전압보다 낮게 유지되도록 상기 제1 노드의 전압을 제어하고,
    상기 제1 전원의 레벨이 하이 레벨일 때, 상기 제1 노드를 상기 제2 전원으로부터 플로팅시키는 것을 특징으로 하는 시스템.
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