JPH0865146A - 論理パルスをスタティック論理レベルに変換するシステムおよび方法 - Google Patents

論理パルスをスタティック論理レベルに変換するシステムおよび方法

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JPH0865146A
JPH0865146A JP7122277A JP12227795A JPH0865146A JP H0865146 A JPH0865146 A JP H0865146A JP 7122277 A JP7122277 A JP 7122277A JP 12227795 A JP12227795 A JP 12227795A JP H0865146 A JPH0865146 A JP H0865146A
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JP7122277A
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Eric B Schorn
エリック・ベナード・ショーン
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    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
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Abstract

(57)【要約】 【目的】 正のアクティブ論理入力および負のダイナミ
ック論理入力パルスを受け取ることができるシステムお
よび方法を提供する。 【構成】 この発明のパルス・キャッチャ回路は、入力
パルスに基づくスタティック論理レベルを出力する。パ
ルス・キャッチャ回路には、データ信号を受け取り、出
力を所望のレベルに出力を保持するラッチ回路として、
フィードバック回路５０とともに用いられている出力イ
ンバータ回路４０へレベルを出力する第１の入力回路３
０が含まれている。フィードバック回路５０は、レベル
を安定状態に保持することを保証する。このように、回
路からのスタティック論理レベル出力は、別のダイナミ
ック・パルスを受け取るまで保持される。さらに、パル
ス・キャッチャ回路は、両方のダイナミック論理入力信
号がアクティブ状態のときでも、常に、無矛盾のスタテ
ィック論理出力を供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、パルス論理信号をス
タティック論理信号に変換する回路に関する。特に、こ
の発明は、活性化レベルが同じでないとき、信号を変化
させるインバータを必要とすることなく、正のアクティ
ブ論理パルス信号（アクティブ・ハイ）および負のアク
ティブ論理パルス信号（アクティブ・ロー）を１つの回
路に入力することを可能にする。
【０００２】
【従来の技術】パルス・キャッチャ回路は、一般に、コ
ンピュータ・システムで用いられ、ダイナミック（パル
ス化された）論理回路を用いて、論理要素からパルスを
受け取る。これらのパルス・キャッチャ回路は、スタテ
ィック信号をスタティック論理デバイスへ出力する。こ
のように、ダイナミック論理デバイスはスタティック論
理デバイスに接続することができる。ダイナミック論理
システムのデータ信号は、正のアクティブ（電圧が存在
するときアクティブ）または負のアクティブ（電圧が存
在しないときアクティブ）のいずれかのパルス形態をと
ることを当業者は理解しうるだろう。他方、スタティッ
ク・デバイスは、データを電圧が存在するまたは電圧が
存在しないいずれかのレベルとして認識する。
【０００３】通常、ダイナミック・デバイスは、スタテ
ィック・デバイスより高速かつ複雑であり、設計および
テストに多くの時間を要する。ダイナミック・デバイス
は、通常、“乗算器”回路などのような複雑（すなわ
ち、複数のレベルからなる“ディープ（ｄｅｅｐ）”論
理回路）および重要なシステム要素に用いられる。スタ
ティック・デバイスは、より簡単に早く設計できるが、
動作速度はより低速になり、ラッチにより取り囲まれた
単一の“ＯＲ”ゲートのようにあまり複雑でなく重要で
ない要素によく用いられる。このように、コンピュータ
・システムは、設計の複雑さに応じて、どのようにダイ
ナミック・デバイスおよびスタティック・デバイスの両
方を内蔵するかがわかる。
【０００４】したがって、ダイナミック・デバイスから
パルスを受け取り、スタティック・デバイスへ出力し、
ダイナミック・デバイスから別のパルスを受け取るまで
保持するスタティック論理レベルを生成するパルス・キ
ャッチャ回路は、コンピュータ・システムにおいて重要
な要素であることがわかる。
【０００５】普通、パルス・キャッチャ回路は、アクテ
ィブ・ハイ入力またはアクティブ・ロー入力のいずれか
（両方ではなく（すなわち混在できない））を必要とす
るセット／リセット・ラッチに基づいている。たとえ
ば、米国特許番号第４，６０７，１７３号には、負のア
クティブまたは正のアクティブのいずれかである（両方
でない）入力ＳおよびＲを受け取る交差結合したＮＡＮ
ＤまたはＮＯＲゲートを備える回路が示されている。さ
らに、このタイプの回路への入力が両方ともアクティブ
の場合、両方の出力を等しくさせるが、セット／リセッ
ト（フリップフロップ）デバイスの多くの応用にはその
ようなことは許容できない。
【０００６】米国特許第４，７２８，８２０号明細書に
は、正のアクティブ信号および負のアクティブ信号両方
を回路に入力できるようにしたインバータを用いている
論理遷移検出回路が記載されている。しかし、遷移検出
回路の入力段にインバータを用いると、ゲート遅延が生
じ性能が低下する。
【０００７】さらに、記憶素子として用いられている
“弱い”インバータ対に接続されているセット／リセッ
ト素子として“強い”トランジスタ対を用いる回路は既
知である。この場合、両方の入力がアクティブのとき、
Ｖｄｄとグランドとの間に存在する抵抗接続が大きな電
流を流し、それに伴う熱を発生させる。この回路の出力
が弱いインバータからのものである場合、外来性結合ノ
イズがインバータをエラーの多い状態に容易に変えてし
まうことがある。出力がバッファされている場合、伝播
遅延が増大する。さらに、このタイプの回路は、両方の
入力がアクティブ（すなわち出力が等しい）のとき、不
定出力になる。
【０００８】
【発明が解決しようとする課題】あらゆる組合せの入力
においても無矛盾のセット／リセット出力を供給し、正
のアクティブ信号および負のアクティブ信号の混在入力
を許す回路を、パルス・キャッチャ回路として用いるこ
とは非常に好ましいであろうことがわかる。
【０００９】
【課題を解決するための手段】従来の技術と対照的に、
この発明は、正のアクティブ信号および負のアクティブ
信号の両方が入力できる、ダイナミック論理信号をスタ
ティック論理信号に変換するパルス・キャッチャ回路を
提供する。さらに、この発明は、両方の入力信号がアク
ティブ状態にあるかどうかにかかわらず、常に無矛盾の
出力を供給する。
【００１０】総括的にいえば、この発明は、正のアクテ
ィブ論理入力パルスおよび負のダイナミック論理入力パ
ルスの両方を受け取ることができるよう接続されたＮ型
トランジスタおよびＰ型トランジスタ対を有している。
この発明のパルス・キャッチャ回路は、入力パルスに基
づきスタティック論理レベルを出力する。データ信号を
受け取り、出力を所望のレベルに保持するラッチ回路と
して、フィードバック回路とともに用いられている出力
インバータ回路へレベル（電圧が存在または電圧が存在
しない）を出力する第１の入力回路が含まれている。こ
のラッチ回路は、レベルが安定状態（すなわち、グラン
ド電位は論理“０”、Ｖｄｄは論理“１”）に保持され
ることを保証する。このように、回路からのスタティッ
ク論理レベル出力は、別のダイナミック・パルスを受け
取るまで保持される。
【００１１】
【実施例】図１は、回路の出力が負のアクティブ入力に
より支配されているこの発明の第１の実施例を示す。特
に、入力１は負のアクティブ信号を受け取り、入力３お
よび５は正のアクティブ信号を受け取る。回路３０は
“Ｐ”型トランジスタ３２および“Ｎ”型トランジスタ
３４および３６を有している。Ｎ型トランジスタは、ゲ
ートに印加された電圧（Ｖｄｄ）が存在するときターン
オンし、Ｐ型トランジスタは、ゲートに印加された電圧
が存在しないとき（またはＶｄｄより低い基準電圧）タ
ーンオンすることは当業者には理解しうる。
【００１２】回路５０は、Ｎ型トランジスタ５６ととも
に、Ｐ型トランジスタ５２および５４を有している。出
力回路４０は、基本的にインバータであり、Ｐ型トラン
ジスタ４２およびＮ型トランジスタ４４を有している。
ノード７１は図１の回路からの出力を供給する。ノード
７１は、ノード７０を反対の出力、すなわちノード７１
が論理“１”の場合、ノード７０は論理“０”またはこ
の逆になる回路の出力として選択されていることに注意
されたい。さらに、この発明の回路の特定ノードに存在
する電圧（Ｖｄｄ）は論理“１”と、基準電圧またはグ
ランド電圧は論理“０”とみなされる。
【００１３】図１の回路により実現されるこの発明の動
作を、図３および図４のタイミング図とともに説明す
る。この回路は、パルス・キャッチャ回路であり、ダイ
ナミック論理回路が入力端子１，３，５に接続され、ノ
ード７０および７１を介してスタティック回路へスタテ
ィック論理出力が供給される。図３のＡ点において、図
１の回路はホールド状態にあるとみなされる。正の入力
は“０”であり、負の入力は“１”である。この場合、
両方の入力は非アクティブである。この時点において、
出力７０に“１”が現れ、出力７１に“０”が現れる。
負の入力端子１へ入力した“１”は、トランジスタ３２
および３６（Ｔ３２，Ｔ３６）へ供給される。Ｔ３２は
Ｐ型デバイスなので、論理“１”はＴ３２をターンオフ
のままにする。Ｔ３６はＮ型デバイスでありターンオン
され、ソースおよびドレイン間で導通する。正のノード
３へ入力した“０”は、Ｔ３４をターンオフの状態に保
持し、正の入力ノード５へ入力した“０”は、ソースお
よびドレイン間で導通するようにＴ５４をターンオンさ
せる。上述したように、出力ノード７１は論理“０”状
態にあり、導通するようにＴ５２へフィードバックされ
る。したがって、Ｖｄｄ，Ｔ５２およびＴ５４の接続に
より、ノード７０はＶｄｄと同じ電位になる。さらに、
ノード７０は回路４０に接続されている。このノード
は、現在、“１”なので、Ｔ４４はターンオンし導通し
て、ノード７１をグランド電位にする。このように、図
１の回路は、出力ノード７１を論理“０”に保持し、反
対（“否定”）出力ノード７０を論理“１”に保持す
る。
【００１４】次に、正の入力が“１”レベルに遷移した
とき（電圧が印加されているので活性化される）、回路
は図３のＢ点で“セット”され、入力ノード１，３およ
び５をそれぞれ“１”にする。したがって、Ｔ３６およ
びＴ３４をそれぞれ導通させ、ノード７０をグランド電
位（論理“０”）にする。回路４０に“０”が入力して
Ｔ４２を導通させ出力ノード７１をＶｄｄにする。それ
ゆえ、出力ノード７１は“１”となりＴ５６“０”はオ
ンになり、ノード７０は“０”となる。これにより出力
ノード７１がスタティック・レベル“１”にセットされ
る。このレベルは、入力端子１，３および５に接続され
たダイナミック回路からパルス・キャッチャ回路が別の
トリガ・パルスを受け取るまで保持される。
【００１５】Ｃ点において、正のアクティブ信号のトリ
ガ・エッジは、電圧が基準電圧からＶｄｄへ遷移する立
ち上がりエッジ（Ａ点とＢ点との間で生じる）であるこ
とがわかる。それゆえ、回路は、Ｂ点とＣ点との間で生
じる正のアクティブ信号の立ち下がりエッジに反応しな
い。ノード７１によりスタティック信号出力のリセット
をトリガする事象は、Ｃ点とＤ点との間で生じる負のア
クティブ信号の前縁（電圧Ｖｄｄが基準電圧に遷移する
立ち下がりエッジ）である。Ｃ点において、ノード１へ
の負の入力は論理“１”であり、正のノード３および５
への入力は論理“０”である。負の入力の“１”は、Ｔ
３６をターンオンし、Ｔ３２をターンオフにする。ノー
ド３へ入力した“０”はＴ３４をターンオンさせない
が、ノード５の“０”はＴ５４をターンオンさせる。Ｃ
点の前では、出力７１は論理“１”であり、Ｔ５６およ
びＴ５２へフィードバックされる。Ｔ５６は導通し、ト
ランジスタＴ３６およびＴ５６の導通によりノード７０
は基準電位（“０”）になる。ノード７１は、Ｔ４２が
Ｖｄｄを出力ノードに電気的に接続させるので“１”に
保持される。したがって、正のアクティブ論理パルスの
後縁により図１の回路の出力は変化しない、すなわち、
後縁は回路をリセットしない。
【００１６】しかし、Ｄ点において、負のアクティブ・
ダイナミック・パルスの前縁がノード１に入力するので
回路はリセットされる。ここで、端子１への負の入力は
“０”である。この場合、入力ノード１，３および５へ
のすべての入力は“０”である。ノード１の“０”はＴ
３２を導通させ、ノード７０は論理“１”とみなされる
Ｖｄｄと同じ電圧である。ノード３の“０”はＴ３４を
ターンオンさせないが、ノード５の“０”はＴ５４を導
通させる。ノード７０からＴ４４へ“１”が入力し、Ｔ
４４をターンオンさせ、出力ノード７１を論理“０”に
する。したがって、回路は図３のＤ点において、ノード
７１の“０”出力のスタティック論理レベルに“リセッ
ト”される。このスタティック・レベル“０”は、パル
ス・キャッチャ回路への正のアクティブ信号入力の前縁
により再び回路が“セット”されるまで、ターンオンし
て安定状態にあるＴ４４，Ｔ５４，Ｔ５２およびターン
オフして安定状態にあるＴ４２，Ｔ５６，Ｔ３２により
保持される。
【００１７】さらに、負のアクティブ信号の立ち上がり
エッジは、ノード７０および７１の出力状態を変化させ
ない、すなわち、ホールド状態に保持されることがわか
る。Ｅ点において、ノード１へ論理“１”が入力するた
め、負のアクティブ信号は非アクティブになった。ノー
ド３および５は論理“０”のままである。この場合、入
力ノード１の“１”は、Ｔ３６をターンオンさせる。ノ
ード３の“０”はＴ３４をオフのままにし、ノード５の
“０”はＴ５４をターンオンさせる。出力ノード７１は
“０”になっており、Ｔ５２を導通状態に保持し、Ｖｄ
ｄをトランジスタＴ５２およびＴ５４を介して、論理
“１”に保持する。Ｔ４４へ“１”が供給されノード７
１をグランド電位（論理“０”）に保持させる。それゆ
え、図１の回路は、ダイナミック論理回路からノード１
に負のアクティブ論理パルスの後縁（立ち上がりエッ
ジ）を受け取ったとき状態を変えない。
【００１８】通常状態において、ノード１，３および５
へ入力されるダイナミック論理パルスは、両方同時にア
クティブにはならない。このことは、通常、従来のパル
ス・キャッチャ回路の出力に矛盾を生じる。すなわち、
出力ノードおよび反対出力ノードの両方とも同じ値をも
つことがありうる。しかし、この発明は、回路設計者
が、図１および図２の回路を選択することにより、パル
ス・キャッチャ回路の出力を負のアクティブ入力または
正のアクティブ入力のいずれかで支配するかを指定でき
るようにして、この問題に対処している。図１および図
２の回路は、入力が同時にアクティブ状態にないとき、
同じように動作することに注意されたい。
【００１９】正のアクティブ入力および負のアクティブ
入力の両方が、アクティブ状態にあるときの図１の回路
の動作を、図４と共に説明する。Ｆ点において、正の信
号はアクティブ（論理“１”）および負の信号もアクテ
ィブ（論理“０”）であることがわかる。この場合、ノ
ード１の入力は“０”であり、ノード３および５への入
力は“１”である。ノード１への“０”入力は、Ｔ３２
をターンオンして導通させ、ノード７０を回路４０へ入
力される電位（Ｖｄｄ）すなわち論理“１”にして、Ｔ
４４をターンオンし出力ノード７１をグランド電位（論
理“０”）にする。したがって、ノード７１からは
“０”が出力され、ノード７０からは“１”が出力され
る。図１の回路は“負の信号が支配する”回路として設
計されている。すなわち、両方の入力がアクティブのと
き、負のアクティブ信号が出力を支配する。Ｆ点におい
て、負のアクティブ信号は、出力ノード７１を負の状態
にすることがわかる。言い換えれば、出力ノード７１の
信号は、図４からわかるように負のアクティブ入力に従
う。
【００２０】Ｇ点において、負のアクティブ入力は非ア
クティブになっており、正の入力はアクティブのままで
ある。これは図３のＢ点で説明したように、回路“セッ
ト”条件である。
【００２１】Ｈ点において、正のダイナミック入力およ
び負のダイナミック入力の両方が再びアクティブになっ
たとき、図１の回路の負の支配は、出力ノード７１の論
理“０”への遷移により示される。この回路は、次に、
図３のＤ点で上述したようにＩ点でリセットされる。Ｊ
点において、正の入力および負の入力とも再びアクティ
ブになり、出力７１は図１の回路の負の支配の様相に応
じて、論理“０”のままである。
【００２２】それゆえ、図１の回路がどのようにして混
在した正のアクティブ・ダイナミック論理入力信号と負
のアクティブ・ダイナミック論理入力信号をスタティッ
ク論理に変換して、両方の入力がアクティブのときでも
無矛盾の出力を供給するのかを当業者は理解しうるだろ
う。
【００２３】図２において、この発明の他の実施例の回
路を図３および図４のタイミング図とともに説明する。
【００２４】図２の回路は、Ｎ型トランジスタ８０とと
もに、Ｐ型トランジスタ８２および８４を備えた入力回
路１３０を含む。ノード７へ入力された正のアクティブ
信号は、トランジスタＴ８０およびＴ８４へ供給され
る。入力ノード９は負のアクティブ・ダイナミック論理
信号を受け取り、トランジスタＴ８２へ供給される。フ
ィードバック回路１５０は、Ｎ型トランジスタＴ９２お
よびＴ９４およびＰ型トランジスタＴ９０を有してい
る。入力ノード１１は負のアクティブ信号を受け取り、
それをＴ９４へ供給する。インバータ回路１４０は、Ｐ
型トランジスタＴ８６およびＮ型トランジスタＴ８８を
有している。回路１４０は出力ノード１７１に信号を出
力する。この出力信号はまたトランジスタＴ９０および
Ｔ９２へフィードバックされる。ノード１７０は、ノー
ド１７０およびノード１７１の値が常に反対になるよう
に、すなわち、ノード１７０の出力はノード１７１の
“否定”になるように、インバータ回路１４０へ電気的
に接続されている。図１の回路に関し上述したように、
ノード１７１はパルス・キャッチャ回路の出力とみなさ
れるが、ノード１７０を出力信号とみなし、ノード１７
１を反対の値であるとすることにより、いかにして同じ
結果を得ることができたのかを、当業者は理解するであ
ろう。
【００２５】図２のパルス・キャッチャ回路の動作を、
図３のタイミング図とともに説明する。図３のＡ点にお
いて、正のアクティブ信号は非アクティブおよび負の信
号は非アクティブであり、これは“０”がノード７へ入
力され“１”がノード９および１１へ入力されることを
意味する。ノード７の“０”はトランジスタＴ８４およ
びＴ８０へ供給され、Ｔ８４はＰ型デバイスなのでター
ンオンする。ノード９の“１”はＴ８２がＰ型デバイス
なのでＴ８２をターンオンしない。ノード１１の“１”
は、Ｔ９４がＮ型デバイスなのでＴ９４をターンオンす
る。図２のパルス・キャッチャ回路の現在の状態におい
て、出力ノード１７１に“０”が現れる。この“０”は
トランジスタＴ９０およびＴ９２へフィードバックさ
れ、Ｔ９０をターンオンする。ノード１７０を論理
“１”にする導電性パスがＶｄｄとノード１７０（トラ
ンジスタＴ８４とＴ９０を通る）との間に形成される。
この“１”はＴ８８へ入力されＴ８８を導通させ、ノー
ド１７１をグランド・レベルすなわち論理“０”にす
る。それゆえ、回路はノード１７０を“１”の状態、ノ
ード１７１を“０”の状態に保持またはホールドする。
【００２６】Ｂ点において、正のアクティブ信号の前縁
すなわち立ち上がりエッジが入力され、正の信号がアク
ティブになり、“１”がノード７へ入力される。負の信
号はまだ非アクティブで、“１”がノード９および１１
にも入力される。この場合、“１”はＴ８０を導通させ
ノード１７０をグランド電位（“０”）にする。この
“０”は回路１４０、したがってトランジスタＴ８６お
よびＴ８８に供給される。Ｔ８６はＰ型デバイスなの
で、ノード１７１はＶｄｄになり出力ノードに論理
“１”が現れる。このように、図２のパルス・キャッチ
ャ回路は、正のアクティブ信号のトリガ・エッジによる
ダイナミック論理入力パルスに基づいて、“セット”さ
れスタティック論理レベルを出力する。図２の回路のス
タティック出力は、負のアクティブ信号の前縁が入力す
るまで、“セット”状態に保持される。
【００２７】Ｃ点において、正のアクティブ信号の立ち
下がりエッジが入力しているが、パルス・キャッチャ回
路の出力状態は変化しない。特に、Ｃ点において、ノー
ド７に“０”が入力し、ノード９および１１に“１”が
入力する。ノード７に入力した“０”はＴ８４を導通さ
せる。Ｔ８２はＰ型デバイスであり、信号が存在しない
ときにターンオンされるので、ノード９に“１”が入力
してもなんの影響もない。ノード１１の“１”はＴ９４
をターンオンさせる。出力ノード１７１の出力は“０”
であり、トランジスタＴ９０およびＴ９２へフィードバ
ックされ、Ｖｄｄとノード１７０との間に導電性パスが
形成されるようにＴ９０を導通させる。したがって、ノ
ード１７０は“１”に保持される。トランジスタＴ８８
はこの論理“１”を受け取って導通し、出力ノード１７
１をグランド電位すなわち論理“０”にする。したがっ
て、Ｃによって示される時刻で、ノード１７０は“１”
に保持され、ノード１７１は“０”に保持されることが
わかる。
【００２８】しかし、Ｄ点において、負のアクティブ信
号の前縁すなわち立ち下がりエッジが入力して、図２の
回路が“リセット”される。この状態で、ノード７，９
および１１へそれぞれ“０”が入力される。ノード７の
“０”は、Ｔ８４をターンオンし導通させる。ノード９
の“０”はトランジスタＴ８２およびＴ８４を通して、
Ｐ型デバイスＴ８２もターンオフして、ノード１７０を
Ｖｄｄ電位にする。ノード１７０の値は、図２のパルス
・キャッチャへ入力される負のアクティブ・ダイナミッ
ク論理信号入力の前縁により“０”から“１”へ変化し
たことがわかる。ノード１１へ“０”が入力してもＴ９
４はＮ型デバイスなのでターンオンしない。ノード１７
０の“１”はＴ８８に供給されＴ８８をターンオンし、
ノード１７１をグランド電位にして論理“０”にする。
したがって、出力ノード１７１の値は、この発明により
また図３に示すように“０”にリセットされている。
【００２９】図３のＥ点において、負のアクティブ信号
の立ち上がりエッジ（後縁）が入力する。この場合、パ
ルス・キャッチャ回路は、ホールド状態にあるので出力
は変化しない。論理“０”はまだ入力ノード７に入力し
ているが、ここでノード９および１１に論理“１”が入
力する。ノード７へ入力した“０”はＴ８４をターンオ
ンして導通させる。しかし、ノード９の“１”はトラン
ジスタ８２を導通させない。ノード１１の“１”はＴ９
４を導通させる。前の期間にノード１７１に“０”が現
れていたので、“０”はＴ９０へ供給されてターンオン
状態を保持する。したがって、トランジスタＴ８４およ
びＴ９０は、Ｖｄｄとノード１７０の間に導電性パスを
形成し、ノード１７０は論理“１”に保持される。さら
に、ノード１７０からＴ８８になお“１”が入力されて
いるので、このトランジスタは導通状態になりノード１
７１は“０”（グランド電位）を保持する。したがっ
て、パルス・キャッチャ回路の出力は、Ｄ点とＥ点との
間で状態を変化させないことがわかる。すなわち、負の
アクティブ信号の立ち上がりエッジは、図２の回路の出
力状態に影響を与えない。
【００３０】出力７１および１７１（ノード７０および
１７０の反対の出力値）は、図３に示す入力刺激に対し
図１および図２のパルス・キャッチャ回路の各実施例に
対して同じになることが図３からわかる。
【００３１】次に、図２のパルス・キャッチャ回路を、
図４のタイミング図とともに説明する。再び、図４はパ
ルス・キャッチャ回路への両方のダイナミック入力がア
クティブ状態にある状況を示している。Ｆ点において、
正のダイナミック入力信号および負のダイナミック入力
信号は、アクティブ状態にある。すなわち、ノード７へ
“１”が入力し、ノード９およびノード１１へ“０”が
入力する。図２の回路において、ノード７の“１”はＴ
８０を導通させ、ノード１７０をグランド（“０”）に
する。この“０”はＴ８６に入力してＴ８６をターンオ
ンし、ノード１７１にＶｄｄを現わさせる。すなわち、
出力ノード１７１からは論理“１”が、ノード１７０か
らは論理“０”が出力される。図２のパルス・キャッチ
ャ回路では正の入力信号が支配的、すなわち、正のアク
ティブ入力信号がアクティブ状態にあるとき、出力ノー
ド１７１は、正のレベル（“１”）になる。
【００３２】Ｇ点において、正の入力信号はアクティブ
のままであるが、負の信号は非アクティブになった。こ
れは、図２の回路がセットされるＢ点に類似している。
特に、Ｂ点において、“１”がノード７だけでなく９お
よび１１にも入力される。ノード７の“１”はＴ８０を
導通し続け、ノード１７０を“０”に保持して、図４の
タイミング図に応じて、出力ノード１７１を“１”に保
持し続ける。
【００３３】Ｈ点において、正の入力はアクティブのま
まで、負の入力は再びアクティブになる。負の入力信号
をアクティブにしてもノード１７０および１７１の出力
は変化しない。ノード７に入力した“１”はＴ８０をタ
ーンオンし続け、ノード１７０を“０”（グランド電
位）に保持する。同様に、Ｔ８６が導通状態にあるの
で、ノード１７１は“１”になる。負のアクティブ入力
の状態を変更しても、ノード１７１のスタティック信号
出力の状態には影響を与えない。比較すると、図１の回
路への正の入力の状態を変更してもノード７１の出力状
態にはなんの影響も与えない。
【００３４】しかし、Ｉ点において、ノード７への正の
入力信号は非アクティブにされている。ノード７のこの
“０”はＴ８４をターンオンさせ、Ｔ８０をターンオフ
する。さらに、ノード９への入力は“０”であり、Ｔ８
２を導通させ、Ｖｄｄがノード１７０に電気的に接続さ
れ論理“１”にする。さらに、ノード１７０の“１”は
Ｔ８８を導通させ、ノード１７１の電位をグランド電位
（論理“０”）にする。この場合、スタティック出力ノ
ード１７１は、正のアクティブ入力信号が非活性化され
ている同じ期間に、非アクティブ（論理“０”）にする
ことにより正の入力信号に従っている。
【００３５】正の入力信号はＪ点でアクティブになり、
ノード１７１からの出力は正の入力信号に従いアクティ
ブになる。すなわち、ノード７の論理“１”は、Ｔ８０
を再び導通させ、ノード１７０をグランド（“０”）に
する。図４のタイミング図に従ってトランジスタＴ８６
がターンオンして、ノード１７１をＶｄｄ（“１”）に
する。
【００３６】それゆえ、図１のパルス・キャッチャ回路
が、いかにして出力ノード７１が負のアクティブ・ダイ
ナミック論理入力信号に従う負の信号の支配であるとみ
なされるかがわかる。図２のパルス・キャッチャ回路
は、正のアクティブ・ダイナミック論理入力信号に従う
出力を備える正の信号が支配する回路である。いずれの
場合においても、両方のダイナミック論理入力信号がア
クティブ状態にあるとき、ノード７１および１７１のス
タティック出力に矛盾は生じない。さらに、電源（Ｖｄ
ｄ）とグランドとの間に抵抗性パスを形成する回路の弱
い部品と強い部品との間のいかなる“競合”も存在しな
いだろう。このように、論理回路の設計者は、応用に応
じて、負の信号が支配するパルス・キャッチャ回路また
は正の信号が支配するパルス・キャッチャ回路のいずれ
かを用いる柔軟性をもっている。
【００３７】トランジスタの値を変更して、回路のセッ
トまたはリセットに必要な遷移時間を最小にできるの
で、この発明のパルス・キャッチャ回路の両実施例は完
全に調整可能である。図１のパルス・キャッチャ回路の
トランジスタＴ３４およびＴ３６に対するトランジスタ
Ｔ３２の相対的強度を変更することにより、またＴ８２
およびＴ８４（図２の回路）に対するトランジスタＴ８
０の値を変更することにより、反転出力（すなわち、ノ
ード７１および１７１）での信号およびトリガ・エッジ
の遅延を最適化できる。Ｔ４４に対するトランジスタＴ
４２（図１のパルス・キャッチャ）の相対的強度および
Ｔ８６に対するトランジスタＴ８８の強度を変更した場
合、同様の最適化が非反転出力（すなわちノード７０お
よび１７０）にも生じる。
【００３８】図５に負の入力信号の活性化に反応する図
１のパルス・キャッチャ回路のシミュレーションを示
す。図１のパルス・キャッチャ回路は、負の信号が支配
し負のアクティブ入力の状態に応じてその出力状態を変
化させることを思い出すだろう。Ｋ点において負の信号
がアクティブになり、出力ノード７１はＬ点においてこ
の活性化に従う。図１の回路に対し、トランジスタＴ３
４およびＴ３６の有効結合値に対するトランジスタ３２
の値の比は、応答値を得るために、トランジスタＴ４２
に対するからＴ４４の比が乗算される。応答値６，５，
４，３，２．５，２および１における図１の回路の応答
時間は図４にプロットされて示されている。応答値６は
最も速い応答および最小の遅延を与える、すなわち図５
の数値が大きくなればなるほど、回路の応答が速くなる
ことがわかる。しかし、この応答時間を得るために用い
たトランジスタ値は、ノイズに対する回路の抵抗性を減
少させてしまう。それゆえ、回路設計者は、設計される
システムの特質に応じて、回路を最適化するいくつかの
選択肢を与えられている。
【００３９】同様に、図６は図２のパルス・キャッチャ
回路が正の入力信号の活性化に反応したとき、パルス・
キャッチャ回路の応答時間のシミュレーションを示すタ
イミング図である。図２のパルス・キャッチャ回路は、
正の信号が支配し、正のアクティブ入力の状態に応じ
て、その出力状態を変える。Ｍ点において、正の信号が
アクティブになり、出力ノード１７１はＮ点においてこ
の活性化に従う。図２の回路に対し、トランジスタＴ８
２およびＴ８４の有効結合値に対するトランジスタＴ８
０の値の比は、応答値を得るために、トランジスタＴ８
６〜Ｔ８８の比が乗算される。応答値６，５，４，３，
２．５，２および１における図２の回路の応答時間は図
５にプロットされて示されている。応答値６は、最も速
い応答と最小の遅延時間を与える。それゆえ、この発明
のパルス・キャッチャ回路がどのようにして完全に調整
可能で大きな柔軟性を回路設計者に提供するかが当業者
にわかる。
【００４０】さらに、フィードバック回路５０（トラン
ジスタＴ５２，Ｔ５４，Ｔ５６）およびフィードバック
回路１５０（トランジスタＴ９０，Ｔ９２，Ｔ９４）
は、上述したクロック回路のような外部ソースに起因す
るノード７０，７１，１７０および１７１に生じる結合
ノイズに耐えうるサイズに設定できる。部品を“強く”
（大きな値）すると、部品のノイズ耐性は大きくなる
が、入力刺激に対する回路の応答が遅くなるという相反
関係がある。
【００４１】いくつかの好ましい実施例が示したが、多
くの変更および修正は、この発明の精神と範囲から逸脱
することなく実施できうることを理解されたい。
【００４２】まとめとして、本発明の構成に関し以下の
事項を開示する。 （１）論理パルスをスタティック論理レベルに変換する
システムにおいて、正のアクティブ論理パルスおよび負
のアクティブ論理パルスを同時に受け取る手段と、前記
正のアクティブ論理パルスを受け取ったとき正のスタテ
ィック論理レベルを、前記負のアクティブ論理パルスを
受け取ったとき負のスタティック論理レベルを出力する
第１の手段と、前記正のアクティブ論理パルスおよび前
記負のアクティブ論理パルスの両方を受け取ったとき、
前記正のスタティック論理レベルまたは前記負のスタテ
ィック論理レベルを出力する第２の手段と、を備えるこ
とを特徴とする論理パルスをスタティック論理レベルに
変換するシステム。 （２）上記（１）記載の論理パルスをスタティック論理
レベルに変換するシステムにおいて、前記第１の手段
が、前記正のアクティブ論理パルスの前縁を受け取った
とき、前記スタティック論理レベルを正の値にセットす
る手段と、前記負のアクティブ論理パルスの前縁を受け
取るまで、前記スタティック論理レベルを前記正の値に
ホールドする手段と、を有することを特徴とする論理パ
ルスをスタティック論理レベルに変換するシステム。 （３）上記（２）記載の論理パルスをスタティック論理
レベルに変換するシステムにおいて、前記第１の手段
が、前記負のアクティブ論理パルスの前縁を受け取った
とき、前記スタティック論理レベルを基準値にリセット
する手段と、前記正のアクティブ論理パルスの前縁を受
け取るまで、前記スタティック論理レベルを前記基準値
にホールドする手段と、をさらに有することを特徴とす
る論理パルスをスタティック論理レベルに変換するシス
テム。 （４）上記（３）記載の論理パルスをスタティック論理
レベルに変換するシステムにおいて、前記第２の手段
が、前記負のアクティブ論理パルスの後縁を受け取った
とき、前記スタティック論理レベルを正の値にセットす
る手段と、前記負のアクティブ論理パルスの前縁を受け
取るまで、前記スタティック論理レベルを前記正の値に
ホールドする手段と、を有することを特徴とする論理パ
ルスをスタティック論理レベルに変換するシステム。 （５）上記（４）記載の論理パルスをスタティック論理
レベルに変換するシステムにおいて、前記第２の手段
が、前記正のアクティブ論理パルスの前縁を受け取った
とき、前記スタティック論理レベルを正の値にセットす
る手段と、前記正のアクティブ論理パルスの後縁を受け
取るまで、前記スタティック論理レベルを前記正の値に
ホールドする手段と、をさらに有することを特徴とする
論理パルスをスタティック論理レベルに変換するシステ
ム。 （６）論理パルスをスタティック論理レベルに変換する
方法において、正のアクティブ論理パルスおよび負のア
クティブ論理パルスを同時に受け取るステップと、前記
正のアクティブ論理パルスを受け取ったとき正のスタテ
ィック論理レベルを、前記負のアクティブ論理パルスを
受け取ったとき負のスタティック論理レベルを出力する
ステップと、前記正のアクティブ論理パルスおよび前記
負のアクティブ論理パルスの両方を受け取ったとき、前
記正のスタティック論理レベルまたは負のスタティック
論理レベルを供給するステップと、を含むことを特徴と
する論理パルスをスタティック論理レベルに変換する方
法。 （７）上記（６）記載の論理パルスをスタティック論理
レベルに変換する方法において、前記出力するステップ
が、前記正のアクティブ論理パルスの前縁を受け取った
き、前記スタティック論理レベルを正の値にセットする
ステップと、前記負のアクティブ論理パルスの前縁を受
け取るまで、前記スタティック論理レベルを前記正の値
にホールドするステップと、を含むことを特徴とする論
理パルスをスタティック論理レベルに変換する方法。 （８）上記（７）記載の論理パルスをスタティック論理
レベルに変換する方法において、前記出力するステップ
が、前記負のアクティブ論理パルスの前縁を受け取った
とき、前記スタティック論理レベルを基準値にリセット
するステップと、前記正のアクティブ論理パルスの前縁
を受け取るまで、前記スタティック論理レベルを前記基
準値にホールドするステップと、をさらに含むことを特
徴とする論理パルスをスタティック論理レベルに変換す
る方法。 （９）上記（８）記載の論理パルスをスタティック論理
レベルに変換する方法において、前記供給するステップ
が、前記負のアクティブ論理パルスの後縁を受け取った
とき、前記スタティック論理レベルを正の値にセットす
るステップと、前記負のアクティブ論理パルスの前縁を
受け取るまで、前記スタティック論理レベルを前記正の
値にホールドするステップと、を含むことを特徴とする
論理パルスをスタティック論理レベルに変換する方法。 （１０）上記（９）記載の論理パルスをスタティック論
理レベルに変換する方法において、前記供給するステッ
プが、前記正のアクティブ論理パルスの前縁を受け取っ
たとき、前記スタティック論理レベルを正の値にセット
するステップと、前記正のアクティブ論理パルスの後縁
を受け取るまで、前記スタティック論理レベルを前記正
の値にホールドするステップと、さらに含むことを特徴
とする論理パルスをスタティック論理レベルに変換する
方法。
【００４３】
【発明の効果】本発明の実施により、正のアクティブ信
号および負のアクティブ信号の両方が入力できる、ダイ
ナミック論理信号をスタティック論理信号に変換するパ
ルス・キャッチ回路を提供できる。
【００４４】さらに、両方の入力信号がアクティブ状態
にあるかどうかにかかわらず、常に無矛盾の出力を供給
する。
【図面の簡単な説明】
【図１】負のアクティブ信号が支配的なパルス・キャッ
チャ回路の略図である。
【図２】正のアクティブ信号が支配的なパルス・キャッ
チャ回路の略図である。
【図３】両方の入力が同時に非アクティブでないとき
（オーバラップしない）、図１および図２の回路の波形
を示すタイミング図である。
【図４】両方の入力がアクティブのとき（オーバラップ
状態）、図１および図２の回路の波形のタイミング図で
ある。
【図５】トランジスタ値の種々の比に対しアクティブに
なる支配的な入力に反応する図１のパルス・キャッチャ
回路のシミュレーションを示す図表である。
【図６】種々のトランジスタ値でアクティブになる支配
的な入力に反応する図２のパルス・キャッチャ回路のシ
ミュレーション図表である。
【符号の説明】
０，１，３，５，７，９，１１ 入力ノード ３０，１３０ 入力回路 ４０，１４０ 出力回路 ５０，１５０ フィードバック回路 ３２４２，５２，５４，８２，８４，８６，９０ Ｐ型
トランジスタ ３４，３６，４４，５６，８０，８８，９２，９４ Ｎ
型トランジスタ ７０，７１，１７０，１７１ 出力ノード

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】論理パルスをスタティック論理レベルに変
    換するシステムにおいて、 正のアクティブ論理パルスおよび負のアクティブ論理パ
    ルスを同時に受け取る手段と、 前記正のアクティブ論理パルスを受け取ったとき正のス
    タティック論理レベルを、前記負のアクティブ論理パル
    スを受け取ったとき負のスタティック論理レベルを出力
    する第１の手段と、 前記正のアクティブ論理パルスおよび前記負のアクティ
    ブ論理パルスの両方を受け取ったとき、前記正のスタテ
    ィック論理レベルまたは前記負のスタティック論理レベ
    ルを出力する第２の手段と、を備えることを特徴とする
    論理パルスをスタティック論理レベルに変換するシステ
    ム。
  2. 【請求項２】請求項１記載の論理パルスをスタティック
    論理レベルに変換するシステムにおいて、前記第１の手
    段が、 前記正のアクティブ論理パルスの前縁を受け取ったと
    き、前記スタティック論理レベルを正の値にセットする
    手段と、 前記負のアクティブ論理パルスの前縁を受け取るまで、
    前記スタティック論理レベルを前記正の値にホールドす
    る手段と、を有することを特徴とする論理パルスをスタ
    ティック論理レベルに変換するシステム。
  3. 【請求項３】請求項２記載の論理パルスをスタティック
    論理レベルに変換するシステムにおいて、前記第１の手
    段が、 前記負のアクティブ論理パルスの前縁を受け取ったと
    き、前記スタティック論理レベルを基準値にリセットす
    る手段と、 前記正のアクティブ論理パルスの前縁を受け取るまで、
    前記スタティック論理レベルを前記基準値にホールドす
    る手段と、をさらに有することを特徴とする論理パルス
    をスタティック論理レベルに変換するシステム。
  4. 【請求項４】請求項３記載の論理パルスをスタティック
    論理レベルに変換するシステムにおいて、前記第２の手
    段が、 前記負のアクティブ論理パルスの後縁を受け取ったと
    き、前記スタティック論理レベルを正の値にセットする
    手段と、 前記負のアクティブ論理パルスの前縁を受け取るまで、
    前記スタティック論理レベルを前記正の値にホールドす
    る手段と、を有することを特徴とする論理パルスをスタ
    ティック論理レベルに変換するシステム。
  5. 【請求項５】請求項４記載の論理パルスをスタティック
    論理レベルに変換するシステムにおいて、前記第２の手
    段が、 前記正のアクティブ論理パルスの前縁を受け取ったと
    き、前記スタティック論理レベルを正の値にセットする
    手段と、 前記正のアクティブ論理パルスの後縁を受け取るまで、
    前記スタティック論理レベルを前記正の値にホールドす
    る手段と、をさらに有することを特徴とする論理パルス
    をスタティック論理レベルに変換するシステム。
  6. 【請求項６】論理パルスをスタティック論理レベルに変
    換する方法において、 正のアクティブ論理パルスおよび負のアクティブ論理パ
    ルスを同時に受け取るステップと、 前記正のアクティブ論理パルスを受け取ったとき正のス
    タティック論理レベルを、前記負のアクティブ論理パル
    スを受け取ったとき負のスタティック論理レベルを出力
    するステップと、 前記正のアクティブ論理パルスおよび前記負のアクティ
    ブ論理パルスの両方を受け取ったとき、前記正のスタテ
    ィック論理レベルまたは負のスタティック論理レベルを
    供給するステップと、を含むことを特徴とする論理パル
    スをスタティック論理レベルに変換する方法。
  7. 【請求項７】請求項６記載の論理パルスをスタティック
    論理レベルに変換する方法において、前記出力するステ
    ップが、 前記正のアクティブ論理パルスの前縁を受け取ったき、
    前記スタティック論理レベルを正の値にセットするステ
    ップと、 前記負のアクティブ論理パルスの前縁を受け取るまで、
    前記スタティック論理レベルを前記正の値にホールドす
    るステップと、を含むことを特徴とする論理パルスをス
    タティック論理レベルに変換する方法。
  8. 【請求項８】請求項７記載の論理パルスをスタティック
    論理レベルに変換する方法において、前記出力するステ
    ップが、 前記負のアクティブ論理パルスの前縁を受け取ったと
    き、前記スタティック論理レベルを基準値にリセットす
    るステップと、 前記正のアクティブ論理パルスの前縁を受け取るまで、
    前記スタティック論理レベルを前記基準値にホールドす
    るステップと、をさらに含むことを特徴とする論理パル
    スをスタティック論理レベルに変換する方法。
  9. 【請求項９】請求項８記載の論理パルスをスタティック
    論理レベルに変換する方法において、前記供給するステ
    ップが、 前記負のアクティブ論理パルスの後縁を受け取ったと
    き、前記スタティック論理レベルを正の値にセットする
    ステップと、 前記負のアクティブ論理パルスの前縁を受け取るまで、
    前記スタティック論理レベルを前記正の値にホールドす
    るステップと、を含むことを特徴とする論理パルスをス
    タティック論理レベルに変換する方法。
  10. 【請求項１０】請求項９記載の論理パルスをスタティッ
    ク論理レベルに変換する方法において、前記供給するス
    テップが、 前記正のアクティブ論理パルスの前縁を受け取ったと
    き、前記スタティック論理レベルを正の値にセットする
    ステップと、 前記正のアクティブ論理パルスの後縁を受け取るまで、
    前記スタティック論理レベルを前記正の値にホールドす
    るステップと、さらに含むことを特徴とする論理パルス
    をスタティック論理レベルに変換する方法。
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