KR100188629B1 - 논리 펄스를 정적 논리 레벨로 변환시키는 시스템 및 방법 - Google Patents

Abstract

정 활성 및 부 동적 논리 입력 펄스의 모두가 수신될 수 있도록 연결된 N형 및 P형 트랜지스터의 세트를 포함하는 시스템 및 방법이 제공된다. 그다음, 본 발명의 펄스 캐처 회로는 입력 펄스를 기반으로 정적 논리 레벨을 출력한다. 제 1 입력 회로가 포함되어, 데이터 신호를 수신하고, 원하는 레벨에서 출력을 유지시키는 래치로서 귀환 회로와 연결되어 사용되는 출력 인버처 회로에 하나의 레벨(전압 또는 전압의 부재)을 출력한다. 귀환 회로는 레벨이 안정 상태(즉, 논리 0에 대한 접지 전위 및 논리 1에 대한 Vdd)로 유지되도록 보장한다. 이런 방식으로, 회로로부터 출력되는 정적 논리 레벨은 또다른 동적 펄스가 수신될때까지 유지될 것이다. 또한, 펄스캐처 회로는 동적 논리 입력 신호의 모두가 그들의 활성 상태에 있을때에도 항상 일정한 정적 논리 출력을 제공한다.

Description

논리 펄스를 정적 논리 레벨로 변환시키는 시스템 및 방법

제1도는 부 활성 신호가 기본인 펄스 캐처 회로의 개략도.

제2도는 정 활성 신호가 기본인 펄스 캐처 회로의 다른 개략도.

제3도는 두 입력이 동시에 활성이 아닐때(오버랩되지 않을때) 제1도 및 제2도의 회로에 대한 파형을 도시하는 타이밍도.

제4도는 두 입력의 모두가 활성일때(오버랩된 상태) 제1도 및 제2도의 회로에 대한 파형의 타이밍도.

제5도는 각종 트랜지스터값의 비에 대하여 활성화되는 그의 기본 입력에 반응하는 제1도의 펄스 캐처의 시뮬레이션 차트를 도시한 도면.

제6도는 각종 트랜지스터값에서 활성이 되어가는 그의 기본 입력에 반응하는 제2도의 펄스 캐처의 시뮬레이션 차트를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1,3,5,7,9,11 : 입력노드 40,140 : 인버터 회로

50,150 : 귀환 회로 70,71,170,171 : 출력 노드

본 발명은 펄스 논리 신호(pulsed logic signals)를 정적 논리 신호(static logic signals)로 변환시키는 회로에 관한 것으로, 특히 활성화 레벨(activation level)이 동일하지 않을때 인버터(inverter)가 신호를 변경할 필요없이 정(positive) 활성 펄스 신호[활성 하이(active high)] 및 부(negative) 활성 펄스 신호[활성 로우(active low)]의 모두가 단일 회로에 입력되게 하는 데 있다.

컴퓨터 시스템은 통상적으로 펄스 캐처 회로(pulse catcher circuits)를 사용하여, 동적(dynamic) (펄스) 논리 회로를 사용하는 논리 소자로부터 펄스를 수신한다. 그 후, 이들 펄스 캐처는 정적 신호를 정적 논리 장치로 출력한다. 이런 방식으로, 동적 논리 장치는 정적 논리 장치에 연결된다. 당업자라면, 동적 논리 시스템에서의 데이터 신호는 정 활성(전압이 인가될 때의 활성) 또는 부 활성(전압이 인가되지 않을때의 활성)인 펄스 형태임을 알 수 있을 것이다. 다른 한편으로, 정적 장치는 전압이 제공 또는 제공되지 않는 레벨(level)로서 데이터를 인식한다.

전형적으로, 동적 장치는 정적 장치보다 신속하며 보다 복잡하고, 설계 및 테스트시에 더 많은 시간이 걸린다. 동적 장치는 통상적으로, 승산기 회로와 같은 복잡한(즉, 다수의 레벨을 포함하는 깊은 논리) 임계 시스템 소자에 사용된다. 정적장치는 보다 쉽고 신속하게 설계되지만, 보다 저속이며 동동 래치 주위의 단일 or게이트와 같은 보다 덜 복잡한 임계 소자에 사용된다. 따라서, 어떻게 컴퓨터 시스템이 설계의 복잡도에 따라 동적 및 정적 장치의 모두를 포함하는 지를 알 수 있다.

따라서, 펄스 캐처는 컴퓨터 시스템에서 중요한 소자로서, 동적 장치로부터 펄스를 수신하고, 정적 레벨을 생성하여 이를 정적 장치로 출력하며, 동적 장치로부터 또다른 펄스가 수신될 때까지 이 정적 레벨을 유지한다.

통상적으로, 펄스 캐처 회로는 배타적으로 활성 하이 입력 또는 활성 로우 입력을 요구하는 즉, 둘이 혼합될 수 없는 셋/리셋 래치(set/reset latch)를 기본으로 한다. 예를 들면, 미합중국 특허 제4,607,173호는 부 활성 또는 정 활성으로 그러나 둘 모두가 같은 상태가 아는 압력 S 및 R 을 수신하는 교차결합된 NAND 또는 NOR 게이트를 가지는 회로를 개시한다. 또한, 이러한 유형의 회로에 대한 입력이 모두 활성인 경우, 출력은 모두 동일할 수 있으며, 셋/리셋 (플립플롭) 장치에 대한 다수의 응용에 사용될 수 없다.

미합중국 특허 제4,728,820호는 인버터를 사용하여 회로에 정 및 부 활성 신호가 입력될 수 있게 하는 논리적 천이 검출 회로(logic transition detection circuit)가 개시되어 있다. 그러나, 천이 회로의 입력에 인버터를 사용하면 게이트 지연 및 성능 저하가 발생된다.

또한, 회로는 저장 소자로서 사용되는 한쌍의 약한(weak) 인버터에 연결되는 셋/리셋 소자로서 한쌍의 강한(strong)트랜지스터를 사용하는 것으로 알려져 있다. 이러한 경우, 두 입력이 활성일때, Vdd와 접지간의 저항성 연결은 상당량의 전류를 승압시켜 관련된 열이 발생되게 한다. 이 회로의 출력이 약한 인버터로부터 취한 것이라면, 외부 결합 노이즈(external coupling noise)는 쉽게 인버터로 하여금 상태를 잘못 변경하도록 할 수 있다. 출력이 버퍼화되는 경우, 전달 지연은 증가된다. 더구나, 이러한 유형의 회로는 또한 두 입력이 활성일때 일정하지 않은 출력을 발생할 것이다. 즉, 출력이 동일할 수 있다.

따라서, 입력의 모든 조합하에 일정한 셋/리셋 출력 신호를 제공하며 정 활성 및 부 활성 신호의 혼합된 입력을 허용하는 회로는 펄스 캐처로서 사용하기에 상당히 바람직하다.

종래 기술과는 달리, 본 발명은 동적 논리 신호를 정적 논리 신호로 변환시킬 수 있는 펄스 캐처를 제공하는 데, 여기서, 정 활성 및 부 활성 신호의 모두가 입력될 수 있다. 또한, 본 발명은 입력 신호의 모두가 그들의 활성 상태에 있는지의 여부에 관계없이 일정한 출력을 항상 제공할 것이다.

광범위하게 말하면, 본 발명은 정 활성 및 부 활성 동적 논리 입력 펄스의 모두를 수신할 수 있도록 연결된 N형 및 P형 트랜지스터 세트를 포함한다. 그 다음, 본 발명의 펄스 캐처 회로는 입력 펄스를 기반으로 정적 논리 레벨을 출력한다. 제1 입력 회로가 포함되어, 데이터 신호를 수신하고, 원하는 레벨에서 출력을 유지시키는 래치와 같은 귀환 회로(feedback circuit)와 연결되어 사용되는 출력 인버터 회로에 하나의 레벨(전압 또는 전압의 부재)을 출력한다. 이 래칭 장치는 레벨이 안정 상태(즉, 논리0인 경우 접지 전위이고 논리1인 경우 Vdd)로 유지되도록 보장한다. 이런 방식으로, 회로로부터 출력되는 정적 논리 레벨은 또다른 동적 펄스가 수신될 때까지 유지될 것이다.

따라서, 전술한 본 발명의 개요에 따라, 당업자라면 첨부된 도면을 참조한 후 속하는 설명 및 특허 청구범위로부터 본 발명의 목적, 특징 및 장점을 명백히 알 수 있을 것이다.

제1도를 참조하면, 본 발명의 제1실시예가 도시되어 있는데, 이 회로의 출력은 부 활성 입력에 의해 좌우된다. 특히, 입력(1)은 부 활성 신호를 수신하고, 입력(3,5)은 정 활성 신호를 수신할 것이다. 회로(30)는 P형 트랜지스터(32) 및 N형 트랜지스터(34,36)를 포함한다. 당업자라면, N형 트랜지스터는 전압Vdd가 그들의 게이트(gate)에 인가될 때 턴온(turn on)되고, 반면에, P형 트랜지스터는 그들의 게이트에 전압이 인가되지 않을 때 (또는 Vdd보다 작은 기준 전압일때) 턴온된다는 것을 알 수 있을 것이다.

회로(50)는 P형 트랜지스터(52,54)와 N형 트랜지스터(56)를 포함한다. 출력회로(40)는 본질적으로 인버터를 포함하고, P형 트랜지스터(42) 및 N형 트랜지스터(44)를 포함한다. 노드(71)는 제1도의 회로의 출력을 제공한다. 노드(71)는 출력이 반대인 노드(70)과 함께 회로의 출력으로서 선택된다는 점에 주목해야 한다. 즉, 노드(71)가 논리1인 경우 노드(70)는 논리0이고, 이와 반대가 될 수 있다. 또한, 본 발명의 회로의 특정 노드에 전압 Vdd이 제공되면 논리1로 간주될 것이며, 기준 또는 접지 전위는 논리0으로 간주될 것이다.

이제, 제1도의 회로에 의해 구현되는 본 발명의 동작을 제3도 및 제4도의 타이밍도와 함께 기술할 것이다. 이 회로는 펄스 캐처이고, 동적 논리 회로는 정적 논리 출력을 가지는 입력 단자(1,3,5)에 연결되고, 이 정적 논리 출력은 노드(70,71)를 통하여 정적 회로에 제공된다. 제3도의 지점 A에서, 제1도의 회로는 유지상태(hold state)로 간주된다. 정 입력은 0이고 부 입력 1이다. 이러한 경우, 두 입력의 모두는 비활성이다. 이때, 1은 출력(70)에 제공되고, 0은 출력(71)에 제공된다. 부 입력 단자(1)로의 1입력은 트랜지스터(32,36)(T32,T36)로 제공된다.T32가 P형 장치이므로, 논리1은 트랜지스터를 턴오프시킨다. T36은 N형 장치이므로 턴온되고, 소오스(source) 및 드레인(drain)사이가 도전될 것이다. 정 노드(3)상의 0입력은 T34를 턴오프 상태로 유지시킬 것이며, 정 노드(5)상의 0 입력은 T54를 턴온시켜 그의 소오스와 드레인을 도전시킬 것이다. 전술한 바와 같이, 출력 노드(71)는 논리0상태이다. 이러한 0은 귀환으로서 T52로 제공되고, 이 T52는 도전될 것이다. 따라서, Vdd, T52 및 T54가 연결되었으므로, 노드(70)는 Vdd와 동일한 전위에 있다. 또한, 노드(70)는 회로(40)에 연결된다. 이 노드는 이제 1상태이므로, T44는 턴온되어 도전될 것이며, 노드(71)는 접지 전위가 된다. 이러한 방식으로, 제1도의 회로에서 출력 노드(71)는 논리 0으로 유지되고, 반대(not) 출력 노드(70)는 논리 1로 유지될 것이다.

그 다음, 정입력이 하이로 진행될 때(전압이 인가됨에 따라 활성화될 때) 제3도의 B점에서 회로는 셋될 것이다. 이로 인해 입력 노드(1,3,5)에는 1이 가해진다. 따라서, T34 및 T36는 각각 도전되어, 노드(70)는 접지 전위(논리0)이 된다. 그 다음, 0은 회로(40)에 입력되어 T42를 도전시키고 출력(71)에 Vdd를 가한다. 따라서, 1이 출력 노드(71)에 배치되고, T56는 온되고, 노드(70)에는 0이 가해진다. 이로 인하여, 출력 노드(71)는 정적 레벨 1로 설정되고, 이는 펄스 캐처가 입력 단자(1,3,5)에 연결된 동적 회로로부터 또다른 트리거링 펄스(triggering pulse)를 수신할때까지 유지된다.

지점 C에서, 정 활성 신호에 대한 트리거링 에지는 전압이 (지점 A와 B 사이에 ) 기준으로부터 Vdd로 진행되는 상승 에지(rising edge)임을 알 수 있다. 따라서, 회로는 지점 B와 C사이에 발생되는 정 활성 신호의 하강 에지(falling edge)에는 반응하지 않는다. 노드(71)에 의해 출력되는 정적 신호의 리셋을 트리거하는 경우는 지점 C와 D 사이에 발생되는 부 활성 신호의 리딩 에지(leading edge) (전압Vdd로부터 기준전압으로의 하강 에지)이다. 지점 C에서, 노드 1로의 부 입력은 논리 1이고, 정 노드(3,5)는 논리 0이다. 부 입력에서의 1은 T36을 턴온시키고, T32를 턴오프 시킨다. 그러나, 노드(3)에서의 0입력은 T34를 턴온시키지 않고, 노드(5)에서 )이 T54를 턴온시킨다. 지점 C이전에, 출력(71)은 논리 1로서 T56 및 T52에 제공된다. T56는 도전될 것이며, 노드(70)는 트랜지스터 T36 및 T56이 도전되므로 기준 전위(0)가 될 것이다. 노드(71)는 T42가 Vdd와 출력 노드를 전기적으로 연결하므로 1로 유지될 것이다. 따라서, 정 활성 펄스의 트레일링 에지(trailing edge)로 인한 제1도의 회로의 출력 변동은 없다. 즉, 하강 에지는 회로를 리셋하지 않는다.

그러나, 지점 D에서, 회로는 노드(1)로 입력되는 부 활성 동적 펄스의 리딩 에지로 인하여 리셋될 것이다. 단자(1)로의 부 입력은 이제 0이다. 이러한 경우, 노드(1,3,5)로의 모든 입력은 0이다. 노드(1)의 0은 T32를 도전시키고, 노드(70)는 Vdd와 동일한 전압이 되어 논리 1로 간주된다. 노드(3)에서의 0은 T34를 턴온시키지 않지만, 노드(5)에서의 0은 T54를 도전시킬 것이다. 1은 노드(70)로부터 T44로 입력되어 이 T44를 턴온시키고 출력 노드(71)를 논리 0으로 떨어뜨린다. 따라서, 회로는 제3도의 지점 D에서 리셋되어 노드(71)에서 0 출력의 정적 레벨이 된다. 회로는 펄스 캐처로 입력되는 정 활성 신호 입력의 리딩 에지에 의해 일단 다시 셋될 때까지, 이 정적 0은 안정 상태에서 턴온되는 T44, T54 및 T52와, 안정 조건에서 턴오프되는 T42, T56, T34에 의해 유지된다.

더구나, 부 활성 신호의 상승 에지는 노드(70,71)상의 출력 상태를 변경하지 않을 것이다. 즉, 유지 상태가 계속될 것이다. 지점 E에서, 부 활성 신호는 노드(1)에 1이 배치되므로 비활성이 된다. 노드(3,5)는 그대로 논리 0이다. 이러한 경우, 입력 노드(1)에서의 1은 T36을 턴온시킨다. 노드(3)에서의 0은 T34를 여전히 오프가 되게 하고, 반면에, 노드(5)에서의 0은 T54를 턴온시킬 것이다. 출력(71)은 0이므로, T52를 도전 상태로 유지시키고, Vdd는 트랜지스터 T52, T54를 통하여 노드(70)에 제공되어, 노드(70)는 논리 1로 유지된다. 1이 T44로 제공되므로써, 노드(71)는 여전히 접지 전위(논리 0)가 된다. 따라서, 제1도의 회로는 노드(1)에서 동적 논리 회로로부터 부 활성 펄스의 트레일링(상승) 에지를 수신할때 상태를 변경하지 않는다.

정규조건하에서, 노드(1,3,5)로 입력되는 동적 논리 펄스는 동시에 활성이 되지 않는다. 이것은 통상적으로 종래의 펄스 캐처의 출력과 일치하지 않는다. 즉, 출력 노드와 이와 반대 출력 노드는 동일한 값을 가질 수 있다. 그러나, 본 발명은 회로 설계자로 하여금 제1도 및 제2도의 회로중에 선택하여 펄스 캐처의 출력을 지배할 부 활성 입력 또는 정 활성 입력을 명시하게 하므로써 이 문

제를 처리한다. 제 1도 및 제2도의 회로는 입력이 동시에 활성 상태가 아닐때 동일한 방식으로 동작한다.

이제, 제4도를 함께 참조하여, 정 활성 및 부 활성 입력의 모두가 그들의 활성 상태에 있을때의 제1도의 회로 동작을 기술할 것이다. 지점 F에서, 정 신호가 활성(논리 1)이고 부 신호도 활성(논리 0)임을 알 수 있다. 이러한 경우, 노드(1)에서 입력은 0이되고 노드(3,5)의 입력은 1이 될 것이다. 노드(1)로의 0 입력을 T32를 턴온시켜 도전시키고, 노드(70)는 Vdd의 전위가 되거나 또는 논리 1이 되어 회로(40)로 입력된다. 이것은 T44를 턴온 시키고 노드(71)를 접지 전위(논리 0)로 떨어뜨린다. 따라서, 노드(71)에서는 0이고 노드(70)에서는 1이다. 제1도의 회로는 부 기본(negative dominant) 회로로 설계된다. 즉, 두 입력이 활성일때, 부 활성 신호가 출력을 지배할 것이다. 지점 F에서 부 활성 신호는 출력(71)이 부 상태가 되게 한다. 환언하면, 제4도로부터 알 수 있는 바와 같이, 출력 노드(71)에서 신호는 부 활성 입력을 추종할 것이다.

지점 G에서, 부 활성 입력은 비활성이 되지만 정 활성 입력은 그대로 활성이다. 이것은 제3도의 지점 B에서 전술한 바와 같은 회로 셋 조건이다.

지점 H에서, 정 및 부 동적 입력의 모두가 다시 활성화될 때, 제1도의 부 기본 회로에서 출력 노드(71)가 논리 0으로 천이되는 것으로 도시된다. 그 다음 이 회로는 제3도의 지점 I에서 전술한 바와 같은 방식으로, 지점I에서 리셋된다. 지점 J에서, 정 및 부 입력의 모두는 다시 활성화되고, 출력(71)은 제1도의 회로의 부 기본 양상에 따라 논리 0으로 유지된다.

따라서, 당업자라면, 제1도의 회로가 혼합된 정 활성 및 부 활성 동적 논리 입력 신호를 정적 논리로 변환시키는 방법과, 또한, 두 입력이 활성인 경우에 조차 일정한 출력을 제공한다는 것은 명백히 알 수 있을 것이다.

제2도를 참조하면, 이제 제3 및 제4도의 타이밍도와 관련하여 본 발명을 구현하는 또다른 회로가 도시되어 있다.

제2도는 N형 트랜지스터(80)와 P형 트랜지스터(82,84)를 가지는 입력 회로(130)를 포함한다. 정 활성 신호는 노드(7)에 입력된 후, 트랜지스터 T80 및 T84로 제공된다. 입력 노드(9)는 부 활성 동적 논리 신호를 수신하여, 이 신호를 트랜지스터 T82로 제공한다. 귀환 회로(150)는 P형 트랜지스터 T90와 N형 트랜지스터 T92, T94를 포함한다. 입력 노드(11)는 부 활성 신호를 수신하여 이를 T94로 제공한다. 인버터 회로(140)는 P형 트랜지스터 T86과 N형 트랜지스터 T88을 포함한다. 인버터 회로(140)는 출력 노드(171)에 신호를 출력한다. 또한, 이 출력 신호는 트랜지스터 T90 및 T92에 제공된다. 노드(170)는 전기적으로 인버터 회로(140)에 연결되므로써, 노드(170 및 171)상의 값은 항상 반대가 될 것이다. 즉, 노드(170)는 노드(171)상의 값의 not이 될 것이다. 제1도의 회로에 관하여 전술한 바와 같이, 노드(171)는 펄스 캐처 회로의 출력으로 간주되지만, 당업자라면, 반대값을 가지는 노드(171)와 함께 노드(170)를 출력 신호로 고려하므로써 동일한 결과를 얻을 수 있는 방법을 명백히 알 수 있을 것이다.

이제, 제3도의 타이밍도과 함께 제2도의 펄스 캐처 회로의 동작을 기술할 것이다. 제3도의 지점 A에서, 정 활성 신호는 비활성이고 부 신호도 비활성인데, 이는 노드(7)에 0이 입력되고 노드(9,11)에는 1이 입력된다는 것을 의미한다. 노드(7)에서 0은 T84, T80로 제공되고, T84는 P형 장치이므로 턴온된다. 노드(9)에서 1은 T82가 P형 장치이므로 턴온시키지 않을 것이다. 노드(11)에서 1 입력은 N형 장치인 T94를 턴온시킬 깃이다. 제2도의 펄스 캐처 회로의 현재 상태에서, 0이 출력 노드(171)에 제공된다. 이 0은 트랜지스터 T90, T92로 제공되어 T90을 턴온시킨다. 그 다음, Vdd와 노드(170)간에 (트랜지스터 T84 및 T90를 통하여) 전기적으로 도전 경로가 제공되어, 노드(170)를 논리 1이 되게 한다. 이 1이 T88로 입력되어 도전시키고, 노드(171)를 접지 전위 또는 논리 0으로 떨어뜨린다. 따라서, 회로는 노드(170)에 1, 노드(171)에 0의 상태를 유지한다.

지점 B에서, 정 활성 신호의 리딩 또는 상승 에지를 만남으로써, 정 신호는 활성이고 노드(7)에 1이 입력된다. 부 신호는 여전히 비활성이며, 노드(9,11)로 1이 입력될 것이다. 이러한 경우, 1은 T80을 도전시키고 노드(170)를 접지 전위(0)로 떨어뜨릴 것이다. 그 다음, 이 0은 회로(140)의 트랜지스터 T86 및 T88로 제공된다. T86는 P형 장치이므로, 노드(171)는 Vdd에 있어 논리 1이 출력 노드에 제공된다. 이런 방식으로, 제2도의 펄스캐처는 셋되고, 정 활성 신호의 트리거링 에지로 인하여 동적 논리 입력 펄스를 기반으로 정적 논리 레벨을 출력한다. 부 활성 신호의 리딩 에지를 만날때 까지, 제2도의 회로의 정적 출력은 이 셋 상태를 유지할 것이다.

지점 C에서, 정 활성 펄스의 하강 에지를 만나지만, 펄스 캐처 회로의 출력 상태의 변동이 없다. 특히, 지점 C에서, 노드(7)에는 0이 입력되고, 노드(9,11)에는 1이 입력된다. 노드(7)로 입력되는 0은 T84를 도전시킨다. T82는 P형 장치이고 신호의 부재에 의해 턴온되므로 노드(9)에서 1은 어떠한 영향도 미치지 못한다. 노드(11)에서, 1은 T94를 턴온시킬 것이다. 노드(171)의 출력은 1이고,이 출력은 트랜지스터 T90 및 T92로 제공되어 T92를 도전시킬 것이다. T92 및 T94가 도전되므로, 노드(170)는 기준 전위(0)로 유지될 것이다. 노드(171)는 트랜지스터 T86이 Vdd와 출력 노드를 전기적으로 연결시키므로 1로 유지될 것이다.

그러나, 지점 D에서, 부 활성 신호의 리딩 또는 하강 에지를 만나, 제2도의 회로는 리셋될 것이다. 이러한 상태에서, 0은 노드(7,9,11)의 가가에 입력된다.노드(7)에서 0은 T84를 턴온 시키고 도전시킨다. 노드(9)에서 0은 P형 장치 T82를 턴온시키므로써, 그 다음, 노드(170)는 트랜지스터 T82 및 T84를 통하여 Vdd의 전위로 승압될 것이다. 노드(170)에서의 값은 제2도의 펄스 캐처로 입력되는 부 활성 동적 논리 신호의 리딩 에지로 인하여, 0으로부터 1로 변경되었음을 알 수 있다. 노드(11)로 입력되는 0은 N형 장치인 T94를 턴온시키지 않는다. 노드(170)상의 1은 T88로 제공되고, 그 다음, T88를 턴온시켜 펄스 노드 (171)를 접지 전위가 되게 하여 논리 0이 되게 한다. 따라서, 제3도에 도시된 바와 같이, 출력 노드(171)에서의 값은 본 발명에 따라 0으로 리셋된다.

제3도의 지점 E에서 부 활성 신호의 상승 에지(트레일링 에지)를 만난다. 이 경우, 유지 상태이므로 펄스 캐처의 출력에서 변동이 없을 것이다. 노드(7)에는 여전히 논리 0이 입력되지만, 이제 노드(9,11)에는 논리 1이 입력된다. 노드(7)로의 0 입력을 T84를 턴온시켜 도전시킨다. 그러나, 노드(9)에서 1은 트랜지스터(82)를 턴온시키지 않을 것이다. 노드(11)에서 1은 T94를 도전시킬 것이다. 이전의 시간 주기에서 노드(171)상에0이 제공되었으므로, 이 0이 T90에 제공되어 턴온된 상태를 유지시킨다. 따라서, 트랜지스터 T84 및 T90는 Vdd와 노드(170)간에 도전 경로를 제공하여, 노드(170)가 논리 1을 유지하도록 할 것이다. 또한, 1이 여전히 노드(170)에의해 T88로 입력되므로, 이 트랜지스터는 도전 상태이며 노드(171)는 0(접지 전위)를 유지한다. 따라서, 펄스 캐처의 출력은 지점 D와 E 간에 상태를 변경하지 않는 다는 것을 알 수 있다. 즉, 부 활성 신호의 상승 에지는 제2도의 회로의 출력 상태에 영향을 미치지 않는다.

제3도로부터, 출력(71,171)[및 노드(70,170)상의 반대 출력 값]은 제3도에 도시된 입력 스티뮬러스(input stimulus)에 대하여 제1 및 제2도에서의 펄스 캐처의 각 실시예에 대하여 동일하다.

이제, 제2도의 펄스 캐처 회로를 제4도의 타이밍도와 관련하여 기술할 것이다. 또한, 제4도는 펄스 캐처 회로로의 두 동적 입력이 그들의 활성 상태에 있는 상황을 처리한다. 지점 F에서, 정 및 부 동적 입력 신호는 그들의 활성 상태에 있다. 즉, 노드(7)에는 1이 입력되고 노드(9,11)에는 0이 입력된다. 제2도의 회로에서, 노드(7)에서의 1은 T80을 도전시키므로써, 노드(170)를 접지(0)로 떨어뜨린다. 이 0은 T86으로 입력되어 이T86을 턴온시키고, Vdd가 노드(171)에 제공되게 한다. 따라서, 출력 노드(171)는 논리 1이 되고, 노드(170)는 0이 된다. 제2도의 펄스 캐처에 대하여, 정 입력 신호가 기본이 된다. 즉, 정 활성 입력 신호가 그의 활성 상태에 있을때, 출력 노드(171)는 정 레벨(1)에 있을 것이다.

지점 G에서, 정 입력 신호는 활성으로 유지되지만, 부 신호는 비활성이 된다. 이 경우는 제2도의 회로가 설정되는 지점 B와 유사하다. 특히, 지점 B에서, 1은 또한 노드(7)로 입력되고, 또한 1은 노드(9,11)로 입력된다. 노드(7)에서 1은 T80을 도전시키고, 노드(170)을 0으로 유지시키므로써, 제4도의 타이밍도에 따라 출력 노드(171)를 1로 유지시킨다

지점 H에서, 정 입력은 활성으로 유지되고 부 입력은 일단 다시 활성화된다. 이 부 입력 신호의 활성은 노드(170,171)상의 출력을 변경하지 않을 것이다. 노드(7)로의 1입력은 T80을 턴온된 상태로 유지시키고, 노드(170)를 0(접지 전위)으로 유지할 것이다. 대응적으로, 노드(171)는 T86의 도전 상태로 인하여 1이 될 것이다. 부 활성 입력의 상태를 변경하여도 노드(171)에서의 정적 신호 출력의 상태에는 영향을 미치지 않는다는 것을 알 수 있다. 비교해보면, 제1도의 회로로의 정 입력 상태의 변경은 노드(71)의 출력 상태에는 영향을 미치지 않는다.

그러나, 지점 I에서 노드(7)에서의 정 입력 신호는 비활성화된다. 노드(7)에서의 0은 T84를 턴온시키고 T80를 턴오프시킨다. 또한, 노드(9)로의 입력은 0으로, T82를 도전시키며, 노드(170)에 Vdd를 전기적으로 연결시켜 논리 1이 되게 한다. 또한, 노드(170)에서의 1은 T88을 도전시키고, 노드(171)에서 전위를 접지 (논리 0)로 떨어뜨린다. 이러한 경우, 정적 출력 노드(171)는 정 활성 입력 신호가 비활성화될 때 동일한 주기동안 비활성(논리 0)이 되므로써 정 입력 신호를 추종한다.

그 후, 정 입력 신호는 지점 J에서 활성이 되고, 지점(171)에서의 출력은 정 입력 신호를 추종하여 활성이 된다. 즉, 노드(7)에서 논리 1은 다시 T80을 도전시키고, 노드(170)을 접지(0)가 되게 한다. 그 다음, 트랜지스터 T86는 턴온되어 제4도의 타이밍도에 따라 노드(171)를 Vdd(1)가 되게 한다.

따라서, 어떻게 제1도의 펄스 캐처가 부 활성 동적 논리 입력 신호를 추종하는 출력 노드(71)를 가지는 부 기본으로 간주되는 지를 알 수 있다. 그리고, 제2도의 펄스 캐처는 정 기본 회로로서, 출력은 정 활성 동적 논리 입력 신호를 추종한다. 이 두 경우에서, 동적 논리 입력 신호가 그들의 활성 상태에 있을때, 노드(71,171)에서의 정적 출력에는 일관성이 있다. 또한, 전압(Vdd)과 접지간의 저항 경로를 발생할 수 있는 회로에서의 약한 소자 및 강한 소자들간의 충돌(fighting)이 없다. 이런 방식으로, 논리 설계자는 응용에 따라 부 또는 정 기본 펄스 캐처 회로를 사용하는 융통성을 가진다.

본 발명의 펄스 캐처의 두실시예는 회로에 필요한 천이 시간이 최소가 되도록 셋 또는 리셋 시킬 수 있도록 트랜지스터의 값을 변경할 수 있다는 점에서 충분히 가변적이다. 제1도의 펄스 캐처에 있는 트랜지스터 T32 대 트랜지스터 T34 및 T36의 상대적이 강도(strength)를 변경하므로써, (제2도의 회로에서) T82 및 T84에 대한 트랜지스터 T80의 값을 변경하므로써, 반전된 출력, 즉 노드(71,171)에서의 신호 및 트리거링 에지에 대한 지연이 최적화될 수 있다. 유사한 최적화로서 변형된 (제1도의 펄스 캐처에서) 트랜지스터 T44에 대한 T42의 상대적 강도 및 트랜지스터 T88 대 T86의 강도는 비반전 출력, 즉 노드(70,170)에서 발생할 것이다.

제5도는 부 입력 신호의 활성에 반응하는 제1도의 펄스 캐처의 시뮬레이션을 도시한다. 제1도의 펄스 캐처는 부 기본이고, 부 활성 입력 상태에 따라 그의 출력 상태를 변경한다는 것을 기억하자. 지점 K에서, 부 신호는 활성화되고, 출력 노드(71)는 지점 L에서 이 부 신호의 활성을 추종한다. 제1도의 회로에서, 트랜지스터 T32의 값 대 트랜지스터 T34 및 T36의 실효 결합 값의 비에, 트랜지스터 T44 대 T42의 비를 곱하므로써 응답값을 얻는다. 6, 5, 4, 3, 2.5, 2 및 1의 응답값에서 제1도의 회로의 응답 시간은 제5도에 도시되어 있다. 6의 응답값은 가장 신속한 응답 및 최단 지연을 제공할 것이다. 즉, 제5도에서 번호가 클수록 회로의 응답은 신속하다. 그러나, 이 응답 시간을 얻는데 사용되는 트랜지스터값은 회로의 노이즈에 대한 저항을 줄일 것이다. 따라서, 회로 설계자는 설계할 시스템의 특성에 따라 회로를 최적화하는 다수의 선택을 할 수 있다.

유사하게, 제6도는 장 입력 신호의 활성에 반응할때, 제2도의 펄스 캐처 회로에 대한 응답 시간의 시뮬레이션을 도시하는 타이밍도이다. 제2도의 펄스 캐처는 정 기본이고, 정 활성 입력의 상태에 따라 그의 출력 상태를 변경할 것이다. 지점 M에서, 정 신호는 활성화되고, 출력 노드(171)는 지점 N에서 이 활성화를 추종한다. 제2도의 회로에 대하여, 트랜지스터 T80의 값 대 트랜지스터 T82 및 T84의 실효결합값의 비에, 트랜지스터 T86 대 T88의 비를 곱하므로써, 응답값을 얻는다. 6, 5, 4, 3, 2.5, 2 및 1의 응답값에서 제2도의 회로의 응답 시간은 제5도에 도시되어 있다. 또한, 6의 응답값은 가장 신속한 응답 및 최단 지연을 제공할 것이다. 따라서, 당업자라면, 본 발명의 펄스 캐처 회로를 충분히 조정할 수 있는 방법 및 회로 설계자에게 상당한 융통성을 제공하는 방법을 알 수 있을 것이다.

또한, 귀환 회로(50)(트랜지스터 T52, T54, T56) 및 귀환 회로(150)(트랜지스터 T90,T92, T94)는 이전에 주목했던 클럭 회로와 같이 외부 소오스 의해 노드(70, 71, 170, 171)에 배치되는 결합 노이즈를 저지하도록 크기가 정해질 수 있다. 소자를 보다 강하게(보다 높은 값을) 만들므로써, 회로는 보다 노이즈에 강해지지만 입력 스티뮬러스에 대한 응답이 느려진다는 절충이 있다.

비록 소정의 바람직한 실시예가 도시되고 기술되었지만, 첨부된 특허청구범위의 범주를 벗어나지 않는 범위내에서 본 발명의 각종 변경 및 변형을 행할 수 있음을 알아야 한다.

Claims (8)

1. 논리 펄스(logic pulses)를 정적 논리 레벨(static logic levels)로 변환시키는 시스템에 있어서, 정 활성(positive active) 논리 펄스 및 부 활성(negative active) 논리 펄스를 동시에 수신하기 위한 수단과, 상기 정 활성 논리 펄스가 수신될 때 정 정적 논리 레벨(positive static logic level)을 출력하고, 상기 부 활성 논리 펄스가 수신될 때 부 정적 논리 레벨(negative static logic level)을 출력하며, 상기 정 활성 펄스의 리딩 에지(leading edge)가 수신될 때 상기 정적 논리 레벨을 정(positive) 값으로 설정하고, 상기 부 활성 펄스의 리딩 에지가 수신될 때까지 상기 정적 논리 레벨을 상기 정 값으로 유지시키기 위한 제1수단과, 상기 정 활성 펄스 및 상기 부 활성 펄스의 모두가 수신될 때 상기 정 정적 레벨 또는 상기 부 정적 레벨을 출력하기 위한 제2수단을 포함하는 시스템.
2. 제1항에 있어서, 상기 제1수단은, 상기 부 활성 펄스의 리딩 에지가 수신될 때 상기 정적 논리 레벨을 기준값으로 재설정(resetting)하기 위한 수단과, 상기 정 활성 펄스의 리딩 에지가 수신될 때까지 상기 정적 논리 레벨을 상기 기준값으로 유지시키기 위한 수단을 포함하는 시스템.
3. 제2항에 있어서, 상기 제2수단은, 상기 부 활성 펄스의 트레일링 에지(trailing edge)가 수신될 때 상기 정적 논리 레벨을 상기 정값으로 설정하기 위한 수단과, 상기 부 활성 펄스의 리딩 에지가 수신될 때까지 상기 정적 논리 레벨을 상기 정 값으로 유지시키기 위한 수단을 포함하는 시스템.
4. 제3항에 있어서, 상기 제2수단은, 상기 정 활성 펄스의 리딩 에지가 수신될 때 상기 정적 논리 레벨을 상기 정값으로 설정하기 위한 수단과, 상기 정 활성 펄스의 트레일링 에지가 수신될 때까지 상기 정적 논리 레벨을 상기 정 값으로 유지시키기 위한 수단을 더 포함하는 시스템.
5. 논리 펄스를 정적 논리 레벨로 변환시키기 위한 방법에 있어서, 정 활성 논리 펄스 및 부 활성 논리 펄스를 동시에 수신하는 단계와, 상기 정 활성 논리펄스와 리딩 에지가 수신될 때 상기 정적 논리 레벨을 정값으로 설정하고 상기 부 활성 논리 펄스의 리딩 에지가 수신될 때까지 상기 정적 논리 레벨을 상기 정 값으로 유지시킴으로써, 상기 정 활성 논리 펄스가 수신될 때 정 정적 논리 레벨을 출력하고 상기 부 활성 논리 펄스가 수신될 때 부 정적 논리 레벨을 출력하는 단계와, 상기 정 활성 펄스 및 상기 부 활성 펄스의 모두가 수신될 때 상기 정 정적 레벨 또는 상기 부 정적 레벨을 제공하는 단계를 포함하는 방법.
6. 제5항에 있어서, 상기 출력 단계는, 상기 부 활성 펄스의 리딩 에지가 수신될 때 상기 정적 논리 레벨을 기준값으로 재설정하는 단계와, 상기 정 활성 펄스의 리딩 에지가 수신될 때까지 상기 정적 논리 레벨을 상기 기준값으로 유지시키는 단계를 포함하는 방법.
7. 제6항에 있어서, 상기 제공 단계는, 상기 부 활성 펄스의 트레일링 에지가 수신될 때 상기 정적 논리 레벨을 상기 정 값으로 설정하는 단계와, 상기 부 활성 펄스의 리딩 에지가 수신될 때까지, 상기 정적 논리 레벨을 상기 정 값으로 유지시키는 단계를 포함하는 방법.
8. 제7항에 있어서, 상기 제공 단계는, 상기 정 활성 펄스의 리딩 에지가 수신될 때 상기 정적 논리 레벨을 상기 정 값으로 설정하는 단계와, 상기 정 활성 펄스의 트레일링 에지가 수신될 때까지 상기 정적 논리 레벨을 상기 정 값으로 유지시키는 단계를 더 포함하는 방법.