KR20050049796A - 표시 장치의 구동 장치 - Google Patents

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Abstract

본 발명은 표시 장치의 구동 장치에 관한 것으로서, 특히 부트스트래핑 방식을 이용하여 관통 전류를 감소시켜 소비 전력을 줄일 수 있는 표시 장치의 구동 장치에 관한 것이다. 이러한 본 발명의 한 특징에 따른 표시 장치의 구동 장치는 스위칭 소자를 포함하는 복수의 화소를 포함하며, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부를 포함하고, 상기 각 시프트 레지스터는 위상이 서로 다른 제1 내지 제4 클록 신호 중 2개를 입력받으며, 상기 각 시프트 레지스터는 충전 및 방전을 행하는 트랜지스터와 이에 연결되어 있는 제1 내지 제4 스위칭 소자를 포함한다. 상기 트랜지스터는 제1 전압 또는 제2 전압에 선택적으로 연결되어 있는 제1 단자, 상기 제1 클록 신호에 선택적으로 연결되어 있는 제2 단자, 그리고 상기 제2 단자와 배선으로 연결되어 있는 제3 단자를 포함한다.
이런 방식으로, 동일한 종류의 5개의 트랜지스터를 사용함으로써 관통 전류를 감소시킴은 물론 회로를 단순화시켜 제작 단가의 감소와 공정 수율을 높일 수 있다.

Description

표시 장치의 구동 장치 {DRIVING APPARATUS FOR DISPLAY DEVICE}
본 발명은 표시 장치의 구동 장치에 관한 것이다.
액정 표시 장치나 EL(electro luminescence) 표시 장치 등은 행렬의 형태로 배열된 복수의 화소를 포함한다. 각 화소는 화상 신호를 선택적으로 받아들이는 스위칭 소자를 포함하며, 스위칭 소자로는 MOS형 트랜지스터 등 주로 삼단자 소자가 사용된다. 이러한 표시 장치는 또한 스위칭 소자에 연결된 복수의 게이트선과 복수의 데이터선을 포함하며, 각 게이트선은 스위칭 소자를 각각 턴온시키는 게이트 온 전압을 전달하고, 각 데이터선은 턴온된 스위칭 소자를 통하여 각 화소에 화상 신호를 전달한다.
이러한 표시 장치는 또한 게이트선에 게이트 온 전압을 인가하는 게이트 구동부와 데이터선에 화상 신호를 인가하는 데이터 구동부 및 이들을 제어하는 신호 제어부를 포함한다.
게이트 구동부는 신호 제어부로부터의 수직 동기 시작 신호에 따라 게이트 온 전압의 출력을 시작하여 일렬로 배열된 게이트선에 차례로 게이트 온 전압을 인가한다. 이와 같이 차례로 게이트 온 전압을 출력하기 위하여 종래의 게이트 구동부는 게이트선에 각각 연결되어 있는 복수의 시프트 레지스터(shift register)를 포함한다. 첫 번째 시프트 레지스터는 수직 동기 시작 신호와 클록 신호에 동기되어 게이트 온 전압의 출력을 시작하고 두 번째 시프트 레지스터부터는 전단 시프트 레지스터의 출력 전압과 클록 신호에 동기되어 게이트 온 전압의 출력을 시작한다.
시프트 레지스터를 이루는 박막 트랜지스터는 공정 비용 절감 및 수율 향상을 위하여 상보형 대신에 N형 또는 P형만을 사용하는 경우가 대부분이다. 이 때, 시프트 레지스터는 인버터를 기본으로 구성하기 때문에 정극성의 구동 전압과 부극성의 구동 전압 사이에 관통 전류(through current)가 흘러서 전력 소모가 매우 크다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소비 전력을 감소시킬 수 있는 표시 장치의 구동 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 표시 장치의 구동 장치는 스위칭 소자를 포함하는 복수의 화소를 포함하며, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부를 포함하고, 상기 각 시프트 레지스터는 위상이 서로 다른 제1 내지 제4 클록 신호 중 2개를 입력받으며, 상기 각 시프트 레지스터는 충전 및 방전을 행하는 트랜지스터와 이에 연결되어 있는 제1 내지 제4 스위칭 소자를 포함하고, 상기 트랜지스터는 제1 전압 또는 제2 전압에 선택적으로 연결되어 있는 제1 단자, 상기 제1 클록 신호에 선택적으로 연결되어 있는 제2 단자, 그리고 상기 제2 단자와 배선으로 연결되어 있는 제3 단자를 포함한다.
이 때, 상기 제1 스위칭 소자는 상기 제1 전압에 연결되어 있는 제1 및 제2 단자, 그리고 상기 트랜지스터의 제1 단자에 연결되어 있는 제3 단자를 포함하며, 상기 제2 스위칭 소자는 상기 제2 클록 신호에 연결되어 있는 제1 단자, 상기 트랜지스터의 제1 단자에 연결되어 있는 제2 단자 및 상기 제2 전압에 연결되어 있는 제3 단자를 포함하고, 상기 제3 스위칭 소자는 상기 트랜지스터의 제1 단자에 연결되어 있는 제1 단자, 상기 제1 클록 신호에 연결되어 있는 제2 단자 및 상기 트랜지스터의 제2 단자에 연결되어 있는 제3 단자를 포함하며, 상기 제4 스위칭 소자는 상기 제2 스위칭 소자의 제1 단자에 연결되어 있는 제1 단자, 상기 트랜지스터의 제3 단자에 연결되어 있는 제2 단자 및 상기 제2 전압에 연결되어 있는 제3 단자를 포함할 수 있다.
또한, 상기 제1 내지 제2 클록 신호의 듀티비는 50% 이하인 것이 바람직하다.
한편, 제1 시점에서 상기 제1 및 제3 스위칭 소자는 턴 온되고, 제2 시점에서 상기 제1 스위칭 소자는 턴 오프되며, 제3 시점에서 상기 제2 및 제4 스위칭 소자는 턴 온되는 것이 바람직하다. 또한, 상기 트랜지스터는 상기 제1 시점에서 충전을 시작하고, 상기 제2 시점에서 부유 상태(floating state)가 되며, 상기 제3 시점에서 방전을 시작하는 것이 바람직하다.
한편, 상기 시프트 레지스터는 상기 트랜지스터의 제3 단자와 상기 제4 스위칭 소자의 제2 단자 사이에 연결되어 있는 출력단을 더 포함하고, 상기 출력단은 상기 제1 및 제2 시점에서 상기 제1 클록 신호와 연결되며, 상기 제3 시점에서 상기 제2 전압에 연결될 수 있다.
이 때, 상기 제1 내지 제4 클록 신호는 접지 전압(ground voltage)과 동일한 전압과 상기 접지 전압보다 낮은 전압 범위를 가지며, 상기 제2 전압은 상기 접지 전압과 동일한 전압인 경우에 상기 트랜지스터와 상기 제1 내지 제4 스위칭 소자는 PMOS 트랜지스터일 수 있다.
상기 제1 내지 제4 클록 신호는 접지 전압과 동일한 전압과 상기 접지 전압보다 높은 전압 범위를 가지며, 상기 제2 전압은 상기 접지 전압보다 낮은 전압인 경우에 상기 트랜지스터와 상기 제1 내지 제4 스위칭 소자는 NMOS 트랜지스터일 수 있다.
한편, 상기 제1 내지 제4 클록 신호 중 상기 시프트 레지스터에 입력되는 2개의 클록 신호는 서로 90°의 위상차를 갖는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 본 발명의 실시예에 따른 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부 (800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선 (D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CSt)를 포함한다. 유지 축전기(CSt)는 필요에 따라 생략할 수 있다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-Gn) 및 데이터선(D1-D m)에 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CSt)에 연결되어 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.
유지 축전기(CSt)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CSt)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가하며, 복수의 시프트 레지스터로 이루어진다.
데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.
그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호를 기초로 게이트 제어 신호(CONt1) 및 데이터 제어 신호(CONt2) 등을 생성하고 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONt1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONt2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONt1)는 게이트 온 펄스(게이트 온 전압 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(StV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONt2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(StH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.
데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONt2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받아 시프트시키고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환하고, 이를 해당 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONt1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G 1-Gn)에 연결된 스위칭 소자(Q)를 턴온시키면 데이터선(D1-Dm)에 인가된 데이터 전압이 턴온된 스위칭 소자(Q)를 통하여 해당 화소에 인가된다. 이러한 게이트 구동부(400)를 이루는 시프트 레지스터의 동작에 대하여 나중에 상세하게 설명한다.
화소에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리한다. 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.
1 수평 주기(또는 "1H")[수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von )을 인가하여 모든 화소에 데이터 전압을 인가한다.
그러면 게이트 구동부(400)의 구조와 동작에 대하여 도 3 내지 도 6을 참조하여 좀더 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 게이트 구동부(400)의 블록도이다.
도 3에 도시한 바와 같이, 게이트 구동부(400)는 일렬로 배열된 복수의 시프트 레지스터(410)를 포함하며, 시프트 레지스터(410)는 화소의 스위칭 소자와 동일한 공정으로 형성되어 동일한 기판 위에 집적될 수 있다.
각 시프트 레지스터(410)는 전단 게이트 출력[Gout(N-1)]과 클록 신호(Clk1-Clk4)에 기초하여 게이트 출력[Gout(N)]을 생성한다. 이웃한 시프트 레지스터 (410)는 위상이 동일한 클록 신호와 위상이 180°차이가 나는 클록 신호를 각각 입력받는다. 각 클록 신호(Clk1-Clk4)는 주기가 4H이며 듀티비(duty ratio)(전체 주기에 대한 로우 구간의 비)가 25% 또는 50%일 수 있다. 여기서, 스위칭 소자가 다결정 실리콘(poly-silicon)인 경우 클록 신호(Clk1-Clk4)의 하이값은 0V이고 로우값은 -10V일 수 있다.
도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 시프트 레지스터의 상세 회로도이며, 도 5 및 도 6은 도 4에 도시한 클록 신호와 입력 및 출력 신호의 타이밍도이다. 도 5의 경우 클록 신호의 듀티비가 25%이며, 도 6의 경우 클록 신호의 듀티비가 50%이다.
도 4에 나타낸 시프트 레지스터(410)는 (N+1)번째 시프트 레지스터이며, 전단 게이트 출력[Gout(N)]과 클록 신호(Clk2, Clk3)가 입력된다.
본 발명의 실시예에 따른 시프트 레지스터(410)는 복수의 PMOS 트랜지스터(M1-M5)를 포함한다.
전단 게이트 출력[Gout(N)]과 구동 전압(VDD) 사이에는 제1 및 제2 트랜지스터(M1, M2)가 연결되어 있다.
제1 트랜지스터(M1)는 게이트와 드레인이 서로 연결되어 있으며 소스는 제2 트랜지스터(M2)의 드레인과 연결되어 있다. 제2 트랜지스터(M2)의 게이트는 클록 신호(Clk3)와 연결되어 있으며 소스는 구동 전압(VDD)과 연결되어 있다. 여기서, 알려진 바와 같이 드레인과 소스는 상대적인 전압 크기로 결정되며, PMOS 트랜지스터의 경우 작은 쪽이 드레인이고 큰 쪽이 소스이다.
클록 신호(Clk2)와 구동 전압(VDD) 사이에는 제3 내지 제5 트랜지스터가 연결되어 있다.
제3 트랜지스터(M3)의 드레인은 클록 신호(Clk2)와 연결되어 있으며 게이트는 제4 트랜지스터(M4)의 게이트와 서로 연결되어 있고 또한 제1 트랜지스터(M1)와 제2 트랜지스터(M2) 사이에 연결되어 있다. 제3 트랜지스터의 소스는 제4 트랜지스터(M4)의 드레인과 연결되어 있다. 제5 트랜지스터(M5)의 게이트는 제2 트랜지스터(M2)의 게이트와 서로 연결되어 클록 신호(Clk3)를 동시에 입력받으며, 소스는 구동 전압(VDD)에 연결되어 있다.
여기서, 제4 트랜지스터(M4)는 축전기의 역할을 한다. 제4 트랜지스터의 소스와 드레인을 금속층과 같은 배선으로 서로 연결하여 산화막(절연막) 아래에 도전층을 형성한다. 그러면 제4 트랜지스터(M4)의 게이트와 도전층 사이에 절연막이 개재된 일종의 축전기가 형성된다. 나머지 트랜지스터(M1-M3, M5)는 통상의 스위칭 소자로 작용한다.
그러면 시프트 레지스터(410)의 동작에 대하여 설명한다.
클록 신호(Clk1-Clk4)와 전단 및 현재 게이트 출력 신호[Gout(N), Gout(N+1)]의 값은 모두 동일하며, 구동 전압(VDD)의 값은 전술한 신호들의 하이값에 해당한다.
도 5에 도시한 바와 같이, 시간(t1)에 전단 게이트 출력 신호[Gout(N)]가 입력된다. 그러면 제1 트랜지스터(M1)가 턴 온되고 제2 트랜지스터(M2)는 턴 오프 상태이므로 소정의 전압이 제3 및 제4 트랜지스터(M3, M4)에 전달된다. 물론 전달되는 값은 제1 트랜지스터(M1)의 문턱 전압(Vth)을 뺀 값이다. 전술한 예에서 게이트 전압이 -10V이고, 문턱 전압이 -1V라면, 출력 전압은 입력값인 -10V에서 문턱 전압인 -1V를 뺀 -9V가 되며, 이 값이 노드(A)로 전달된다.
이 때, 제3 트랜지스터(M3)는 턴 온되어 클록 신호(Clk2)를 제4 트랜지스터 (M4)에 전달한다. 따라서, 게이트 출력 전압[Gout(N+1)]은 시간(t1)에는 하이가 된다.
한편, 제4 트랜지스터(M4)는 전술한 축전기의 역할을 하므로 제4 트랜지스터 (M4)의 게이트에 입력된 신호와 도전층에 전달된 클록 신호(Clk2)의 전압차에 해당하는 값을 충전하기 시작한다. 이는 제4 트랜지스터(M4)가 축전기의 역할을 하는 한편, 소스와 드레인이 배선으로 연결된 단락 상태이기 때문이다.
이어, 시간(t2)에 게이트 출력 전압[Gout(N)]이 하이가 바뀌면서 제1 트랜지스터(M1)가 턴 오프된다. 또한, 클록 신호(Clk3)가 여전히 하이이므로 제2 트랜지스터(M2) 역시 턴 오프 상태이다. 그러면 제4 트랜지스터(M4)는 부유 상태 (floating state)가 되어 이전에 충전된 전압을 유지한다. 따라서, 노드(A)의 전압은 여전히 -9V이고, 도전층의 전압은 0V로서 전위차를 9V로 유지하여 제3 트랜지스터(M3)는 턴 온 상태를 유지한다.
한편 시간(t2)에 클록 신호(Clk2)가 로우가 되면서 턴 온된 제3 트랜지스터 (M3)와 제4 트랜지스터(M4)의 도전층을 통하여 로우값이 출력단에 전달되고 이는 도시한 바와 같이 로우인 게이트 출력 전압[Gout(N+1)]으로서 생성된다. 이 때, 제4 트랜지스터(M4)에는 로우값인 -10V가 입력되므로 노드(A)의 전압은 -19V로 하강한다. 이와 같이, 부유 상태에 있던 제4 트랜지스터(M4)가 새로운 전압이 입력되면서 그 만큼 하강하는 현상을 부트스트래핑(bootstrapping)이라 한다.
다음, 시간(t3)에 클록 신호(Clk3)가 로우가 되면 제2 및 제5 트랜지스터 (M2, M5)가 턴 온된다. 그러면 구동 전압(VDD)이 제2 트랜지스터(M2)를 통해 노드 (A)로 전달되는 한편 제5 트랜지스터(M5)를 통해 출력단으로 전달되어 도시한 바와 같이 게이트 출력 신호[Gout(N+1)]는 하이가 된다. 노드(A)의 전압 역시 하이가 되므로 제3 트랜지스터(M3)는 턴 오프된다.
이 때, 제4 트랜지스터(M4)는 게이트 전압과 제5 트랜지스터(M5)를 통해서 전달된 도전층의 전압이 동일해진다. 이로 인해 제4 트랜지스터(M4)는 방전을 시작하고 시프트 레지스터(410)의 동작이 완료된다.
다음 단 시프트 레지스터(410)는 시간(t2)에 전단 시프트 레지스터의 출력[Gout(N+1)]이 입력되면서 전술한 동작을 반복하여 게이트 출력 전압 [Gout(N+2)]을 생성한다.
클록 신호(Clk1-Clk4)는 위상차가 90°인 서로 다른 4개의 위상을 가지고 각각은 전술한 바와 같이 듀티비가 25%이다. 이와는 달리, 도 6에는 클록 신호 (Clk1-Clk4)의 듀티비가 50%인 예를 나타내었다.
그러면, 본 발명의 다른 실시예에 따른 클록 신호의 듀티비가 50%인 경우의 동작에 대하여 간략하게 설명한다.
도 4를 참고로 설명하며 시프트 레지스터(410)는 역시 (N+1)번째 시프트 레지스터이다.
시간(t1)에 전단 시프트 레지스터(410)의 게이트 출력 전압[Gout(N)]이 입력되면 제1 트랜지스터(M1)가 턴 온되어 노드(A)로 해당 신호를 전달한다. 그러면, 제3 트랜지스터(M3)는 턴 온되고 제4 트랜지스터(M4)는 노드(A)의 전압인 게이트 전압과 도전층의 전압차에 해당하는 전압을 충전하기 시작한다. 클록 신호(Clk2)는 제3 및 제4 트랜지스터(M3, M4)를 통해 출력단으로 전달되어 게이트 출력 전압 [Gout(N+1)]은 하이를 유지한다.
이어 시간(t2)에 클록 신호(Clk2)가 로우가 되면서 제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 도전층을 통하여 출력측으로 전달되어 게이트 출력 전압 [Gout(N+1)]은 로우로 바뀌게 된다.
이 때, 제1 및 제2 트랜지스터(M1, M2)는 턴 오프 상태이므로 제4 트랜지스터(M4)는 부유 상태에 있게 된다.
시간(t3)에 클록 신호(Clk3)가 로우가 되면 제2 및 제5 트랜지스터(M2, M5)가 턴 온되어 각각 노드(A)와 출력측으로 구동 전압(VDD)을 전달하게 된다. 이 때, 게이트 출력 전압[Gout(N+1)]은 하이로 바뀌고, 제3 트랜지스터(M3)는 턴 오프된다. 제4 트랜지스터(M4)는 게이트 전압과 도전층의 전압이 동일하게 되면서 방전을 시작한다.
다음 단 시프트 레지스터(410)는 시간(t2)에 전단 시프트 레지스터의 출력[Gout(N+1)]이 입력되면서 전술한 동작을 반복하여 게이트 출력 전압 [Gout(N+2)]을 생성한다.
한편 클록 신호(Clk1-Clk4)의 듀티비는 50% 이내인 것이 바람직하다.
예를 들어 듀티비가 75%인 경우, 시간(t1)에 클록 신호(Clk3)가 로우이므로, 제1, 제3 및 제4 트랜지스터(M1, M3, M4) 뿐만 아니라 제2 및 제5 트랜지스터(M2, M5)도 턴 온되어 회로 전체가 단락 상태가 된다. 이렇게 되면 유리 기판 상에 형성되어 있는 신호선 또는 전력선이 과부하가 걸려 배선이 끊어지는 현상이 발생할 수 있다. 따라서, 듀티비는 50%이내인 것이 바람직하다. 달리 말하면, 50%이내이면 그 사이의 임의의 듀티비를 가질 수 있다.
한편, 입력단의 제1 트랜지스터(M1)는 게이트와 드레인이 서로 연결되어 있어 드레인이 별도의 구동 전압을 인가받는 방식에 비하여 배선의 수를 감소시킬 수 있다.
또한, 서로 다른 4개의 위상을 갖는 4상 클록 신호(4-phase clock signal)를 사용함으로써 비록 클록 신호의 수가 늘어날지라도 시프트 레지스터(410)를 이루는 트랜지스터의 수를 줄일 수 있으므로, 회로를 단순화할 수 있다. 또한, 한 가지 형태의 MOS 트랜지스터를 사용함으로써 공정의 단순화와 수율 향상에도 기여할 수 있다.
더욱이 신호 지연에 의한 레이싱(racing) 발생 이외에는 관통 전류가 흐르지 않으므로 소비 전력을 감소시킬 수 있다.
여기서, 레이싱이란 일종의 단락 현상으로서, 예를 들면, 도 4에 도시한 회로에서 클록 신호(Clk2)가 시간(t3)에 지연이 되어 여전히 로우인 경우에 발생할 수 있다.
제4 트랜지스터(M4)의 전압은 순간적으로 변하지 않기 때문에 시간(t3) 이전의 값을 유지한다. 그러면 제3 트랜지스터(M3)는 턴 온 상태를 유지한다. 클록 신호(Clk3)는 시간(t3)에 지연 없이 로우가 될 때, 제5 트랜지스터(M5) 역시 턴 온되고 제3 트랜지스터(M3)도 턴 온 상태이므로 단락 현상이 발생한다. 즉, 하이인 구동 전압(VDD)측으로부터 로우인 클록 신호(Clk2)측으로 순간적으로 관통 전류가 흐른다. 이 때의 출력은 불안정하여 제대로 구동을 시키지 못하는 한편 소비 전력도 증가하게 된다.
그러나, 이러한 레이싱 현상은 이례적인 현상에 속하므로 관통 전류는 거의 흐르지 않는다고 볼 수 있다.
한편, 전술한 실시예는 PMOS 트랜지스터를 예를 들어 설명하였지만 NMOS 트랜지스터를 사용하여 구현할 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 알 것이다. 즉, NMOS 트랜지스터를 사용하는 경우, 클록 신호(Clk1-Clk4)의 위상을 반전시키고, 구동 전압도 하이가 아닌 로우로 대체하면 된다.
이런 방식으로, 부트스트래핑을 이용함으로써 관통 전류의 흐름을 차단하여 소비 전력을 감소시키는 한편 한 가지 형태의 MOS 트랜지스터를 사용함으로써 공정 비용 절감 및 회로의 단순화를 꾀할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 실시예에 따른 게이트 구동부의 블록도이다.
도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 시프트 레지스터의 상세 회로도이
도 5는 도 4에 도시한 듀티비가 25%인 클록 신호와 입력 및 출력 신호의 타이밍도이다.
도 6은 도 4에 도시한 듀티비가 50%인 클록 신호와 입력 및 출력 신호의 타이밍도이다.

Claims (10)

  1. 스위칭 소자를 포함하는 복수의 화소를 포함하는 표시 장치를 구동하는 장치로서,
    일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부를 포함하며,
    상기 각 시프트 레지스터는 위상이 서로 다른 제1 내지 제4 클록 신호 중 2개를 입력받으며,
    상기 각 시프트 레지스터는 충전 및 방전을 행하는 트랜지스터와 이에 연결되어 있는 제1 내지 제4 스위칭 소자를 포함하며,
    상기 트랜지스터는 제1 전압 또는 제2 전압에 선택적으로 연결되어 있는 제1 단자, 상기 제1 클록 신호에 선택적으로 연결되어 있는 제2 단자, 그리고 상기 제2 단자와 배선으로 연결되어 있는 제3 단자를 포함하는
    표시 장치의 구동 장치.
  2. 제1항에서,
    상기 제1 스위칭 소자는 서로 연결되어 있으며 상기 제1 전압에 연결되어 있는 제1 및 제2 단자, 그리고 상기 트랜지스터의 제1 단자에 연결되어 있는 제3 단자를 포함하며,
    상기 제2 스위칭 소자는 상기 제2 클록 신호에 연결되어 있는 제1 단자, 상기 트랜지스터의 제1 단자에 연결되어 있는 제2 단자 및 상기 제2 전압에 연결되어 있는 제3 단자를 포함하고,
    상기 제3 스위칭 소자는 상기 트랜지스터의 제1 단자에 연결되어 있는 제1 단자, 상기 제1 클록 신호에 연결되어 있는 제2 단자 및 상기 트랜지스터의 제2 단자에 연결되어 있는 제3 단자를 포함하며,
    상기 제4 스위칭 소자는 상기 제2 스위칭 소자의 제1 단자에 연결되어 있는 제1 단자, 상기 트랜지스터의 제3 단자에 연결되어 있는 제2 단자 및 상기 제2 전압에 연결되어 있는 제3 단자를 포함하는
    표시 장치의 구동 장치.
  3. 제2항에서,
    상기 제1 내지 제2 클록 신호의 듀티비는 50% 이하인 표시 장치의 구동 장치.
  4. 제2항에서,
    제1 시점에서 상기 제1 및 제3 스위칭 소자는 턴 온되고,
    제2 시점에서 상기 제1 스위칭 소자는 턴 오프되며,
    제3 시점에서 상기 제2 및 제4 스위칭 소자는 턴 온되는
    표시 장치의 구동 장치.
  5. 제4항에서,
    상기 트랜지스터는
    상기 제1 시점에서 충전을 시작하고, 상기 제2 시점에서 부유 상태(floating state)가 되며, 상기 제3 시점에서 방전을 시작하는
    표시 장치의 구동 장치.
  6. 제5항에서,
    상기 시프트 레지스터는 상기 트랜지스터의 제3 단자와 상기 제4 스위칭 소자의 제2 단자 사이에 연결되어 있는 출력단을 더 포함하고,
    상기 출력단은 상기 제1 및 제2 시점에서 상기 제1 클록 신호와 연결되며, 상기 제3 시점에서 상기 제2 전압에 연결되는
    표시 장치의 구동 장치.
  7. 제6항에서,
    상기 제1 내지 제4 클록 신호는 접지 전압(ground voltage)과 동일한 전압과 상기 접지 전압보다 낮은 전압 범위를 가지며,
    상기 제2 전압은 상기 접지 전압과 동일한 전압이고 상기 트랜지스터와 상기 제1 내지 제4 스위칭 소자는 PMOS 트랜지스터인
    표시 장치의 구동 장치.
  8. 제6항에서,
    상기 제1 내지 제4 클록 신호는 접지 전압과 동일한 전압과 상기 접지 전압보다 높은 전압 범위를 가지며,
    상기 제2 전압은 상기 접지 전압보다 낮은 전압이고 상기 트랜지스터와 상기 제1 내지 제4 스위칭 소자는 NMOS 트랜지스터인
    표시 장치의 구동 장치.
  9. 제7항 또는 제8항에서,
    상기 제1 내지 제4 클록 신호 중 상기 시프트 레지스터에 입력되는 2개의 클록 신호는 서로 90°의 위상차를 갖는 표시 장치의 구동 장치.
  10. 제9항에서,
    상기 트랜지스터와 상기 제1 내지 제4 스위칭 소자는 상기 화소의 스위칭 소자와 동일한 공정으로 형성되는 표시 장치의 구동 장치.
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