JPH0621778A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0621778A JPH0621778A JP4176333A JP17633392A JPH0621778A JP H0621778 A JPH0621778 A JP H0621778A JP 4176333 A JP4176333 A JP 4176333A JP 17633392 A JP17633392 A JP 17633392A JP H0621778 A JPH0621778 A JP H0621778A
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- inverter
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Abstract
(57)【要約】
【目的】多入力データの選択を必要とするラッチ型フリ
ップフロップ回路において、動作の高速化、回路使用ゲ
ート数の低減を図る。 【構成】データ制御端子ＧＩ１〜ｎをトランスファゲー
トＩ２１〜ｎの一方のゲートに、他方にはインバータＩ
１１〜ｎを介してそれぞれ接続し、トランスファゲート
Ｉ２１〜ｎの入力端はインバータＩ１１〜ｎを介してデ
ータ入力端子ＤＩ１〜ｎにそれぞれ接続して構成され、
入力回路Ｃ１〜ｎの出力端を共通接続し、共通の出力端
２はインバータＩ４１とインバータＩ４３とを介して反
転出力端子ＱＮに接続し、インバータＩ４１出力をイン
バータＩ４２，Ｉ４３を介して正転出力端子ＱＰに接続
し、インバータＩ４２出力端をトランスファゲートＩ４
０を介してインバータＩ４１の入力端と接続し、ノアゲ
ートＮ５０の出力端をトランスファゲートＩ４０の一方
端に、他方端にはインバータＩ４５を介してそれぞれ接
続する。
ップフロップ回路において、動作の高速化、回路使用ゲ
ート数の低減を図る。 【構成】データ制御端子ＧＩ１〜ｎをトランスファゲー
トＩ２１〜ｎの一方のゲートに、他方にはインバータＩ
１１〜ｎを介してそれぞれ接続し、トランスファゲート
Ｉ２１〜ｎの入力端はインバータＩ１１〜ｎを介してデ
ータ入力端子ＤＩ１〜ｎにそれぞれ接続して構成され、
入力回路Ｃ１〜ｎの出力端を共通接続し、共通の出力端
２はインバータＩ４１とインバータＩ４３とを介して反
転出力端子ＱＮに接続し、インバータＩ４１出力をイン
バータＩ４２，Ｉ４３を介して正転出力端子ＱＰに接続
し、インバータＩ４２出力端をトランスファゲートＩ４
０を介してインバータＩ４１の入力端と接続し、ノアゲ
ートＮ５０の出力端をトランスファゲートＩ４０の一方
端に、他方端にはインバータＩ４５を介してそれぞれ接
続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にデータ入力の選択を必要とするラッチ型フリ
ップフロップ回路に関する。
関し、特にデータ入力の選択を必要とするラッチ型フリ
ップフロップ回路に関する。
【０００２】
【従来の技術】従来の回路を図３に示し、その動作を説
明するためのタイミングチャートを図４に示す。従来の
回路はデータ選択部３とラッチ型フリップフロップ部４
が独立しており、データ入力端子ＤＩ１〜ＤＩｎ、デー
タの取り込みを制御するデータ制御端子ＧＩ１〜ＧＩｎ
と、データ選択部３を構成するナンドゲートＮ１１〜Ｎ
１ｎ，Ｎ１０と、ラッチ型フリップフロップ部４を構成
するトランスファゲートＩ４０，Ｉ４７，インバータＩ
４１〜Ｉ４６とラッチ型フリップフロップ部４のトラン
スフアゲートを制御する為のノアゲートＮ１１と、デー
タを出力する出力端子ＱＰ、ＱＮより構成される。
明するためのタイミングチャートを図４に示す。従来の
回路はデータ選択部３とラッチ型フリップフロップ部４
が独立しており、データ入力端子ＤＩ１〜ＤＩｎ、デー
タの取り込みを制御するデータ制御端子ＧＩ１〜ＧＩｎ
と、データ選択部３を構成するナンドゲートＮ１１〜Ｎ
１ｎ，Ｎ１０と、ラッチ型フリップフロップ部４を構成
するトランスファゲートＩ４０，Ｉ４７，インバータＩ
４１〜Ｉ４６とラッチ型フリップフロップ部４のトラン
スフアゲートを制御する為のノアゲートＮ１１と、デー
タを出力する出力端子ＱＰ、ＱＮより構成される。
【０００３】次に動作を説明する。データ制御端子ＧＩ
１〜ＧＩｎは排他選択が前提条件になっており、データ
制御端子ＧＩ１〜ＧＩｎのうち同時に複数が“１”にな
らないこととする。データ制御端子ＧＩ１〜ＧＩｎのう
ち任意の１本ＧＩｍが“１”の時、データ制御端子ＧＩ
ｍに対応するデータ入力端子ＤＩｍの値はデータ選択部
１のナンドゲートＮ１ｍ、Ｎ１０を介してラッチフリッ
プフロップ部４へと伝達される。
１〜ＧＩｎは排他選択が前提条件になっており、データ
制御端子ＧＩ１〜ＧＩｎのうち同時に複数が“１”にな
らないこととする。データ制御端子ＧＩ１〜ＧＩｎのう
ち任意の１本ＧＩｍが“１”の時、データ制御端子ＧＩ
ｍに対応するデータ入力端子ＤＩｍの値はデータ選択部
１のナンドゲートＮ１ｍ、Ｎ１０を介してラッチフリッ
プフロップ部４へと伝達される。
【０００４】ラッチ型フリップフロップ部４はデータ制
御端子ＧＩ１〜ＧＩｎのうち１本でも“１”ならトラン
スファゲートを制御するノアゲートＮ１１とインバータ
Ｉ４５によりトランスファゲートＩ４０がＯＮとなるこ
とでデータ入力端子ＤＩｍより入力されたデータｍはナ
ンドゲートＮ１ｍ→ナンドゲートＮ１０→インバータＩ
４６→トランスファゲートＩ４０→インバータＩ４１と
伝達される。さらに幾つかのゲートを通りデータ入力端
子ＤＩｍの値は正転した値が出力端子ＱＰに、反転した
値が出力端子ＱＮに出力される（図４の４０１，４０
２）。この状態を“スルー状態”と呼ぶ。この時トラン
スファゲートＩ４７はＯＦＦである。
御端子ＧＩ１〜ＧＩｎのうち１本でも“１”ならトラン
スファゲートを制御するノアゲートＮ１１とインバータ
Ｉ４５によりトランスファゲートＩ４０がＯＮとなるこ
とでデータ入力端子ＤＩｍより入力されたデータｍはナ
ンドゲートＮ１ｍ→ナンドゲートＮ１０→インバータＩ
４６→トランスファゲートＩ４０→インバータＩ４１と
伝達される。さらに幾つかのゲートを通りデータ入力端
子ＤＩｍの値は正転した値が出力端子ＱＰに、反転した
値が出力端子ＱＮに出力される（図４の４０１，４０
２）。この状態を“スルー状態”と呼ぶ。この時トラン
スファゲートＩ４７はＯＦＦである。
【０００５】この状態からＧＩｍが“０”に変化すると
トランスファゲートＩ４０はＯＦＦになり、トランスフ
ァゲートＩ４７がＯＮすることでラッチ型フリップフロ
ップ部４は“ラッチ状態”になる。この状態ではインバ
ータＩ４１→インバータＩ４２→トランスファゲートＩ
４７→インバータＩ４１の経路で保持ループが形成され
“スルー状態”でのデータ入力端子ＤＩｍの値が保持さ
れ、出力端子ＱＰ，ＱＮに出力される（図４の４０
３）。この一連の動作をタイムチャートにしたものを図
３に示す。
トランスファゲートＩ４０はＯＦＦになり、トランスフ
ァゲートＩ４７がＯＮすることでラッチ型フリップフロ
ップ部４は“ラッチ状態”になる。この状態ではインバ
ータＩ４１→インバータＩ４２→トランスファゲートＩ
４７→インバータＩ４１の経路で保持ループが形成され
“スルー状態”でのデータ入力端子ＤＩｍの値が保持さ
れ、出力端子ＱＰ，ＱＮに出力される（図４の４０
３）。この一連の動作をタイムチャートにしたものを図
３に示す。
【０００６】同様にデータ制御端子ＧＩｍが“１”とな
るとデータ入力端ＤＩｎから入力されたデータｎは“ス
ルー状態”となった後（図４の４０４，４０５）、デー
タ制御端子ＧＩｎのレベルが“０”になるとラッチ型フ
リップフロップ２は“ラッチ状態”となる（図４の４０
６）。
るとデータ入力端ＤＩｎから入力されたデータｎは“ス
ルー状態”となった後（図４の４０４，４０５）、デー
タ制御端子ＧＩｎのレベルが“０”になるとラッチ型フ
リップフロップ２は“ラッチ状態”となる（図４の４０
６）。
【０００７】
【発明が解決しようとする課題】この従来の回路では、
論理段数の多さゆえの遅延時間の長さ、使用ゲート数の
多さからくる回路面積の大きさ、入力端子ＤＩ１〜ＤＩ
ｎを比べた場合の遅延時間、セットアップ時間、ホール
ド時間のバラつきなどが問題であった。
論理段数の多さゆえの遅延時間の長さ、使用ゲート数の
多さからくる回路面積の大きさ、入力端子ＤＩ１〜ＤＩ
ｎを比べた場合の遅延時間、セットアップ時間、ホール
ド時間のバラつきなどが問題であった。
【０００８】本発明の目的は、従来の回路の欠点を除去
することにより、各々独立した機能ブロックを構成して
いる多入力データの選択部とラッチ型フリップフロップ
部とを一体化することで問題点の解決を図った半導体集
積回路を提供することにある。
することにより、各々独立した機能ブロックを構成して
いる多入力データの選択部とラッチ型フリップフロップ
部とを一体化することで問題点の解決を図った半導体集
積回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の特徴は、複数の
データ入力端子と、それに対応する複数のデータ制御端
子と、複数の入力回路と、前記複数のデータ制御端子を
入力端に接続するノアゲートとからなるデータ入力選択
回路を備えたラッチ型フリップフロップ回路であって、
前記入力回路は、データ制御端子をトランスファゲート
の一方のゲートに直接接続し他方のゲートには第１のイ
ンバータを介して接続し、前記トランスファゲートの入
力端は第２のインバータを介して前記データ制御端子に
対応するデータ入力端子に接続して構成され、前記複数
の入力回路の出力端を共通接続するとともに、前記共通
の出力端は第３のインバータと第４のインバータとを介
して反転出力端子に接続し、前記第３のインバータ出力
端を第５のインバータと第６のインバータとを介して正
転出力端子に接続し、前記第５のインバータ出力端を第
２のトランスファゲートを介して前記第３のインバータ
の入力端と接続し、前記ノアゲートの出力端を前記第２
のトランスファゲートの一方端に、他方端には第７のイ
ンバータを介してそれぞれ接続することにある。
データ入力端子と、それに対応する複数のデータ制御端
子と、複数の入力回路と、前記複数のデータ制御端子を
入力端に接続するノアゲートとからなるデータ入力選択
回路を備えたラッチ型フリップフロップ回路であって、
前記入力回路は、データ制御端子をトランスファゲート
の一方のゲートに直接接続し他方のゲートには第１のイ
ンバータを介して接続し、前記トランスファゲートの入
力端は第２のインバータを介して前記データ制御端子に
対応するデータ入力端子に接続して構成され、前記複数
の入力回路の出力端を共通接続するとともに、前記共通
の出力端は第３のインバータと第４のインバータとを介
して反転出力端子に接続し、前記第３のインバータ出力
端を第５のインバータと第６のインバータとを介して正
転出力端子に接続し、前記第５のインバータ出力端を第
２のトランスファゲートを介して前記第３のインバータ
の入力端と接続し、前記ノアゲートの出力端を前記第２
のトランスファゲートの一方端に、他方端には第７のイ
ンバータを介してそれぞれ接続することにある。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明のデータ入力選択回路を有するラッ
チ型フリップフロップ回路であり、図２はその動作を説
明するためのタイミングチャートである。
る。図１は、本発明のデータ入力選択回路を有するラッ
チ型フリップフロップ回路であり、図２はその動作を説
明するためのタイミングチャートである。
【００１１】図１に示すように、外部からデータを入力
するデータ入力端子ＤＩ１〜ＤＩｎ、データの取り込み
を制御するデータ制御端子ＧＩ１〜ＧＩｎ、データ入力
選択回路１は入力回路Ｃ１〜Ｃｎからなり、入力回路Ｃ
１〜Ｃｎはそれぞれデータ入力端子ＤＩ１〜ＤＩｎより
入力されたデータを反転、バッファするインバータＩ１
１〜Ｉ１１ｎ、ラッチ型フリップフロップ回路の１段目
のトランスファゲートでありデータ選択の機能を有する
トランスファゲートＩ２１〜Ｉ２１ｎ、その出力がマル
チ接続されるワイアード・バス２、トランスファゲート
Ｉ２１〜Ｉ２ｎを制御しデータの選択を行うインバータ
Ｉ３１〜Ｉ３ｎ、ラッチ型フリップフロップ回路の保持
ループを構成するトランスファゲートＩ４０及びインバ
ータＩ４１〜Ｉ４５、トランスファゲートＩ４０を制御
するノアゲートＮ５０、選択保持されたデータを出力す
る出力端子ＱＰ，ＱＮより構成される。次に動作を説明
する。
するデータ入力端子ＤＩ１〜ＤＩｎ、データの取り込み
を制御するデータ制御端子ＧＩ１〜ＧＩｎ、データ入力
選択回路１は入力回路Ｃ１〜Ｃｎからなり、入力回路Ｃ
１〜Ｃｎはそれぞれデータ入力端子ＤＩ１〜ＤＩｎより
入力されたデータを反転、バッファするインバータＩ１
１〜Ｉ１１ｎ、ラッチ型フリップフロップ回路の１段目
のトランスファゲートでありデータ選択の機能を有する
トランスファゲートＩ２１〜Ｉ２１ｎ、その出力がマル
チ接続されるワイアード・バス２、トランスファゲート
Ｉ２１〜Ｉ２ｎを制御しデータの選択を行うインバータ
Ｉ３１〜Ｉ３ｎ、ラッチ型フリップフロップ回路の保持
ループを構成するトランスファゲートＩ４０及びインバ
ータＩ４１〜Ｉ４５、トランスファゲートＩ４０を制御
するノアゲートＮ５０、選択保持されたデータを出力す
る出力端子ＱＰ，ＱＮより構成される。次に動作を説明
する。
【００１２】データの取り込みを制御するデータ制御端
子ＧＩ１〜ＧＩｎは排他選択が前提条件になっており、
データ制御端子ＧＩ１〜ＧＩｎのうち同時に複数が
“１”にならないこととする。データ制御端子ＧＩ１〜
ＧＩｎのうち任意の１本ＧＩｍが“１”の時、ＧＩｍに
よって制御されるトランスファゲートＩ２ｍがＯＮとな
る。この時データ入力端子ＤＩｎより入力されたデータ
は、インバータＩ１ｍ→トランスファゲートＩ２ｍ→イ
ンバータＩ４１→インバータＩ４３を通り反転した値が
出力端子ＱＮに出力され、インバータＩ１ｍ→トランス
ファゲートＩ２ｍ→インバータＩ４１→インバータＩ４
２→インバータＩ４４を通り正転した値が出力端子ＱＰ
に出力される（図２の２０１，２０２）。この状態を
“スルー状態”と呼ぶ。
子ＧＩ１〜ＧＩｎは排他選択が前提条件になっており、
データ制御端子ＧＩ１〜ＧＩｎのうち同時に複数が
“１”にならないこととする。データ制御端子ＧＩ１〜
ＧＩｎのうち任意の１本ＧＩｍが“１”の時、ＧＩｍに
よって制御されるトランスファゲートＩ２ｍがＯＮとな
る。この時データ入力端子ＤＩｎより入力されたデータ
は、インバータＩ１ｍ→トランスファゲートＩ２ｍ→イ
ンバータＩ４１→インバータＩ４３を通り反転した値が
出力端子ＱＮに出力され、インバータＩ１ｍ→トランス
ファゲートＩ２ｍ→インバータＩ４１→インバータＩ４
２→インバータＩ４４を通り正転した値が出力端子ＱＰ
に出力される（図２の２０１，２０２）。この状態を
“スルー状態”と呼ぶ。
【００１３】“スルー状態”ではノアゲートＮ５０は入
力の１本であるデータ制御端子ＧＩｍが“１”の為出力
は“０”であり、ノアゲートＮ５０により制御されるト
ランスファゲートＩ４０はＯＦＦである。この状態から
データ制御端子ＧＩ−が“１”→“０”に変化すると回
路全体は“スルー状態”から“ラッチ状態”へと移行す
る。
力の１本であるデータ制御端子ＧＩｍが“１”の為出力
は“０”であり、ノアゲートＮ５０により制御されるト
ランスファゲートＩ４０はＯＦＦである。この状態から
データ制御端子ＧＩ−が“１”→“０”に変化すると回
路全体は“スルー状態”から“ラッチ状態”へと移行す
る。
【００１４】データ制御端子ＧＩｍが“０”に変化する
と、トランスファゲートＩ２ｍはＯＮからＯＦＦに変化
しデータ入力端子ＤＩｍより入力されたデータを通過さ
せなくなる。同時にノアゲートＮ５０は出力“１”とな
り、ＯＦＦだったトランスファゲートＩ４０がＯＮする
事によりインバータＩ４１→インバータＩ４２→トラン
スファゲートＩ４０→インバータＩ４１の間で保持ルー
プが形成され、“スルー状態”で出力されていたデータ
は今度はこの保持ループに保持され、インバータＩ４
３，Ｉ４４を介して反転、正転した値が各々出力端子Ｑ
Ｎ、ＱＰに出力される（図２の２０３）。
と、トランスファゲートＩ２ｍはＯＮからＯＦＦに変化
しデータ入力端子ＤＩｍより入力されたデータを通過さ
せなくなる。同時にノアゲートＮ５０は出力“１”とな
り、ＯＦＦだったトランスファゲートＩ４０がＯＮする
事によりインバータＩ４１→インバータＩ４２→トラン
スファゲートＩ４０→インバータＩ４１の間で保持ルー
プが形成され、“スルー状態”で出力されていたデータ
は今度はこの保持ループに保持され、インバータＩ４
３，Ｉ４４を介して反転、正転した値が各々出力端子Ｑ
Ｎ、ＱＰに出力される（図２の２０３）。
【００１５】同様に、データ制御端子ＧＩｎに入力され
るデータｎが“１”を入力すると、回路全体は“スルー
状態”となった後（図２の２０４，２０５）、データｎ
が“０”に変化すると回路の状態は“スルー状態”から
“ラッチ状態”へと遷移する（図２の２０６）。この一
連の動作をタイムチャートにしたものを図２に示す。
るデータｎが“１”を入力すると、回路全体は“スルー
状態”となった後（図２の２０４，２０５）、データｎ
が“０”に変化すると回路の状態は“スルー状態”から
“ラッチ状態”へと遷移する（図２の２０６）。この一
連の動作をタイムチャートにしたものを図２に示す。
【００１６】
【発明の効果】以上説明したように、本発明はラッチ型
フリップフロップの内部に多入力データの選択機能を包
括することで、遅延時間の短縮、回路面積の縮小、デー
タ入力端子ＤＩ１〜ＤＩｎを比べた場合の遅延時間、セ
ットアップ時間、ホールド時間を均一化する効果を有す
る。
フリップフロップの内部に多入力データの選択機能を包
括することで、遅延時間の短縮、回路面積の縮小、デー
タ入力端子ＤＩ１〜ＤＩｎを比べた場合の遅延時間、セ
ットアップ時間、ホールド時間を均一化する効果を有す
る。
【図１】本発明の一実施例を示す回路図である。
【図２】実施例の回路を説明するためのタイミングチャ
ートである。
ートである。
【図３】従来のラッチ型フリップフロップの回路図であ
る。
る。
【図４】従来のラッチ型フリップフロップの動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
２ ワイアード・バス ＧＩ１，ＧＩｍ，ＧＩｎ データ制御端子 ＤＩ１，ＤＩｍ，ＤＩｎ データ入力端子 Ｉ１１〜Ｉ１ｍ，Ｉ１ｎ，Ｉ３１〜Ｉ３ｍ，Ｉ３ｎ，Ｉ
４１〜Ｉ４５ インバータ Ｉ２１〜Ｉ２ｍ，Ｉ２ｎ，Ｉ４０ トランスファゲート Ｎ５０ ノアゲート ＱＰ，ＱＮ 出力端子 ２０１，２０２ データｍのスルー状態の遷移 ２０３ データｍのラッチ状態の遷移 ２０４，２０５ データｎのスルーチ状態の遷移 ２０６ データｎのラッチ状態の遷移
４１〜Ｉ４５ インバータ Ｉ２１〜Ｉ２ｍ，Ｉ２ｎ，Ｉ４０ トランスファゲート Ｎ５０ ノアゲート ＱＰ，ＱＮ 出力端子 ２０１，２０２ データｍのスルー状態の遷移 ２０３ データｍのラッチ状態の遷移 ２０４，２０５ データｎのスルーチ状態の遷移 ２０６ データｎのラッチ状態の遷移
Claims (1)
- 【請求項１】 複数のデータ入力端子と、それに対応す
る複数のデータ制御端子と、複数の入力回路と、前記複
数のデータ制御端子を入力端に接続するノアゲートとか
らなるデータ入力選択回路を備えたラッチ型フリップフ
ロップ回路であって、前記入力回路は、データ制御端子
をトランスファゲートの一方のゲートに直接接続し他方
のゲートには第１のインバータを介して接続し、前記ト
ランスファゲートの入力端は第２のインバータを介して
前記データ制御端子に対応するデータ入力端子に接続し
て構成され、前記複数の入力回路の出力端を共通接続す
るとともに、前記共通の出力端は第３のインバータと第
４のインバータとを介して反転出力端子に接続し、前記
第３のインバータ出力端を第５のインバータと第６のイ
ンバータとを介して正転出力端子に接続し、前記第５の
インバータ出力端を第２のトランスファゲートを介して
前記第３のインバータの入力端と接続し、前記ノアゲー
トの出力端を前記第２のトランスファゲートの一方端
に、他方端には第７のインバータを介してそれぞれ接続
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176333A JPH0621778A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176333A JPH0621778A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621778A true JPH0621778A (ja) | 1994-01-28 |
Family
ID=16011760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176333A Pending JPH0621778A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011105229A1 (ja) * | 2010-02-23 | 2011-09-01 | シャープ株式会社 | シフトレジスタ、信号線駆動回路、液晶表示装置 |
-
1992
- 1992-07-03 JP JP4176333A patent/JPH0621778A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011105229A1 (ja) * | 2010-02-23 | 2011-09-01 | シャープ株式会社 | シフトレジスタ、信号線駆動回路、液晶表示装置 |
| JP5575871B2 (ja) * | 2010-02-23 | 2014-08-20 | シャープ株式会社 | シフトレジスタ、信号線駆動回路、液晶表示装置 |
| US8971478B2 (en) | 2010-02-23 | 2015-03-03 | Sharp Kabushiki Kaisha | Shift register, signal line drive circuit, liquid crystal display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990824 |