JP3687359B2 - 駆動制御装置及び電気光学装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型の液晶装置に代表される電気光学装置における駆動制御装置の技術分野に属し、より詳細には、各電気光学装置の駆動状態を良好に維持するように駆動制御するための駆動制御装置の技術分野に属する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶装置を例として電気光学装置の従来の技術を説明すると、当該液晶装置は、マトリクス状に配置された各画素部毎に液晶層に電圧を印加するための画素電極と当該画素電極に後述する画像信号を印加して対応する液晶層を駆動するためのスイッチング素子（具体的には、例えば、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）やダイオード等の二端子型非線形素子）を備えている。
【０００３】
また、各画素部には、上記スイッチング素子におけるオン／オフを制御するための走査信号を各スイッチング素子に印加するための複数の走査線が配置されていると共に、当該走査線と各画素部において交差するように複数のデータ線が配置されている。
【０００４】
そして、各走査線は、走査線駆動回路に接続されており、当該走査線駆動回路において所定のタイミングで各走査線に供給すべき上記走査信号が生成される。
【０００５】
一方、各データ線は、夫々にデータ線駆動回路に接続されており、当該データ線駆動回路からは、シリアル伝送される画像信号を順次サンプリングして、サンプリングされた画像信号が各データ線に供給される。
【０００６】
そして、順次サンプリングされデータ線に供給された画像信号は、各画素部のスイッチング素子が走査信号によりオン状態となっている期間に当該スイッチング素子を介して各画素部内の画素電極に供給され、各画素電極と対向電極との間に介在する液晶層に画像信号に応じた駆動電圧が印加され、これにより当該液晶層の液晶分子配列が変化して画像信号に対応する画像が表示されることとなる。
【０００７】
ところで、上記従来の液晶装置においては、その解像度を向上させるために、外部から供給されるシリアル画像信号を複数のパラレル画像信号に変換（以後、相展開という）し、データ線駆動回路に供給することが行われている。この相展開技術について、外部からの画像信号を６相展開する場合を例としてその概要を説明する。
【０００８】
各画素部内のスイッチング素子に対して順次画像信号を供給する場合には、上述のように画像信号をサンプリングして当該スイッチング素子に印加することが必要となるが、このとき、サンプリング用ＴＦＴの応答速度が、シリアル伝送される画像信号の伝送周波数に追随できない場合がある。
【０００９】
そこで、画像信号の伝送周波数が高くなったときに、サンプリング用ＴＦＴの応答速度が遅くとも画像信号の伝送周波数に追従できるように、図８（ａ）に示すように、入力される画像信号を、そのドットクロック毎に６つのパラレルな画像信号（図８（ａ）において、符号ＶＩＤ１乃至ＶＩＤ６で示す。）に展開し、一画素データあたりのデータ時間長を伸長して、複数の画像信号を並列出力することにより、サンプリング用ＴＦＴによるサンプリング期間を長くする技術が開発されており、これがいわゆる相展開技術である。
【００１０】
なお、図８（ａ）内の画像信号における各番号は、夫々に対応するデータ線に供給されるべき画像信号を示している。
【００１１】
そして、相展開後の各画像信号ＶＩＤ１乃至ＶＩＤ６をサンプリングし各データ線に順次供給することにより、各サンプリング用ＴＦＴのスイッチングのオン期間を、例えば図８（ｂ）（当該図８（ｂ）においては、各サンプリング用ＴＦＴをオンさせるサンプリング信号を夫々Ｓ／Ｈ１乃至Ｓ／Ｈ７…と示している。）のように画像信号における４ドットクロック分の長さに伸張しても、入力されるシリアル画像信号の伝送周波数に追従して、各データ線に画像信号を供給することができる。
【００１２】
すなわち、例えば画像信号ＶＩＤ１の場合には、図８（ｃ）に示すように、６ドットクロック分の長さに伸長された各データ（１番目のデータ、７番目のデータ、１３番目のデータ、……）を４ドットクロック分のサンプリング信号で順次サンプリングし、対応する１番目のデータ線、７番目のデータ線、１３番目のデータ線・・・・・・に順次供給する。他の画像信号ＶＩＤ２乃至６についても、同様に、４ドットクロック分のサンプリング信号に応じて各データをそれぞれサンプリングし、対応する順番のデータ線に供給する。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の相展開による液晶装置の駆動技術によると、主としてデータ線駆動回路を構成するトランジスタの経時劣化に伴って、そのサンプリングタイミングが初期状態から変化し、結果として画像表示時にいわゆるゴーストが発生してしまう場合があるという問題点があった。また、液晶装置の使用環境温度の影響によっても、トランジスタの特性が変化して、正規の初期状態からサンプリングタイミングが変化し、同様にゴーストが発生してしまう問題もあった。
【００１４】
すなわち、上記図８（ｃ）に示す画像信号の伝送タイミングとサンプリングタイミングとの関係は、あくまでデータ線駆動回路を構成するトランジスタに経時劣化や温度変化による特性変化がない理想的な状態が維持された場合のタイミングの関係を示すものであり、実際には、当該データ線駆動回路を構成するトランジスタの特性変化により、このタイミングの関係がずれる場合があり、その場合に上記ゴーストが発生するのである。
【００１５】
より具体的に、図９を用いて画像信号ＶＩＤ１とこれに対応するサンプリング用ＴＦＴがオンとなるタイミング（図９において、符号Ｓ／Ｈ１、Ｓ／Ｈ７又はＳ／Ｈ１３で示す。）を例として説明する。
【００１６】
先ず、図８（ｃ）に示すサンプリング用ＴＦＴのオンとなるタイミングが正常であるのに対し、 図９（ａ）に示す様にサンプリング用ＴＦＴのオンとなるタイミングが本来のタイミングから３ドットクロック分遅れた場合には、例えば１番目のサンプリング用ＴＦＴは１番目のデータの期間に加え図９（ａ）中符号Ｔで示される７番目のデータの期間にもオン状態になることとなる。
【００１７】
従って、７番目のデータが、１番目のサンプリング用ＴＦＴに対応するデータ線と本来の７番目のサンプリング用ＴＦＴに対応するデータ線の双方に印加されることとなり、結果として、画面ＤＰ上では、図１０（ａ）に示すように、本来のキャラクタ（図１０（ａ）の場合は実線で示す「Ａ」というキャラクタ）に対して走査方向と反対方向にゴースト（図１０（ａ）中点線で示す。）が現れることとなる。
【００１８】
一方、図９（ｂ）に示すように、サンプリング用ＴＦＴのオンとなるタイミングが本来のタイミングから３ドットクロック分早まった場合には、例えば１３番目のサンプリング用ＴＦＴは１３番目のデータの期間に加え図９（ｂ）中符号Ｔで示される７番目のデータの期間にもオン状態になることとなる。
【００１９】
従って、７番目のデータが、本来の７番目のサンプリング用ＴＦＴに対応するデータ線と１３番目のサンプリング用ＴＦＴに対応するデータ線の双方に印加されることとなり、結果として、画面ＤＰ上では、図１０（ｂ）に示すように、本来のキャラクタに対して走査方向と同じ方向にゴーストが現れることとなる。
【００２０】
なお、図１０（ａ）又は（ｂ）に示す場合に、画像信号を６相展開したときには、ゴーストは本来のキャラクタから６画素分離れた位置に現れる。
【００２１】
また、上述した以外に、ゴーストが現れる原因としては、図９（ｃ）に示すように、サンプリング用ＴＦＴのゲート電極に供給されてスイッチングするサンプリング信号の電圧レベルが低くなって、ＴＦＴのスイッチングの応答速度が低下することにより、結果としてサンプリングタイミングが遅延し、ゴーストとなる場合もある。また、サンプリング信号の電圧レベルが低いと、サンプリング用ＴＦＴのスイッチングが不十分となって、サンプリングされてデータ線に供給される画像信号の電圧レベルが鈍った電圧波形となり、本来一定電圧となるべき画像信号が一定電圧とならず、結果としてゴーストとなる場合もある。また、データ線駆動回路の電源電圧が高くなって、サンプリング用ＴＦＴのサンプリング開始タイミングが早まって、結果としてゴーストを起こすことも考えられる。
【００２２】
なお、以上のような課題は、ＴＦＴに限定されるものではなく、半導体基板を用いた反射型液晶パネルのように、スイッチング素子や駆動回路の回路素子を半導体基板に形成した電界効果トランジスタ（ＦＥＴ）により構成した場合でも同様である。
【００２３】
そこで、本発明は、上記の各問題点に鑑みて為されたもので、その課題は、駆動回路を構成するトランジスタ等が特性変化した場合でも、現時点よりも前の駆動状態でこれらを駆動させることにより、電気光学装置としての良好な動作状態を維持することが可能な駆動制御装置及びそれを備えた電気光学装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記の課題を解決するために、本発明においては、マトリクス状に配置された画素部と、該画素部を駆動する駆動手段を有する電気光学装置の駆動制御装置において、第１時点での前記電気光学装置の駆動状態と、前記第１時点より後の第２時点での前記電気光学装置の駆動状態とを比較し、前記第１時点と前記第２時点での駆動状態の差を示す差信号を出力する比較手段と、前記差信号に基づいて、前記第２時点での駆動状態が前記第１時点での駆動状態に復帰するように、前記駆動手段を制御する駆動制御手段とを備え、前記駆動手段は、出力信号を順次出力する複数段のシフトレジスタと、前記シフトレジスタから順次出力される前記出力信号の信号幅を狭めてサンプリング信号を順次出力する複数のイネーブル回路と、該イネーブル回路から出力される前記サンプリング信号を受けて画像信号をサンプリングし前記画素部に供給する複数のスイッチとを有し、前記比較手段は、前記複数のイネーブル回路のいずれかから出力される前記サンプリング信号に基づいて、前記第２時点での駆動状態の情報を得ることを特徴とする。
【００２５】
よって、第１時点での駆動状態と第２時点での駆動状態との差を示す差信号を出力し、これに基づいて、第２時点での駆動状態が第１時点での駆動状態に復帰するように、駆動手段を制御するので、常に第１時点における駆動状態を維持して電気光学装置を駆動することができる。
【００２６】
また、上記の課題を解決するために、本発明においては、前記比較手段は、前記第１時点での駆動状態の情報を記憶する記憶手段を備え、前記第２時点での駆動状態の情報と当該記憶されている第１時点での駆動状態の情報とを比較することにより前記差信号を出力することを特徴とする。
【００２７】
よって、第１時点での駆動状態の情報を予め記憶しておき、当該駆動状態情報と第２時点での駆動状態情報とを比較することにより差信号を出力して第２時点での駆動状態を記憶した駆動状態に復帰させるので、簡易な構成で常に第１時点における駆動状態を維持しつつ電気光学装置を駆動することができる。
【００２８】
更に、上記の課題を解決するために、本発明においては、前記駆動手段は、複数段のシフトレジスタと、該シフトレジスタから順次出力される出力信号の信号幅を狭めてサンプリング信号を順次出力する複数のイネーブル回路と、該イネーブル回路から出力されるサンプリング信号を受けて画像信号をサンプリングし前記画素に供給する複数のスイッチとを有し、前記比較手段は、前記複数のイネーブル回路のいずれかから出力される前記サンプリング信号に基づいて、前記第２時点での駆動状態の情報を得ることを特徴とする。
【００２９】
よって、複数のイネーブル回路の予め設定されたいずれかから出力されるサンプリング信号に基づいて第２時点での駆動状態を得ることにより、サンプリングタイミングの位相ずれに最も影響する信号を抜き出すことになるので、適切に駆動状態を認識して第１時点における駆動状態に復帰させることができる。
【００３０】
更にまた、上記の課題を解決するために、本発明においては、前記比較手段は、前記第２時点での前記サンプリング信号のタイミング情報と、前記第１時点での前記サンプリング信号のタイミング情報とを比較し、当該２つのサンプリング信号のタイミング差を示す前記差信号を出力すると共に、前記駆動制御手段は、当該差信号に基づいて、前記２つのサンプリング信号のタイミング差がほぼ零となるように前記駆動手段を制御することを特徴とする。
【００３１】
よって、サンプリング信号の位相等のタイミング情報を第１時点での位相等のタイミング情報と比較して差信号を出力するので、サンプリング信号のタイミングずれを正確に認識して第１時点におけるタイミングに復帰させることにより、当該第１時点における駆動状態に復帰させることができる。
【００３２】
また、上記の課題を解決するために、本発明においては、前記駆動制御手段は、前記サンプリング信号のタイミングを制御するために前記イネーブル回路に供給するイネーブル信号のタイミングを制御することを特徴とする。
【００３３】
よって、イネーブル信号の位相等のタイミングを制御することにより、第２時点での位相等のタイミングと第１時点での位相等のタイミングとの差をほぼ零とするようにサンプリング信号を生成させるので、確実に第１時点におけるタイミングに復帰させることができる。
【００３４】
更に、上記の課題を解決するために、本発明においては、前記駆動制御手段は、前記サンプリング信号のタイミングを制御するために前記シフトレジスタに供給するシフトクロック信号のタイミングを制御することを特徴とする。
【００３５】
よって、シフトレジスタのシフトクロック信号の位相等のタイミングを制御して、そこから出力されるサンプリング信号の位相等のタイミングを制御することにより、第１時点でのタイミングと第２時点でのタイミングとの差をほぼ零とするようにサンプリング信号を生成させるので、確実に第１時点における駆動タイミングに復帰させることができる。
【００３６】
更にまた、上記の課題を解決するために、本発明は、マトリクス状に配置された画素部と、該画素部を駆動する駆動手段を有する電気光学装置の駆動制御装置において、第１時点での前記電気光学装置の駆動状態と、前記第１時点より後の第２時点での前記電気光学装置の駆動状態とを比較し、前記第１時点と前記第２時点での駆動状態の差を示す差信号を出力する比較手段と、前記差信号に基づいて、前記第２時点での駆動状態が前記第１時点での駆動状態に復帰するように、前記駆動手段を制御する駆動制御手段とを備え、前記駆動手段は、出力信号を順次出力する複数段のシフトレジスタを有し、前記比較手段は、前記シフトレジスタから出力される前記出力信号の電圧値に基づいて、前記第２時点での駆動状態の情報を得ることを特徴とする。
【００３７】
よって、駆動手段の、第１時点と第２時点の電圧差情報に基づいて、電圧低下又は電圧上昇による駆動状態の差を感知し、適切に第１時点における駆動状態に復帰させることができる。
【００３８】
更にまた、上記の課題を解決するために、本発明においては、前記駆動手段は、複数段のシフトレジスタと、該シフトレジスタからの出力信号に基づき画像信号をサンプリングし前記画素に供給する複数のスイッチとを有し、前記比較手段は、前記第１時点での前記シフトレジスタの所定段からの出力信号の電圧情報と、前記第２時点での前記シフトレジスタの所定段からの出力信号の電圧情報とを比較し、当該２つの電圧の差を示す前記差信号を出力すると共に、前記駆動制御手段は、当該差信号に基づいて、前記２つの電圧の差がほぼ零となるように前記駆動手段に対して供給する電源電圧を制御することを特徴とする。
【００３９】
よって、シフトレジスタの電源電圧を制御して、シフトレジスタの動作スピードを制御することにより、第１時点と第２時点での電源電圧の差をほぼ零とするように駆動手段に電源供給するので、画像信号のサンプリングタイミングのずれを第１時点における状態まで復帰させることができる。
【００４０】
また、上記の課題を解決するために、本発明は、上記のいずれかの発明の駆動制御装置を備える電気光学装置を提供するものである。また、前記比較手段は、前記比較手段における比較処理の際の基準クロック信号となるモニタ用クロック信号を用いて前記差信号を出力することを特徴とする。また、前記比較手段は、前記サンプリング信号のパルス幅及びそのタイミングが、前記第１時点での駆動状態を示す初期状態信号のパルス幅及びタイミングからどの程度ずれているかを示す前記差信号を出力することを特徴とする。また、前記駆動制御手段は、シリアル／パラレル変換回路、又は、外部から供給される信号に対して所定の信号処理を施すための信号処理部において前記駆動手段を制御することを特徴とする。
【００４１】
【発明の実施の形態】
次に、本発明の好適な実施の形態について、図１乃至図７を用いて説明する。
【００４２】
なお、以下に説明する実施の形態においては、マトリクス状に配置された複数の画素のそれぞれにＴＦＴからなるスイッチング素子を備えた画素部と、当該画素部を駆動するための駆動手段としての駆動回路とが同一基板上に一体的に構成された液晶パネルと、当該液晶パネルを駆動制御するための駆動制御装置とを含む液晶装置を用いて説明する。
【００４３】
ここで、図１は実施形態の液晶装置の概要構成を示すブロック図であり、図２は液晶パネルを構成する一対の基板のうちのＴＦＴアレイ基板（画素毎に上記ＴＦＴが形成された基板）上に設けられた各種配線、周辺回路等の構成を示す平面図であり、図３は液晶パネルに内蔵されるデータ線駆動回路及びその周辺部の構成を示す回路図であり、図４はデータ線駆動回路の動作を示すタイミングチャートであり、図５はデータ線駆動回路におけるクロックドインバータの具体的構成を示す回路図であり、図６は液晶装置に含まれる比較回路の構成を示す回路図であり、図７は比較回路の動作を示すタイミングチャートである。
【００４４】
（Ｉ）液晶装置の全体構成及び動作
始めに、液晶装置の全体構成について、図１を用いて説明する。
【００４５】
図１に示すように、実施形態の液晶装置Ｓは、外部のコンピュータＣから出力される画像信号Ｓvid及び同期信号Ｓsyc（画像信号Ｓvidに対応する画像を実際に表示させるための垂直同期信号、水平同期信号等を含む同期信号Ｓsyc）に基づいて、当該画像信号Ｓvidに対応する画像を表示するものである。
【００４６】
より具体的には、画素部を含む液晶パネル２００と、駆動制御手段としてのタイミングジェネレータ２と、信号処理部３と、Ｄ／Ａコンバータ４と、増幅器５と、シリアル／パラレル変換回路（以下、Ｓ／Ｐ変換回路または相展開回路という）６と、電源部７と、電気的に書き込み可能な記憶手段としての駆動状態記憶回路８と、比較手段としての比較回路９と、により構成されている。
【００４７】
次に、概要動作を説明する。
【００４８】
タイミングジェネレータ２は、外部のコンピュータＣから供給される同期信号Ｓsycに基づいて、液晶パネル２００を駆動するタイミングの基準となるクロック信号Ｓckl並びにイネーブル信号Ｓenbと、液晶パネル２００の走査開始タイミングや走査方向を設定する制御信号Ｓdを生成し、液晶パネル２００に出力する。ここで、上記制御信号Ｓdには、後述するように複数種類の制御信号等が含まれている。
【００４９】
また、これと並行して、タイミングジェネレータ２は、信号処理部３における信号処理を実行するためのクロック信号Ｓckpを生成して当該信号処理部３へ出力すると共に、比較回路９における後述の比較処理の際の基準クロック信号となるモニタ用クロック信号Ｓmkを生成して当該比較回路９に出力する。
【００５０】
一方、信号処理部３は、外部のコンピュータＣから供給される画像信号Ｓvid（実際に表示すべき画像情報を含む）に対して同期信号分離等の所定の信号処理を施し、信号処理された画像信号Ｓpを生成してＤ／Ａコンバータ４へ出力する。
【００５１】
これにより、Ｄ／Ａコンバータ４は、当該画像信号Ｓpをディジタル／アナログ変換し、アナログ画像信号Ｓaを生成して増幅器５へ出力する。
【００５２】
次に、増幅器５は、アナログ画像信号Ｓaを所定の増幅率によって増幅し、画像信号Ｓapを生成してＳ／Ｐ変換回路６に出力する。
【００５３】
そして、Ｓ／Ｐ変換回路６は、画像信号Ｓapを６個の並列な画像信号に相展開し、夫々画像信号ＶＩＤ１乃至ＶＩＤ６を生成して液晶パネル２００に入力する。
【００５４】
これにより、液晶パネル２００では、後述するように、制御信号Ｓd、クロック信号Ｓckl及びイネーブル信号Ｓenbを用いて、画像信号ＶＩＤ１乃至ＶＩＤ６に対応する画像を表示する。
【００５５】
ここで、電源部７は、上述した各構成部材の動作に供される電源電圧を生成し、電源電圧Ｓd１、Ｓd２、Ｓd３、Ｓd４及びＳd５を夫々生成して信号処理部３、Ｄ／Ａコンバータ４、増幅器５、Ｓ／Ｐ変換回路６並びに液晶パネル２００へ供給する。
【００５６】
また、液晶パネル２００における後述するイネーブル回路の最終段からは、後述するデータ線駆動回路の動作状態（より具体的には、画像信号をサンプリングしてデータ線に出力するタイミングのずれ状態及びデータ線駆動回路の電源電圧状態）を示すサンプリング信号Ｓmが出力され、比較回路９に入力されている。
【００５７】
このとき、サンプリング信号Ｓmにおいては、上記データ線駆動回路を構成する各ＴＦＴが経時劣化または温度変化などにより特性変化した場合、図９で述べたように当該サンプリング信号Ｓmが正規のタイミングより早くなったり、また遅くなったりすることとなる。
【００５８】
一方、駆動状態記憶回路８内には、サンプリング信号Ｓmの初期状態（すなわち、液晶装置Ｓが工場出荷される初期状態）におけるそのパルス幅及びそのタイミング並びにその電圧値に関するデータが記憶されており、当該初期状態のパルス幅やその出力タイミングが初期状態信号Ｓinpとして比較回路９に出力されると共に、当該初期状態の電圧値が初期状態信号Ｓinvとして比較回路９に出力される。具体的には、駆動状態記憶回路８は、記憶データに応じてタイミングジェネレータ２から供給される基準クロック信号を可変分周可能なプログラマブル分周器を有しており、記憶データに応じて周期的にパルスＳinpを出力する。初期状態において、サンプリング信号Ｓｍの出力されるタイミングに一致するタイミングでパルスＳinpが出力されるようにデータ設定して記憶すれば、初期状態ではサンプリング信号ＳｍとパルスＳinpがほぼ一致するようになる。また、駆動状態設定回路８には、液晶パネル２００の駆動回路に電源部７から供給する電圧値情報も記憶され、Ｓinvとして出力される。
【００５９】
これらにより、比較回路９は、モニタ用クロック信号Ｓmkに応じて周期的に、サンプリング信号Ｓm のパルス幅あるいはその出力タイミングと初期状態信号Ｓinpにより示されるパルス幅あるいは出力タイミングとを比較し、当該サンプリング信号Ｓmのパルス幅やその出力タイミングが初期状態信号Ｓinpにより示されるパルス幅や出力タイミングからどの程度ずれているかを検出し、当該タイミングずれの程度を示す制御信号Ｓcを生成してタイミングジェネレータ２に出力する
そして、タイミングジェネレータ２は、制御信号Ｓcに応じて、データ線駆動回路内のＴＦＴの特性変化によりタイミングがずれた時間軸とは逆方向の時間軸にサンプリング信号Ｓmのタイミングを移行させるように、上記イネーブル信号Ｓenbのパルス幅あるいは出力タイミングを制御し、制御信号Ｓcに示されるタイミングずれがほぼ零となるようにする。これにより、ＴＦＴの特性変化に起因するタイミングずれを補償して上記ゴースト（図１０参照）の発生を抑制する。
【００６０】
また、上記動作と並行して、比較回路９は、モニタ用クロック信号Ｓmkに応じて周期的に、データ線駆動回路から出力されるサンプリング信号Ｓmの電圧値と初期状態信号Ｓinvにより示される電圧値とを比較し、当該サンプリング信号Ｓmの電圧値が初期状態信号Ｓinvにより示される電圧値からどの程度電圧がずれているかを検出し、当該電圧ずれの程度を示す制御信号Ｓbcを生成して電源部７に出力する。
【００６１】
ここで、電源部７は、抵抗回路や昇圧回路等を用いて複数レベルの電源電圧を発生し、信号処理部３、Ｄ／Ａコンバータ４、増幅器５、Ｓ／Ｐ変換回路６及び液晶パネル２００に対して、それぞれに応じた電源電圧Ｓd１、Ｓd２、Ｓd３、Ｓd４及びＳd５を供給する電源回路であるが、電源部７内の回路素子の経時劣化や温度変化による特性変化によって、供給する電源電圧が変動することがある。
【００６２】
従って、電源部７は、上記制御信号Ｓbcで示される電圧ずれがほぼ零となるように、特に液晶パネル２００のデータ線駆動回路に供給される上記電源電圧Ｓd５の電圧値を制御し（すなわち、上昇させるか又は降下させて）、当該電源電圧の変動に起因するデータ線駆動回路のサンプリング動作変化を補償して上記ゴースト（図１０参照）の発生を抑制する。
【００６３】
（II）液晶パネルの構成及び動作
次に、上記サンプリング信号Ｓmを生成する液晶パネル２００の細部構成及び動作について、図２を用いて説明する。
【００６４】
始めに、液晶パネル２００の全体構成について、図２を用いて説明する。
【００６５】
図２に示すように、液晶パネル２００は、例えば石英基板、ハードガラス等からなるＴＦＴアレイ基板１を備えている。
【００６６】
そして、当該ＴＦＴアレイ基板１上には、複数の画素部がマトリクス状に設けられており、この画素アレイにはＸ方向に複数配列され夫々がＹ方向に伸びるデータ線３５（ソース電極線）と、Ｙ方向に複数配列され夫々がＸ方向に伸びる走査線３１（ゲート電極線）が配置される。
【００６７】
このとき、各画素部は、各データ線３５と各走査線３１に交点に対応して設けられ、データ線３５と走査線３１に接続されたＴＦＴ３０と、ＴＦＴ３０に接続された画素電極１１と、蓄積容量１２からなる。
【００６８】
このうち、ＴＦＴ３０はデータ線３５と画素電極１１との間に接続され、導通した期間にデータ線３５に供給された画像信号を画素電極１１及び蓄積容量１２に印加する。
【００６９】
このとき、ＴＦＴ３０の導通状態又は非導通状態は、このゲート電極が接続された走査線３１を介して供給される走査信号に応じて夫々制御される。
【００７０】
更に、ＴＦＴアレイ基板１上には、画素電極１１に印加した電圧を長く維持する蓄積容量１２のための配線である容量線３１’（蓄電容量用電極）が、走査線３１に対して平行に形成され、画素電極１１と容量線３１’との間に上記蓄積容量１２が形成されている。
【００７１】
更にまた、ＴＦＴアレイ基板１上には、画像信号をサンプリングして複数のデータ線３５に夫々供給するサンプリング回路３０１と、データ線駆動回路１０１と、走査線駆動回路１０４とが、ＰチャネルＴＦＴとＮチャネルＴＦＴを回路素子として形成されている。
【００７２】
このうち、走査線駆動回路１０４は、いわゆる双方向シフトレジスタを有しており、電源部７から供給される電源電圧Ｓd５、タイミングジェネレータ２から供給されるクロック信号Ｓcklに含まれるＹシフトクロックやＹシフトスタートパルス、及び制御信号Ｓd等に基づいて、この双方向シフトレジスタから所定パルス幅及び所定タイミングの走査信号を生成し、走査信号を走査線３１にパルス的に線順次で印加するように構成されている。
【００７３】
このとき、当該シフトレジスタは垂直走査期間毎に供給されるＹシフトスタートパルスを受けてシフト開始し、水平走査期間毎に供給されるＹシフトクロックに同期してシフト動作することにより、そのシフトに応じて走査信号を水平走査期間毎に順次生成する。
【００７４】
これにより、各画素部では、走査信号が印加された走査線３１にゲート電極が接続されたＴＦＴ３０は導通状態となり、走査信号が印加されない走査線３１にゲート電極が接続されたＴＦＴ３０は非導通状態となる。
【００７５】
ここで、走査線駆動回路１０４は、制御信号Ｓdに含まれる転送方向制御信号に従って上記双方向シフトレジスタの転送方向を順方向又は逆方向に固定することにより、複数の走査線３１に対して、上から下の順序で走査信号を順次供給することも、下から上の順序で走査信号を順次供給することも可能に構成されている。
【００７６】
一方、データ線駆動回路１０１は、走査線駆動回路１０４と同様に後述するような双方向シフトレジスタを有している。当該双方向シフトレジスタは、電源部７から供給される電源電圧Ｓd５と、タイミングジェネレータ２から供給されるクロック信号Ｓcklに含まれるＸシフトクロックやＸシフトスタートパルス、及び制御信号Ｓd等に基づいてシフト動作する。このシフトレジスタは、水平走査期間毎に供給されるＸスタートパルスを受けてシフト開始しＸシフトクロックに同期してシフト動作する。
【００７７】
これにより、データ線駆動回路１０１は、シフトレジスタのシフト動作に伴って出力される信号のパルス幅を、タイミングジェネレータ２からのイネーブル信号Ｓenbにより制御して所定パルス幅及び所定タイミングのサンプリング信号を生成し、サンプリング回路３０１に出力する。
【００７８】
次に、サンプリング回路３０１は、各データ線３５に対して１つのサンプリング用ＴＦＴ３０２が接続されて構成されている。従って、データ線駆動回路１０１は、走査信号を印加する水平走査期間に、全てのサンプリング用ＴＦＴ３０２に対して、サンプリング信号線３０６を介してサンプリング信号を順次供給する。
【００７９】
これにより、サンプリング用ＴＦＴ３０２は、サンプリング信号をゲート電極に受けてスイッチングされ、画像信号線に供給された画像信号ＶＩＤ１乃至ＶＩＤ６をサンプリングして、各データ線３５に供給する。
【００８０】
そして、各データ線３５に供給された画像信号は、走査信号が供給された走査線３１にゲート電極が接続されたＴＦＴ３０を介してこれに接続された画素電極１１及び蓄積容量１２に印加される。
【００８１】
なお、データ線駆動回路１０１は、走査線駆動回路１０４と同様に制御信号Ｓdに含まれる転送方向制御信号に従って上記双方向シフトレジスタの転送方向を順方向又は逆方向に固定することにより、複数のデータ線３５に対し、左から右の順序で画像信号を順次供給することも、右から左の順序で画像信号を順次供給することも可能に構成されている。
【００８２】
また先に述べたように、サンプリング回路３０１は、アナログスイッチを構成するサンプリング用ＴＦＴ３０２を各データ線３５毎に備えている。このＴＦＴ３０２のソース電極には各画像信号ＶＩＤ１乃至ＶＩＤ６が入力され、ゲート電極にはサンプリング信号線３０６が接続され、ドレイン電極にはデータ線３５が接続されている。
【００８３】
そして、サンプリング信号線３０６を介してデータ線駆動回路１０１からサンプリング信号Ｓ１が入力されると、６つの画像信号ＶＩＤ１乃至ＶＩＤ６の夫々を同時にサンプリングして各データ線群を構成する６本の隣接するデータ線３５に同時に印加する。これをサンプリング信号Ｓｎ（ｎ＝１、２、３・・・）毎に順次行い、水平走査期間内に各画像信号のサンプリングをデータ線群毎に順次実施する。
【００８４】
すなわち、データ線駆動回路１０１とサンプリング回路３０１とは、６つの並列信号に相展開されて入力された画像信号ＶＩＤ１乃至ＶＩＤ６を、データ線３５に同時に供給するように構成されている。
【００８５】
また、サンプリング回路３０１は、高周波数の画像信号ＶＩＤ１乃至ＶＩＤ６を各データ線３５に所定のタイミングで安定的に上記走査信号と同期して供給するために、当該画像信号ＶＩＤ１乃至ＶＩＤ６をサンプリングする回路である。
【００８６】
そして、サンプリング回路３０１の応答速度に応じて、当該サンプリング回路３０１に入力する画像信号の相展開の数が定まる。すなわち、データ線３５の数を固定して考えた場合には、この応答速度が早い程、画像信号の相展開の数を減らすことができる。この結果、信号処理部３又はＳ／Ｐ変換回路６等にかかる回路構成上の負担がサンプリング回路３０１により軽減されることとなる。
【００８７】
なお、上述の説明では、サンプリング回路３０１は、一つのデータ線群に属する６本のデータ線３５に対して、６相展開された画像信号ＶＩＤ１乃至ＶＩＤ６を同時にサンプリングして供給し、更にこのような画像信号ＶＩＤ１乃至ＶＩＤ６の印加をデータ線群毎に順次行うように構成したが、この相展開の数及び同時に印加するデータ線の数（即ち、データ線群を構成するデータ線の数）は、６に限られるものではない。
【００８８】
すなわち、例えば、当該サンプリング回路３０１のＴＦＴにおける応答速度が早ければ、１本の画像信号線にシリアル伝送される画像信号を各データ線３５毎に順次サンプリングするように構成してもよいし、相展開数を増やして、３本、１２本又は２４本等のデータ線に対して３相展開、１２相展開又は２４相展開等され並列供給された画像信号を同時に供給するように構成してもよい。
【００８９】
なお、この相展開数としては、カラーの画像信号が３つの色に係る信号からなることとの関係から、３の倍数であることが制御や回路を簡易化する上で好ましい。
【００９０】
（III）データ線駆動回路及びサンプリング回路の構成
次に、上記データ線駆動回路１０１及びサンプリング回路３０１の具体的構成及び動作について図３乃至図５を用いて説明する。
【００９１】
先ず、データ線駆動回路１０１について説明する。
【００９２】
図３に示すように、データ線駆動回路１０１は、双方向シフトレジスタ１１１と、当該双方向シフトレジスタ１１１の奇数段目の出力に対応して夫々設けられた複数のイネーブル回路１１２ａ及び双方向シフトレジスタ１１１の偶数段目の出力に対応して夫々設けられた複数のイネーブル回路１１２ｂとを備えて構成されている。
【００９３】
このとき、当該双方向シフトレジスタ１１１は、奇数段の双方向のシフトレジスタとされており、右方向（図３の左から右へ向かう方向）又は左方向（図３の右から左へ向かう方向）に対応する転送方向で、ＸシフトスタートパルスＳＰをＸシフトクロック信号ＣＬ及びその反転クロック信号ＣＬINVに応じてシフトする。
【００９４】
複数のイネーブル回路１１２は、双方向シフトレジスタ１１１の各段から順次出力される信号のパルス幅を狭め、例えば、互いに隣接する第１データ線群に接続されるサンプリング用ＴＦＴ３０２と第２データ線群に接続されるサンプリング用ＴＦＴ３０２どうしが同時に導通しないように制御する回路である。このイネーブル回路１１２の働きにより、画像信号ＶＩＤ１乃至ＶＩＤ６は、データ線群どうしでオーバーラップしないタイミングで、データ線群単位で順次供給される。
【００９５】
そして、双方向シフトレジスタ１１１には、図３の左から右へ向かう転送信号の転送をスタートさせるための信号ＳＰ（Ｌ）（クロック信号Ｓcklの一部として供給される。）が図３の左側から入力されるか、或いは、図３の右から左へ向かう転送信号の転送をスタートさせるための信号ＳＰ（Ｒ）（クロック信号Ｓcklの一部として供給される。）が図３の右側から入力される。
【００９６】
次に、双方向シフトレジスタ１１１について詳述する。
【００９７】
図3に示すように、双方向シフトレジスタ１１１の各段は、制御信号Ｓdの一部として供給される２値の転送方向制御信号Ｄ及びその反転信号ＤINVに応じて転送方向が固定され、所定周期のシフトクロック信号ＣＬ及び反転信号ＣＬINVの２値レベルが変化する毎に転送信号に帰還をかけて次段に転送すると共に出力する２つのクロックドインバータ１１６及び１１７と２つのインバータ１１４及び１１５を夫々含んで構成されている。
【００９８】
ここで、インバータ１１４は、転送方向制御信号Ｄがハイレベルの時に転送可能となり転送方向を右方向（図３中Ｌ→Ｒ）に固定するように構成及び接続されている。また、インバータ１１５は、反転信号ＤINVがハイレベルの時に転送可能となり転送方向を左方向（図３中Ｒ→Ｌ）に固定するように構成及び接続されている。
【００９９】
更に、クロックドインバータ１１６は、転送方向が図３中右方向（Ｌ→Ｒ）に固定されると、インバータ１１４を介して転送される転送信号を、シフトクロック信号ＣＬがハイレベルの時に転送すると共に、転送方向が図３中左方向（Ｒ→Ｌ）に固定されると、インバータ１１５を介して転送される転送信号に、シフトクロック信号ＣＬがハイレベルの時に帰還をかけるように構成及び接続されている。
【０１００】
更にまた、クロックドインバータ１１７は、転送方向が図３中左方向（Ｒ→Ｌ）に固定されると、インバータ１１５を介して転送される転送信号を、反転信号ＣＬINVがハイレベルのときに転送すると共に、転送方向が図３中右方向（Ｌ→Ｒ）に固定されると、インバータ１１４を介して転送される転送信号に、反転信号ＣＬINVがハイレベルの時に帰還をかけるように構成及び接続されている。
【０１０１】
次に、クロックドインバータ１１６の具体的な回路構成を抜粋して示す図５（ａ）及びその回路図である図５（ｂ）を用いて、当該クロックドインバータ１１６の構成及び動作について説明する。
【０１０２】
図５（ｂ）に示すように、クロックドインバータ１１６は、クロック信号ＣＬがゲート端子に入力されるＮチャネルＴＦＴと、その反転信号ＣＬINVがゲート電極に入力されるＰチャネルＴＦＴと、ゲート電極に転送信号が夫々入力されるように並列に接続されたＰチャネルＴＦＴ及びＮチャネルＴＦＴと、電源電圧Ｓd５として供給される電源ＶＳＳ（接地電位電源）及びＶＤＤ（ハイレベル電源）とが、当該図５（ｂ）に示す如くに接続されている。なお、他のクロックドインバータ１１７については、クロック入力端子に入力されるクロック信号ＣＬ及び反転信号ＣＬINVが図５とは反対になっている点を除き、同じ回路構成となる。また、インバータ１１４及び１１５も、図５と同様な回路構成をなし、インバータ１１４の場合はクロックＣＬとＣＬINVに代わり制御信号ＤとＤINV、インバータ１１５の場合はクロックＣＬとＣＬINVに代わり制御信号ＤINVとＤがそれぞれ対応して入力される構成となる。
【０１０３】
次に、イネーブル回路１１２ａ及び１１２ｂについて説明する。
【０１０４】
図３に示すように、イネーブル回路１１２ａは、双方向シフトレジスタ１１１の奇数段目から出力される転送信号のパルス幅を、第１イネーブル信号ＥＮＢ１（イネーブル信号Ｓenbの一部の信号）のパルス幅に制限するように構成されている。
【０１０５】
ここで、イネーブル回路１１２ａとしては、例えば図３に示すように、転送信号と第１イネーブル信号ＥＮＢ１とを入力とするＮＡＮＤ回路と、その出力を論理反転してバッファするインバータ回路とから構成されており、このような論理演算により、図４（ａ）及び（ｂ）に示すように、転送信号のパルス幅を第１イネーブル信号ＥＮＢ１のパルス幅に制限する。
【０１０６】
一方、イネーブル回路１１２ｂは、双方向シフトレジスタ１１１の偶数段目から出力される転送信号のパルス幅を第２イネーブル信号ＥＮＢ２（イネーブル信号Ｓenbの一部の信号）のパルス幅に制限するように構成されている。
【０１０７】
ここで、イネーブル回路１１２ｂとしては、例えば図３に示すように、転送信号と第２イネーブル信号ＥＮＢ２とを入力とするＮＡＮＤ回路と、その出力を論理反転してバッファするインバータ回路とから構成されており、このような論理演算により、図４（ａ）及び（ｂ）に示すように、転送信号のパルス幅をイネーブル信号ＥＮＢ２のパルス幅に制限する。
【０１０８】
次に、データ線駆動回路１０１の動作を、図４のタイミングチャートにより説明する。
【０１０９】
図４（ａ）及び（ｂ）に示すタイミングチャートにおいて、水平走査期間の最初にＸシフトスタートパルスＳＰ（Ｌ）又はＳＰ（Ｒ）が入力されると、Ｘシフトクロック信号ＣＬ、ＣＬINVに応じてシフトレジスタがシフト動作を行い、奇数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ１の論理積、偶数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ２の論理積がそれぞれ取られて、サンプリング信号Ｓ１，Ｓ２，・・が生成される。サンプリング信号は、クロック信号ＣＬの半周期だけ順次遅れ、そのパルス幅よりも幅の狭いパルスとなり、それぞれサンプリング回路３０１に供給されるように構成されている。
【０１１０】
更にＳ１、Ｓ２、Ｓ３、…、Ｓｎのいずれかをサンプリング信号Ｓmとして比較回路９へ出力する。図３においては、サンプリング信号ＳmとしてＳnを比較回路９へ出力している。
【０１１１】
次に、以上のように構成されたデータ線駆動回路１０１の動作について、図３及び図４を用いて説明する。
【０１１２】
先ず、図３に示すように、転送方向制御信号Ｄがハイレベルに固定されると共に反転信号ＤINVがローレベルに固定されて双方向シフトレジスタ１１１に入力されると、双方向シフトレジスタ１１１の各段に設けられ、この条件で転送可能とされるクロックドインバータ１１４及びこの条件で転送不可能とされるクロックドインバータ１１５により、転送方向は図３中右方向（Ｌ→Ｒ）に固定される。
【０１１３】
この状態で、図４（ａ）に示すように、水平走査期間の最初にＸシフトスタートパルスＳＰ（Ｌ）が入力されると、シフトクロック信号ＣＬ及び反転信号ＣＬINVの２値レベルが変化する毎に、クロックドインバータ１１６及び１１７が転送及び帰還を夫々行うことにより帰還がかけられた転送信号が、双方向シフトレジスタ１１１の次段（右側の段）に転送されると共に対応するイネーブル回路１１２ａ又は１１２ｂに出力される。
【０１１４】
このような帰還が各段でかけられるため、転送信号は鈍ることはなく、次段へと順次転送されて行く。そして、奇数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ１の論理積、偶数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ２の論理積がそれぞれ取られて、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎが生成される。
【０１１５】
ここで、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎは、クロック信号ＣＬの半周期だけ順次遅れ、そのパルス幅よりも幅の狭いパルスとなり、それぞれサンプリング回路３０１に供給されるように構成されている。
【０１１６】
更に、データ線駆動回路１０１においては、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎのいずれかをサンプリング信号Ｓmとして比較回路９へ出力する。図３においては、サンプリング信号ＳｍとしてＳｎを比較回路９へ出力している。
【０１１７】
他方、図３に示すように、転送制御信号Ｄがローレベルに固定されると共に反転信号ＤINVがハイレベルに固定されて双方向シフトレジスタ１１１に入力されると、双方向シフトレジスタ１１１の各段において、この条件で転送不可能とされるインバータ１１４及びこの条件で転送可能とされるインバータ１１５により、転送方向は左方向（Ｒ→Ｌ）に固定される。
【０１１８】
この状態で、図４（ｂ）に示すように、水平走査期間の最初にＸシフトスタートパルスＳＰ（Ｒ）が入力されると、シフトクロック信号ＣＬ及び反転信号ＣＬINVの２値レベルが変化する毎に、クロックドインバータ１１６及び１１７が帰還及び転送を夫々行うことにより、帰還がかけられた転送信号が、双方向シフトレジスタ１１１の次段（左側の段）に転送されると共に対応するイネーブル回路１１２ａ又は１１２ｂに出力される。このような帰還が各段でかけられるため、転送信号は鈍ることはなく、次段へと順次転送されて行く。そして、奇数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ１の論理積、偶数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ２の論理積がそれぞれ取られて、サンプリング信号Ｓｎ、Ｓn-1、…、Ｓ１が生成される。
【０１１９】
ここで、サンプリング信号Ｓｎ、Ｓn-1、…、Ｓ１は、クロック信号ＣＬの半周期だけ順次遅れ、そのパルス幅よりも幅の狭いパルスとなり、それぞれサンプリング回路３０１に供給されるように構成されている。
【０１２０】
更に、データ線駆動回路１０１においては、サンプリング信号Ｓｎ、Ｓn-1、Ｓn-2、…、Ｓ１のいずれかをサンプリング信号Ｓmとして比較回路９へ出力する。図３においては、サンプリング信号ＳmとしてＳnを比較回路９へ出力しているが、シフトレジスタ１１１の転送方向を左方向（Ｒ→Ｌ）に固定した場合は、Ｓ１を出力することが好ましい。
【０１２１】
ここで仮に、双方向シフトレジスタ１１１が偶数段の双方向シフトレジスタであったとすれば、転送方向が右方向（Ｌ→Ｒ）である場合と左方向（Ｒ→Ｌ）である場合とでは、双方向シフトレジスタ１１１の最初の段（例えば、左端又は右端の段）から出力される転送信号はクロック信号ＣＬの半周期だけ位相がずれた信号となってしまう。
【０１２２】
このため、実際に転送方向を反転させて、液晶パネル２００により画像表示を支障無く行うためには、転送制御信号Ｄ及び反転信号ＤINVの２値レベルを変更するだけでは足りず、クロック信号ＣＬ及び反転信号ＣＬINVを反転させる必要が生じる。すなわち、この場合には、クロック信号ＣＬ及び反転信号ＣＬINVの配線を何処かで切り換えなければならないことになる。このため、タイミングジェネレータ２等において、クロック信号ＣＬを切り換える機構や制御が必要となり、液晶パネル２００の構成上も制御上も大変不利になる。特に、このような切換えは、駆動周波数が高くなるほどに一般に困難になるため、駆動周波数が走査線駆動回路１０４よりも遥かに高いデータ線駆動回路１０１の場合には、非常に困難となる。
【０１２３】
しかしながら、双方向シフトレジスタ１１１を奇数段として構成すると、図４（ａ）及び図４（ｂ）に示すように、転送方向が図３中右方向（Ｌ→Ｒ）であれ、図３中左方向（Ｒ→Ｌ）であれ、双方向シフトレジスタ１１１の最初の段（左端又は右端の段）から出力される転送信号は同一の信号となる。すなわち、転送方向を反転させるためには、転送制御信号Ｄ及び反転信号ＤINVの２値レベルを変更するだけで足り、クロック信号ＣＬ及び反転信号ＣＬINVを反転させる必要がないので装置の構成上も制御上も大変有利である。
【０１２４】
次に、上述したように図３中右又は左方向で双方向シフトレジスタ１１１の各段から転送信号が順次出力されると、イネーブル回路１１２ａ及び１１２ｂでは、以下の動作を行う。
【０１２５】
すなわち、双方向シフトレジスタ１１１の奇数段目から出力される転送信号のパルス幅は、イネーブル回路１１２ａにより、図４（ａ）又は（ｂ）に示すように第１イネーブル信号ＥＮＢ１のパルス幅に制限される。一方、双方向シフトレジスタ１１１の偶数段目から出力される転送信号のパルス幅は、図４（ａ）又は（ｂ）に示すように、イネーブル回路１１２ｂにより第２イネーブル信号ＥＮＢ２のパルス幅に制限される。
【０１２６】
その後、パルス幅が制限されたこれらの転送信号は、当該転送方向が図３中左方向（Ｒ→Ｌ）であれば、図４（ａ）に示すように、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎ（但し、ｎは奇数）として、順次サンプリング回路３０１へ出力される。
【０１２７】
また、その転送方向が図３中右方向（Ｌ→Ｒ）であれば、図４（ｂ）に示すように、サンプリング信号Ｓｎ、Ｓn-1、Ｓn-2、…、Ｓ１として、順次サンプリング回路３０１へ出力される。
【０１２８】
従って、このパルス幅の制限により適当な時間間隔が開けられたサンプリング信号Ｓ１、Ｓ２、…、Ｓｎに応じて、隣接したデータ線群に相前後して供給される画像信号間には、適当な時間間隔があけられる。このように画像信号間に、適当な時間間隔をあけておけば、特に高周波数駆動の環境下でこれらの画像信号が重なってしまい、先行する画像信号成分を多少なりとも書込むことによるゴーストや画像むらが生じる事態を未然に防止できるので大変有利である。
【０１２９】
次に、イネーブル回路１１２ａ及び１１２ｂにより転送信号のパルス幅が制限されることにより生成されたサンプリング信号Ｓ１、Ｓ２、…、Ｓｎ又はＳｎ、Ｓn-1、…、Ｓ１（但し、ｎは奇数）は、６つの画像信号ＶＩＤ１乃至ＶＩＤ６に対応する６つのデータ線からなるデータ線群におけるサンプリング回路３０１を構成する６つのサンプリング用ＴＦＴ３０２のゲート電極に同時に入力される。これにより、データ線３５は６線ずつ同時に駆動され、更に、この動作が繰り返されて、６本のデータ線からなるデータ線群毎に画像信号ＶＩＤ１乃至ＶＩＤ６が順次供給される。
【０１３０】
ここで、一つのデータ線群に対しては、同一の１転送信号に基づいて画像信号が供給されるので、当該データ線群を構成するデータ線３５の数は、Ｓ／Ｐ変換回路６からデータ線駆動回路１０１に入力される画像信号ＶＩＤ１乃至ＶＩＤ６の相展開数と一致させるのが好ましい。
【０１３１】
従って、当該画像信号ＶＩＤ１乃至ＶＩＤ６の形式により相展開がされていない場合若しくはサンプリング回路３０１の各ＴＦＴ３０２の書込み能力が高い場合又はサンプリング回路３０２に十分な書込み時間が与えられている場合には、例えば、データ線群は、１本のデータ線で形成してもよい。
【０１３２】
（IV）走査線駆動回路の説明
次に、走査線駆動回路１０４について説明する。
【０１３３】
走査線駆動回路１０４は、データ線駆動回路１０１の場合と同様に図３に示した奇数段の双方向シフトレジスタ１１１を有しており、各段における転送信号の出力が走査線３１に接続されており、走査線３１に対し、図３中下方向（上から下へ向かう方向）又は図３中上方向（下から上へ向かう方向）に対応する転送方向で、双方向シフトレジスタ１１１の各段から順次出力される転送信号をそのまま走査信号として、或いはデータ線駆動回路１０１の場合と同様に図３に示したイネーブル回路１１２ａ及び１１２ｂを介して走査信号としてから、順次供給するように構成されている。
【０１３４】
この場合、双方向シフトレジスタ１１１の構成は同じであるが、転送方向制御信号としては、データ線駆動回路１０１と同じ転送方向制御信号Ｄ及び反転信号ＤINVを用いてよいし、走査線駆動回路１０４専用の転送方向制御信号を用いてもよい。
【０１３５】
このとき、データ線駆動回路１０１と同じ信号転送方法制御Ｄ及び反転信号ＤINVを用いれば、データ線駆動回路１０１及び走査線駆動回路１０４の転送方向の切り換えを完全に連動して行うことができ、一方走査線駆動回路１０４専用の転送方向制御信号を用いれば、データ線駆動回路１０１及び走査線駆動回路１０４の転送方向の切り換えを独立して行うことができる。
【０１３６】
なお、走査線駆動回路１０４用のクロック信号は、走査線３１の総数と垂直走査期間の長さによるが、マルチシンク駆動のような特殊な駆動を行わなければ、通常の固定駆動では、ＹシフトスタートパルスＳＰが垂直走査期間の最初に供給され、水平走査期間毎に供給されるＹシフトクロック信号ＣＬに応じてシフト動作を行う。これらのパルスやクロックはクロック信号Ｓcklに含まれている。
【０１３７】
また、走査線駆動回路１０４におけるクロック周波数を低く設定することにより、相隣接した走査線３１に供給される走査信号が実質的に重ならないようにできれば、走査線駆動回路１０４においては、タイミングジェネレータ２からのイネーブル信号Ｓenbにより制御されるイネーブル回路１１２ａ及び１１２ｂを省略できる。
【０１３８】
次に、このように構成された走査線駆動回路１０４の動作について説明する。
【０１３９】
先ず、第１の場合として転送方向制御信号Ｄ及びＤINV（或いは、専用の転送方向制御信号）のレベルが一方に固定されると、双方向シフトレジスタ１１１における転送方向は、図２中下方向（上から下への方向）又は図２中上方向（例えば、下から上への方向）に固定される。この状態で、クロック信号のレベルが変化する毎に、転送信号には帰還が掛けられ、双方向シフトレジスタ１１１の次段に転送される。
【０１４０】
他方、第２の場合として転送方向制御信号Ｄ及び反転信号ＤINV（或いは、専用の転送方向制御信号）のレベルが他方に固定されると、双方向シフトレジスタ１１１における転送方向は、上述の第１の場合とは逆方向に固定される。この状態で、クロック信号のレベルが変化する毎に、転送信号には帰還が掛けられ、双方向シフトレジスタ１１１の次段に転送される。
【０１４１】
この構成により、走査線駆動回路１０４において転送方向を反転させるためには、転送方向制御信号Ｄ及び反転信号ＤINV（或いは、専用の転送方向制御信号）の２値レベルを変更するだけで足り、クロック信号を反転させる必要がない。
【０１４２】
このように双方向シフトレジスタ１１１の各段から順次出力される転送信号に基づいて、走査線駆動回路１０４により走査信号が奇数本の走査線３１に順次供給される。
【０１４３】
なお、この場合の走査線３１の数は奇数本であり、従って液晶パネル２００に奇数本の走査線３１が設けられている場合にはそのまま全ての走査線３１に走査信号を供給すれば足り、一方液晶パネル２００に偶数本の走査線３１が設けられている場合には、例えば上端又は下端の一本の走査線を使用しないように構成する。
【０１４４】
また、走査線駆動回路１０４については、イネーブル回路１１２ａ及び１１２ｂを使用した場合には、走査線３１は奇数本でも偶数本でもよい。
【０１４５】
（V）比較回路の構成及び動作
次に、上記比較回路９の細部構成及び動作について、図６及び図７を用いて説明する。
【０１４６】
図６に示すように、比較回路９は、カウンタ９ａと、保持回路９ｂと、減算回路９ｃとにより構成されている。保持回路９ｂは、クロック端子に入力された信号タイミングに応じて入力端子に入力された複数ビットの信号を、各ビット毎ラッチし保持する複数の記憶回路（ラッチ回路、フリップフロップ回路など）からなる。
【０１４７】
始めに、データ線駆動回路１０１内のＴＦＴにおける特性変化のためのタイミングずれを示すサンプリング信号Ｓｍのパルス幅及びそのタイミングが、当該サンプリング信号Ｓｍの初期状態を示す初期状態信号Ｓinpのパルス幅及びタイミングからどの程度ずれているかを示す制御信号Ｓｃの生成動作について説明する。
【０１４８】
カウンタ９ａのリセット端子には、駆動状態記憶回路８から出力された初期状態信号Ｓinpが周期的に入力されており、更に当該カウンタ９ａのクロック端子には、上記モニタ用クロック信号Ｓmkが入力されている。 駆動状態記憶回路８には、タイミングジェネレータ２から基準クロック信号が入力されており、基準クロック信号を予め書き込み記憶された情報（分周比データ）に応じて分周するプログラ分周器が含まれており、分周比に応じて周期的に初期状態信号Ｓinpを出力する。本発明においては、基準となる第１時点（たとえば初期状態）で周期的に出力されるサンプリング信号Ｓｍのタイミングに一致するように分周比が設定記憶されているので、初期状態信号Ｓinpは本来サンプリング信号が出力されるべきタイミングで入力されてくる。
【０１４９】
この構成により、カウンタ９ａは初期状態信号Ｓinpが「ＬＯＷ」から「ＨＩＧＨ」に変化して当該カウンタ９ａがリセットされてから次にリセットされるまで、モニタ用クロック信号Ｓmkに含まれるパルス数を計数し、その結果を複数ビットの信号からなるカウント信号Ｓccとして保持回路９ｂの入力端子に出力する。
【０１５０】
一方、保持回路９ｂのクロック端子には、データ線駆動回路１０１から出力された上記サンプリング信号Ｓｍが入力されている。
【０１５１】
この構成により、保持回路９ｂは、サンプリング信号Ｓｍが「ＬＯＷ」から「ＨＩＧＨ」に変化した時点にカウント信号Ｓccとして入力された複数ビット信号からなる計数値を保持し、これを制御信号Ｓcとしてタイミングジェネレータ２に出力する。
【０１５２】
従って、データ線駆動回路１０１内の各ＴＦＴに特性変化によるタイミングずれがなく、よって、サンプリング信号Ｓｍと初期状態信号Ｓinpとの間にパルス幅のずれ又はタイミングのずれがないとき（すなわち、サンプリング信号Ｓｍと初期状態信号Ｓinpとが同じタイミングで「ＬＯＷ」から「ＨＩＧＨ」に変化したとき）は、保持回路９ｂは、「０」（すなわち、当該ずれが「０」）をその内容とする制御信号Ｓcを出力する。
【０１５３】
一方で、図７に示すように、データ線駆動回路１０１内の各ＴＦＴに特性変化による遅延が発生しており、よって、サンプリング信号Ｓｍが「ＬＯＷ」から「ＨＩＧＨ」に変化するタイミングが、初期状態信号Ｓinpが「ＬＯＷ」から「ＨＩＧＨ」に変化するタイミングより遅くなったときは、保持回路９ｂは、当該遅延に対応するモニタ用クロック信号Ｓmkのパルス数（図７の場合４パルス）をその内容とする制御信号Ｓcを出力する。
【０１５４】
これにより、タイミングジェネレータ２は、上述したように制御信号Ｓcに含まれる当該ずれを示すパルス数が零となるように上記イネーブル信号Ｓenbのパルスタイミングを進める制御を行い、これにより上記データ線駆動回路１０１内のＴＦＴの特性変化を打ち消し、当該特性変化に起因する動作遅延を補償して上記ゴースト（図１０参照）の発生を抑制する。一方、サンプリング信号Ｓｍの位相が、温度上昇により進んだ場合は、初期状態信号Ｓinpよりサンプリング信号Ｓｍの方が早くなり、それに応じた計数値Ｓｃｃに応じて、サンプリング信号Ｓｍの位相の進み程度を示す制御信号Ｓｃを出力し、上記イネーブル信号Ｓenbのパルスタイミングを遅延制御し、データ線駆動回路１０１内のTFTの特性変化を打ち消し、当該特性変化に起因する動作変動を補償して上記ゴースト（図１０参照）の発生を抑制する。
【０１５５】
次に、データ線駆動回路１０１内のＴＦＴにおける特性変化のための動作遅延を示すサンプリング信号Ｓｍの電圧値が、当該サンプリング信号Ｓｍの初期状態の電圧値を示す初期状態信号Ｓinvの電圧値からどの程度ずれているかを示す制御信号Ｓbcの生成動作について説明する。
【０１５６】
減算回路９ｃの一方の入力端子には、上記サンプリング信号Ｓｍが入力されている。
【０１５７】
一方、減算回路９ｃの他方の入力端子には、サンプリング信号Ｓｍの初期状態における電圧値を示す上記初期状態信号Ｓinvが入力されている。
【０１５８】
そして、減算回路９ｃは、初期状態信号Ｓinvに含まれている電圧値からサンプリング信号Ｓｍの電圧値を減算し、その差（すなわち、サンプリング信号Ｓｍの電圧値と初期状態信号Ｓinvにより示される電圧値との差）を示す制御信号Ｓbcを出力する。この減算回路９ｃは、具体的には、デジタル的に減算する場合は、サンプリング信号Ｓｍの信号電圧をデジタル信号に変換するアナログ−デジタル変換器を有し、初期状態信号Ｓinvとしては、正常な状態における電源部７かの電源供給に基づくサンプリング信号の電圧値のデジタル化した信号を入力し、両者の差を減算する。アナログ的に減算する場合は、初期状態信号Ｓinvをアナログ電圧値として入力し、サンプリング信号Ｓｍとの電圧差を感知し、その電圧差をアナログ−デジタル変換器にてデジタル信号に変換する。このようにして、電圧差を示す制御信号Ｓbcを出力する。この制御信号Ｓbcも、Ｓｃ同様に複数ビットからなるデジタル信号として出力されるものである。
【０１５９】
これにより、電源部７は、当該制御信号Ｓbcで示される電圧差がほぼ零となるように特に上記電源電圧Ｓd５の供給電圧値を変化させ、これにより電源部７の特性変化による上記双方向シフトレジスタへ供給される電源電圧の変動を打ち消し、当該電源電圧の変動に起因するデータ線駆動回路１０１の動作遅延を補償して上記ゴースト（図１０参照）の発生を抑制する。
【０１６０】
以上説明したように、実施形態の液晶装置の動作によれば、駆動パルス幅及び電圧値について、現在の双方向シフトレジスタ１１１の駆動状態とその初期駆動状態との差を示す制御信号Ｓc及びＳbcを出力し、これに基づいて、現在の駆動状態が初期駆動状態に復帰するように、データ線駆動回路１０１を制御して液晶を駆動させるので、常に初期駆動状態を維持して良好に液晶を駆動することができる。
【０１６１】
また、駆動状態記憶回路８に当該初期駆動状態を予め記憶しておき、その初期駆動状態と現在の駆動状態とを比較回路９で比較することにより上記制御信号Ｓc及びＳbcを出力して現在の駆動状態を初期駆動状態に復帰させるので、簡易な構成で常に初期駆動状態を維持しつつ液晶を駆動することができる。
【０１６２】
更に、データ線駆動回路１０１からのサンプリング信号Ｓｍに基づいて現在の駆動状態を取得するので、正確に現在の駆動状態を認識して初期駆動状態に復帰させることができる。
【０１６３】
更にまた、サンプリング信号Ｓｍの現在の位相を初期状態信号Ｓinpにより示される位相と比較して制御信号Ｓcを出力するので、サンプリング信号Ｓｍの位相遅れを正確に認識して現在の位相を初期位相に復帰させることにより現在の駆動状態を初期駆動状態に復帰させることができる。
【０１６４】
また、タイミングジェネレータ２によりイネーブル信号Ｓenbの位相を制御することにより、現在の位相と初期位相との差をほぼ零とするので、確実に現在の位相を初期位相に復帰させることができる。
【０１６５】
更に、サンプリング信号Ｓｍの現在の電圧値を初期状態信号Ｓinvにより示される電圧値と比較して制御信号Ｓbcを出力するので、各イネーブル回路の出力信号の電圧低下又は電圧上昇を正確に認識して現在の電圧値を初期電圧値に復帰させることにより電圧低下等に基づいて動作遅延の影響を排除して現在の駆動状態を初期駆動状態に復帰させることができる。
【０１６６】
更にまた、常に初期駆動状態を維持して良好に液晶装置Ｓを駆動することができる。
【０１６７】
なお、上述の実施形態では、データ線駆動回路１０１における動作遅延をモニタするためのサンプリング信号Ｓｍとして、当該データ線駆動回路１０１から出力されるサンプリング信号Ｓｎを用いたが、これ以外に、例えば、図３に示すＳ１、…、Ｓｎのいずれのサンプリング信号であってもサンプリング信号Ｓｍとして同様の役割を担わせることができ、この場合でも、上記実施形態と同様の効果を奏することができる。
【０１６８】
更に、上述の実施形態では、比較回路９において、制御信号Ｓｃを生成するためにモニタ用クロック信号Ｓmkを用いたが、これ以外に、例えば、初期状態信号Ｓinpが「ＬＯＷ」から「ＨＩＧＨ」に変化するタイミングで「ＬＯＷ」から「ＨＩＧＨ」に変化し、更にサンプリング信号Ｓｍが「ＬＯＷ」から「ＨＩＧＨ」に変化するタイミングで「ＨＩＧＨ」から「ＬＯＷ」に変化する信号を制御信号Ｓcとして出力することもできる。
【０１６９】
この場合には、タイミングジェネレータ２において制御信号Ｓcのパルス幅を検出し、それがほぼ零となるようにイネーブル信号Ｓenbのパルス幅及びタイミングを制御することにより、データ線駆動回路１０１における動作遅延を補償することとなる。
【０１７０】
また、データ線駆動回路１０１がイネーブル信号Ｓenbにより駆動されるものでないときは、サンプリング信号Ｓｍの代わりとして図３の双方向シフトレジスタ１１１のエンドパルス信号（図３中符号Ｓepにより示す。）を比較回路９へ入力し、その出力である制御信号Ｓcに基づいて上記クロック信号Ｓcklの位相又はタイミングをタイミングジェネレータ２により制御することにより、上記実施形態と同様に当該双方向シフトレジスタ１１１内のＴＦＴの特性変化を打ち消し、当該特性変化に起因する動作遅延を補償して上記ゴースト（図１０参照）の発生を抑制させることができる。
【０１７１】
更に、本発明は、データ線駆動回路１０１における動作遅延を補償するためだけでなく、走査線駆動回路１０４における動作遅延を補償する場合にも同様に適用することができる。
【０１７２】
また、上述の実施形態では、サンプリング信号Ｓｍのタイミングが初期状態信号Ｓinpにより示されるタイミングに比して遅延している場合について説明したが、これ以外に、サンプリング信号Ｓｍのタイミングが初期状態信号Ｓinpにより示されるタイミングに比して進んでいる場合にも、同様に比較回路９によりそのずれを検出し、タイミングジェネレータ２によりイネーブル信号Ｓenbのタイミングを当該ずれ分だけ早めることによりそのずれを補償することができる。
【０１７３】
更にまた、制御信号Ｓc又はＳbcに基づいて、画像信号ＶＩＤ１乃至ＶＩＤ６の位相及び電圧値を信号処理部３又はＳ／Ｐ変換回路６等において制御することにより、上述した動作遅延によるゴーストを防止するように構成することもできる。制御信号Ｓｃに基づいてＳ／Ｐ変換回路６においてタイミング制御する場合は、サンプリング信号Ｓｍのタイミングの変動に追従するように、Ｓ／Ｐ変換回路６から出力される画像信号ＶＩＤ１乃至ＶＩＤ６の出力タイミングを変化制御する。具体的には、サンプリング信号Ｓｍが遅延した場合は、水平走査期間内において時系列に出力される一水平走査分の画像信号の出力タイミングをそのタイミング遅延分だけ遅らせる。それにより、サンプリングタイミングと画像信号の伝送タイミングを同期化する。サンプリング信号Ｓｍのタイミングが早まった場合は、逆にＳ／Ｐ変換回路６からの出力タイミングを早めるように制御すればよい。
【０１７４】
更にまた、本発明は、ＴＦＴを基板上に形成した液晶パネル等の電気光学装置だけでなく、基板を半導体基板に置き換えてＴＦＴを電界効果トランジスタに置き換え、ガラス等の透明基板と半導体基板により液晶を挟持する一対の基板を構成し、半導体基板に形成した電界効果トランジスタにより画素部のスイッチング素子やサンプリング回路のスイッチや駆動回路を構成した電気光学装置にも、同様に適用できる。さらに、例えば、エレクトロルミネッセンス素子等を用いた自発光型のアクティブマトリクス型表示装置に対して適用することも可能である。
【０１７５】
【発明の効果】
以上説明したように、本発明によれば、電気光学素子の第２時点での駆動状態とそれより前の第１時点での駆動状態との差を示す差信号を出力し、これに基づいて、第２時点での駆動状態が第１時点での駆動状態に復帰するように駆動手段を制御して電気光学素子を駆動させるので、常に第１時点における駆動状態を維持して電気光学素子の駆動することができる。
【０１７６】
より具体的には、例えば、マトリクス型の液晶素子を含む液晶装置において、特性変化の影響の出易いデータ線駆動回路を駆動制御するに際して各液晶素子の初期駆動状態を常に維持するように駆動制御するので、常に良好に各液晶素子を駆動して表示することができる。
【図面の簡単な説明】
【図１】実施形態の液晶装置の概要構成を示すブロック図である。
【図２】液晶装置に含まれる液晶パネルを構成するＴＦＴアレイ基板上に設けられた各種配線、周辺回路等の構成を示す平面図である。
【図３】液晶パネルに含まれるデータ線駆動回路及びその周辺部の構成を示す回路図である。
【図４】データ線駆動回路の動作を示すタイミングチャートであり、（ａ）は第１の場合を示すタイミングチャートであり、（ｂ）は第２の場合を示すタイミングチャートである。
【図５】クロックドインバータの具体的構成を示す回路図である。
【図６】比較回路の構成を示す回路図である。
【図７】比較回路の動作を示すタイミングチャートである。
【図８】画像信号と他の信号の関係を示すタイミングチャートであり、（ａ）は画像信号と画像信号の関係を示すタイミングチャートであり、（ｂ）は画像信号とサンプリング回路の動作タイミングとの関係を示すタイミングチャートであり、（ｃ）は画像信号、画像信号及びサンプリング回路の動作タイミングの関係を示すタイミングチャートである。
【図９】従来技術の問題点を示す図であり、（ａ）はサンプリングタイミングが遅延した場合を示すタイミングチャートであり、（ｂ）はサンプリングタイミングが早くなった場合を示すタイミングチャートであり、（ｃ）は画像信号パルス幅が鈍った場合を示すタイミングチャートである。
【図１０】ゴーストの発生状態を例示する図であり、（ａ）は第１の場合を示す図であり、（ｂ）は第２の場合を示す図である。
【符号の説明】
１…ＴＦＴアレイ基板
２…タイミングジェネレータ
３…信号処理部
４…Ｄ／Ａコンバータ
５…増幅器
６…Ｓ／Ｐ変換回路
７…電源部
８…駆動状態記憶回路
９…比較回路
９ａ…カウンタ
９ｂ…保持回路
９ｃ…減算回路
１１…画素電極
３１…走査線（ゲート電極）
３０、３０２…ＴＦＴ
３１’…容量線
３５…データ線（ソース電極）
１０１…データ線駆動回路
１０４…走査線駆動回路
１１１、１２１、１３１…双方向シフトレジスタ
１１２ａ、１１２ｂ…イネーブル回路
１１４、１１５、１１６、１１７…クロックドインバータ
２００…液晶パネル
３０１…サンプリング回路
Ｃ…コンピュータ
Ｓ…液晶装置
ＤＰ…画面
Ｓsyc…同期信号
Ｓvid、ＶＩＤ１乃至ＶＩＤ６…画像信号
Ｓckp、Ｓckl…クロック信号
Ｓmk…モニタ用クロック信号
Ｓenb…イネーブル信号
Ｓp…処理画像信号
Ｓa…アナログ画像信号
Ｓap…増幅画像信号
Ｓd１、Ｓd２、Ｓd３、Ｓd４、Ｓd５…電源電圧
Ｓep…エンドパルス信号
Ｓbc、Ｓc…制御信号
Ｓcc…カウント信号
Ｓinp、Ｓinv…初期状態信号
Ｓd…制御信号
Ｓiv、ＤINV…反転信号
Ｄ…転送方向制御信号
ＥＮＢ１…第１イネーブル信号
ＥＮＢ２…第２イネーブル信号
Ｓ１、Ｓ２、Ｓ３、…、Ｓｎ、Ｓｍ…サンプリング信号
【発明の属する技術分野】
本発明は、アクティブマトリクス型の液晶装置に代表される電気光学装置における駆動制御装置の技術分野に属し、より詳細には、各電気光学装置の駆動状態を良好に維持するように駆動制御するための駆動制御装置の技術分野に属する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶装置を例として電気光学装置の従来の技術を説明すると、当該液晶装置は、マトリクス状に配置された各画素部毎に液晶層に電圧を印加するための画素電極と当該画素電極に後述する画像信号を印加して対応する液晶層を駆動するためのスイッチング素子（具体的には、例えば、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）やダイオード等の二端子型非線形素子）を備えている。
【０００３】
また、各画素部には、上記スイッチング素子におけるオン／オフを制御するための走査信号を各スイッチング素子に印加するための複数の走査線が配置されていると共に、当該走査線と各画素部において交差するように複数のデータ線が配置されている。
【０００４】
そして、各走査線は、走査線駆動回路に接続されており、当該走査線駆動回路において所定のタイミングで各走査線に供給すべき上記走査信号が生成される。
【０００５】
一方、各データ線は、夫々にデータ線駆動回路に接続されており、当該データ線駆動回路からは、シリアル伝送される画像信号を順次サンプリングして、サンプリングされた画像信号が各データ線に供給される。
【０００６】
そして、順次サンプリングされデータ線に供給された画像信号は、各画素部のスイッチング素子が走査信号によりオン状態となっている期間に当該スイッチング素子を介して各画素部内の画素電極に供給され、各画素電極と対向電極との間に介在する液晶層に画像信号に応じた駆動電圧が印加され、これにより当該液晶層の液晶分子配列が変化して画像信号に対応する画像が表示されることとなる。
【０００７】
ところで、上記従来の液晶装置においては、その解像度を向上させるために、外部から供給されるシリアル画像信号を複数のパラレル画像信号に変換（以後、相展開という）し、データ線駆動回路に供給することが行われている。この相展開技術について、外部からの画像信号を６相展開する場合を例としてその概要を説明する。
【０００８】
各画素部内のスイッチング素子に対して順次画像信号を供給する場合には、上述のように画像信号をサンプリングして当該スイッチング素子に印加することが必要となるが、このとき、サンプリング用ＴＦＴの応答速度が、シリアル伝送される画像信号の伝送周波数に追随できない場合がある。
【０００９】
そこで、画像信号の伝送周波数が高くなったときに、サンプリング用ＴＦＴの応答速度が遅くとも画像信号の伝送周波数に追従できるように、図８（ａ）に示すように、入力される画像信号を、そのドットクロック毎に６つのパラレルな画像信号（図８（ａ）において、符号ＶＩＤ１乃至ＶＩＤ６で示す。）に展開し、一画素データあたりのデータ時間長を伸長して、複数の画像信号を並列出力することにより、サンプリング用ＴＦＴによるサンプリング期間を長くする技術が開発されており、これがいわゆる相展開技術である。
【００１０】
なお、図８（ａ）内の画像信号における各番号は、夫々に対応するデータ線に供給されるべき画像信号を示している。
【００１１】
そして、相展開後の各画像信号ＶＩＤ１乃至ＶＩＤ６をサンプリングし各データ線に順次供給することにより、各サンプリング用ＴＦＴのスイッチングのオン期間を、例えば図８（ｂ）（当該図８（ｂ）においては、各サンプリング用ＴＦＴをオンさせるサンプリング信号を夫々Ｓ／Ｈ１乃至Ｓ／Ｈ７…と示している。）のように画像信号における４ドットクロック分の長さに伸張しても、入力されるシリアル画像信号の伝送周波数に追従して、各データ線に画像信号を供給することができる。
【００１２】
すなわち、例えば画像信号ＶＩＤ１の場合には、図８（ｃ）に示すように、６ドットクロック分の長さに伸長された各データ（１番目のデータ、７番目のデータ、１３番目のデータ、……）を４ドットクロック分のサンプリング信号で順次サンプリングし、対応する１番目のデータ線、７番目のデータ線、１３番目のデータ線・・・・・・に順次供給する。他の画像信号ＶＩＤ２乃至６についても、同様に、４ドットクロック分のサンプリング信号に応じて各データをそれぞれサンプリングし、対応する順番のデータ線に供給する。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の相展開による液晶装置の駆動技術によると、主としてデータ線駆動回路を構成するトランジスタの経時劣化に伴って、そのサンプリングタイミングが初期状態から変化し、結果として画像表示時にいわゆるゴーストが発生してしまう場合があるという問題点があった。また、液晶装置の使用環境温度の影響によっても、トランジスタの特性が変化して、正規の初期状態からサンプリングタイミングが変化し、同様にゴーストが発生してしまう問題もあった。
【００１４】
すなわち、上記図８（ｃ）に示す画像信号の伝送タイミングとサンプリングタイミングとの関係は、あくまでデータ線駆動回路を構成するトランジスタに経時劣化や温度変化による特性変化がない理想的な状態が維持された場合のタイミングの関係を示すものであり、実際には、当該データ線駆動回路を構成するトランジスタの特性変化により、このタイミングの関係がずれる場合があり、その場合に上記ゴーストが発生するのである。
【００１５】
より具体的に、図９を用いて画像信号ＶＩＤ１とこれに対応するサンプリング用ＴＦＴがオンとなるタイミング（図９において、符号Ｓ／Ｈ１、Ｓ／Ｈ７又はＳ／Ｈ１３で示す。）を例として説明する。
【００１６】
先ず、図８（ｃ）に示すサンプリング用ＴＦＴのオンとなるタイミングが正常であるのに対し、 図９（ａ）に示す様にサンプリング用ＴＦＴのオンとなるタイミングが本来のタイミングから３ドットクロック分遅れた場合には、例えば１番目のサンプリング用ＴＦＴは１番目のデータの期間に加え図９（ａ）中符号Ｔで示される７番目のデータの期間にもオン状態になることとなる。
【００１７】
従って、７番目のデータが、１番目のサンプリング用ＴＦＴに対応するデータ線と本来の７番目のサンプリング用ＴＦＴに対応するデータ線の双方に印加されることとなり、結果として、画面ＤＰ上では、図１０（ａ）に示すように、本来のキャラクタ（図１０（ａ）の場合は実線で示す「Ａ」というキャラクタ）に対して走査方向と反対方向にゴースト（図１０（ａ）中点線で示す。）が現れることとなる。
【００１８】
一方、図９（ｂ）に示すように、サンプリング用ＴＦＴのオンとなるタイミングが本来のタイミングから３ドットクロック分早まった場合には、例えば１３番目のサンプリング用ＴＦＴは１３番目のデータの期間に加え図９（ｂ）中符号Ｔで示される７番目のデータの期間にもオン状態になることとなる。
【００１９】
従って、７番目のデータが、本来の７番目のサンプリング用ＴＦＴに対応するデータ線と１３番目のサンプリング用ＴＦＴに対応するデータ線の双方に印加されることとなり、結果として、画面ＤＰ上では、図１０（ｂ）に示すように、本来のキャラクタに対して走査方向と同じ方向にゴーストが現れることとなる。
【００２０】
なお、図１０（ａ）又は（ｂ）に示す場合に、画像信号を６相展開したときには、ゴーストは本来のキャラクタから６画素分離れた位置に現れる。
【００２１】
また、上述した以外に、ゴーストが現れる原因としては、図９（ｃ）に示すように、サンプリング用ＴＦＴのゲート電極に供給されてスイッチングするサンプリング信号の電圧レベルが低くなって、ＴＦＴのスイッチングの応答速度が低下することにより、結果としてサンプリングタイミングが遅延し、ゴーストとなる場合もある。また、サンプリング信号の電圧レベルが低いと、サンプリング用ＴＦＴのスイッチングが不十分となって、サンプリングされてデータ線に供給される画像信号の電圧レベルが鈍った電圧波形となり、本来一定電圧となるべき画像信号が一定電圧とならず、結果としてゴーストとなる場合もある。また、データ線駆動回路の電源電圧が高くなって、サンプリング用ＴＦＴのサンプリング開始タイミングが早まって、結果としてゴーストを起こすことも考えられる。
【００２２】
なお、以上のような課題は、ＴＦＴに限定されるものではなく、半導体基板を用いた反射型液晶パネルのように、スイッチング素子や駆動回路の回路素子を半導体基板に形成した電界効果トランジスタ（ＦＥＴ）により構成した場合でも同様である。
【００２３】
そこで、本発明は、上記の各問題点に鑑みて為されたもので、その課題は、駆動回路を構成するトランジスタ等が特性変化した場合でも、現時点よりも前の駆動状態でこれらを駆動させることにより、電気光学装置としての良好な動作状態を維持することが可能な駆動制御装置及びそれを備えた電気光学装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記の課題を解決するために、本発明においては、マトリクス状に配置された画素部と、該画素部を駆動する駆動手段を有する電気光学装置の駆動制御装置において、第１時点での前記電気光学装置の駆動状態と、前記第１時点より後の第２時点での前記電気光学装置の駆動状態とを比較し、前記第１時点と前記第２時点での駆動状態の差を示す差信号を出力する比較手段と、前記差信号に基づいて、前記第２時点での駆動状態が前記第１時点での駆動状態に復帰するように、前記駆動手段を制御する駆動制御手段とを備え、前記駆動手段は、出力信号を順次出力する複数段のシフトレジスタと、前記シフトレジスタから順次出力される前記出力信号の信号幅を狭めてサンプリング信号を順次出力する複数のイネーブル回路と、該イネーブル回路から出力される前記サンプリング信号を受けて画像信号をサンプリングし前記画素部に供給する複数のスイッチとを有し、前記比較手段は、前記複数のイネーブル回路のいずれかから出力される前記サンプリング信号に基づいて、前記第２時点での駆動状態の情報を得ることを特徴とする。
【００２５】
よって、第１時点での駆動状態と第２時点での駆動状態との差を示す差信号を出力し、これに基づいて、第２時点での駆動状態が第１時点での駆動状態に復帰するように、駆動手段を制御するので、常に第１時点における駆動状態を維持して電気光学装置を駆動することができる。
【００２６】
また、上記の課題を解決するために、本発明においては、前記比較手段は、前記第１時点での駆動状態の情報を記憶する記憶手段を備え、前記第２時点での駆動状態の情報と当該記憶されている第１時点での駆動状態の情報とを比較することにより前記差信号を出力することを特徴とする。
【００２７】
よって、第１時点での駆動状態の情報を予め記憶しておき、当該駆動状態情報と第２時点での駆動状態情報とを比較することにより差信号を出力して第２時点での駆動状態を記憶した駆動状態に復帰させるので、簡易な構成で常に第１時点における駆動状態を維持しつつ電気光学装置を駆動することができる。
【００２８】
更に、上記の課題を解決するために、本発明においては、前記駆動手段は、複数段のシフトレジスタと、該シフトレジスタから順次出力される出力信号の信号幅を狭めてサンプリング信号を順次出力する複数のイネーブル回路と、該イネーブル回路から出力されるサンプリング信号を受けて画像信号をサンプリングし前記画素に供給する複数のスイッチとを有し、前記比較手段は、前記複数のイネーブル回路のいずれかから出力される前記サンプリング信号に基づいて、前記第２時点での駆動状態の情報を得ることを特徴とする。
【００２９】
よって、複数のイネーブル回路の予め設定されたいずれかから出力されるサンプリング信号に基づいて第２時点での駆動状態を得ることにより、サンプリングタイミングの位相ずれに最も影響する信号を抜き出すことになるので、適切に駆動状態を認識して第１時点における駆動状態に復帰させることができる。
【００３０】
更にまた、上記の課題を解決するために、本発明においては、前記比較手段は、前記第２時点での前記サンプリング信号のタイミング情報と、前記第１時点での前記サンプリング信号のタイミング情報とを比較し、当該２つのサンプリング信号のタイミング差を示す前記差信号を出力すると共に、前記駆動制御手段は、当該差信号に基づいて、前記２つのサンプリング信号のタイミング差がほぼ零となるように前記駆動手段を制御することを特徴とする。
【００３１】
よって、サンプリング信号の位相等のタイミング情報を第１時点での位相等のタイミング情報と比較して差信号を出力するので、サンプリング信号のタイミングずれを正確に認識して第１時点におけるタイミングに復帰させることにより、当該第１時点における駆動状態に復帰させることができる。
【００３２】
また、上記の課題を解決するために、本発明においては、前記駆動制御手段は、前記サンプリング信号のタイミングを制御するために前記イネーブル回路に供給するイネーブル信号のタイミングを制御することを特徴とする。
【００３３】
よって、イネーブル信号の位相等のタイミングを制御することにより、第２時点での位相等のタイミングと第１時点での位相等のタイミングとの差をほぼ零とするようにサンプリング信号を生成させるので、確実に第１時点におけるタイミングに復帰させることができる。
【００３４】
更に、上記の課題を解決するために、本発明においては、前記駆動制御手段は、前記サンプリング信号のタイミングを制御するために前記シフトレジスタに供給するシフトクロック信号のタイミングを制御することを特徴とする。
【００３５】
よって、シフトレジスタのシフトクロック信号の位相等のタイミングを制御して、そこから出力されるサンプリング信号の位相等のタイミングを制御することにより、第１時点でのタイミングと第２時点でのタイミングとの差をほぼ零とするようにサンプリング信号を生成させるので、確実に第１時点における駆動タイミングに復帰させることができる。
【００３６】
更にまた、上記の課題を解決するために、本発明は、マトリクス状に配置された画素部と、該画素部を駆動する駆動手段を有する電気光学装置の駆動制御装置において、第１時点での前記電気光学装置の駆動状態と、前記第１時点より後の第２時点での前記電気光学装置の駆動状態とを比較し、前記第１時点と前記第２時点での駆動状態の差を示す差信号を出力する比較手段と、前記差信号に基づいて、前記第２時点での駆動状態が前記第１時点での駆動状態に復帰するように、前記駆動手段を制御する駆動制御手段とを備え、前記駆動手段は、出力信号を順次出力する複数段のシフトレジスタを有し、前記比較手段は、前記シフトレジスタから出力される前記出力信号の電圧値に基づいて、前記第２時点での駆動状態の情報を得ることを特徴とする。
【００３７】
よって、駆動手段の、第１時点と第２時点の電圧差情報に基づいて、電圧低下又は電圧上昇による駆動状態の差を感知し、適切に第１時点における駆動状態に復帰させることができる。
【００３８】
更にまた、上記の課題を解決するために、本発明においては、前記駆動手段は、複数段のシフトレジスタと、該シフトレジスタからの出力信号に基づき画像信号をサンプリングし前記画素に供給する複数のスイッチとを有し、前記比較手段は、前記第１時点での前記シフトレジスタの所定段からの出力信号の電圧情報と、前記第２時点での前記シフトレジスタの所定段からの出力信号の電圧情報とを比較し、当該２つの電圧の差を示す前記差信号を出力すると共に、前記駆動制御手段は、当該差信号に基づいて、前記２つの電圧の差がほぼ零となるように前記駆動手段に対して供給する電源電圧を制御することを特徴とする。
【００３９】
よって、シフトレジスタの電源電圧を制御して、シフトレジスタの動作スピードを制御することにより、第１時点と第２時点での電源電圧の差をほぼ零とするように駆動手段に電源供給するので、画像信号のサンプリングタイミングのずれを第１時点における状態まで復帰させることができる。
【００４０】
また、上記の課題を解決するために、本発明は、上記のいずれかの発明の駆動制御装置を備える電気光学装置を提供するものである。また、前記比較手段は、前記比較手段における比較処理の際の基準クロック信号となるモニタ用クロック信号を用いて前記差信号を出力することを特徴とする。また、前記比較手段は、前記サンプリング信号のパルス幅及びそのタイミングが、前記第１時点での駆動状態を示す初期状態信号のパルス幅及びタイミングからどの程度ずれているかを示す前記差信号を出力することを特徴とする。また、前記駆動制御手段は、シリアル／パラレル変換回路、又は、外部から供給される信号に対して所定の信号処理を施すための信号処理部において前記駆動手段を制御することを特徴とする。
【００４１】
【発明の実施の形態】
次に、本発明の好適な実施の形態について、図１乃至図７を用いて説明する。
【００４２】
なお、以下に説明する実施の形態においては、マトリクス状に配置された複数の画素のそれぞれにＴＦＴからなるスイッチング素子を備えた画素部と、当該画素部を駆動するための駆動手段としての駆動回路とが同一基板上に一体的に構成された液晶パネルと、当該液晶パネルを駆動制御するための駆動制御装置とを含む液晶装置を用いて説明する。
【００４３】
ここで、図１は実施形態の液晶装置の概要構成を示すブロック図であり、図２は液晶パネルを構成する一対の基板のうちのＴＦＴアレイ基板（画素毎に上記ＴＦＴが形成された基板）上に設けられた各種配線、周辺回路等の構成を示す平面図であり、図３は液晶パネルに内蔵されるデータ線駆動回路及びその周辺部の構成を示す回路図であり、図４はデータ線駆動回路の動作を示すタイミングチャートであり、図５はデータ線駆動回路におけるクロックドインバータの具体的構成を示す回路図であり、図６は液晶装置に含まれる比較回路の構成を示す回路図であり、図７は比較回路の動作を示すタイミングチャートである。
【００４４】
（Ｉ）液晶装置の全体構成及び動作
始めに、液晶装置の全体構成について、図１を用いて説明する。
【００４５】
図１に示すように、実施形態の液晶装置Ｓは、外部のコンピュータＣから出力される画像信号Ｓvid及び同期信号Ｓsyc（画像信号Ｓvidに対応する画像を実際に表示させるための垂直同期信号、水平同期信号等を含む同期信号Ｓsyc）に基づいて、当該画像信号Ｓvidに対応する画像を表示するものである。
【００４６】
より具体的には、画素部を含む液晶パネル２００と、駆動制御手段としてのタイミングジェネレータ２と、信号処理部３と、Ｄ／Ａコンバータ４と、増幅器５と、シリアル／パラレル変換回路（以下、Ｓ／Ｐ変換回路または相展開回路という）６と、電源部７と、電気的に書き込み可能な記憶手段としての駆動状態記憶回路８と、比較手段としての比較回路９と、により構成されている。
【００４７】
次に、概要動作を説明する。
【００４８】
タイミングジェネレータ２は、外部のコンピュータＣから供給される同期信号Ｓsycに基づいて、液晶パネル２００を駆動するタイミングの基準となるクロック信号Ｓckl並びにイネーブル信号Ｓenbと、液晶パネル２００の走査開始タイミングや走査方向を設定する制御信号Ｓdを生成し、液晶パネル２００に出力する。ここで、上記制御信号Ｓdには、後述するように複数種類の制御信号等が含まれている。
【００４９】
また、これと並行して、タイミングジェネレータ２は、信号処理部３における信号処理を実行するためのクロック信号Ｓckpを生成して当該信号処理部３へ出力すると共に、比較回路９における後述の比較処理の際の基準クロック信号となるモニタ用クロック信号Ｓmkを生成して当該比較回路９に出力する。
【００５０】
一方、信号処理部３は、外部のコンピュータＣから供給される画像信号Ｓvid（実際に表示すべき画像情報を含む）に対して同期信号分離等の所定の信号処理を施し、信号処理された画像信号Ｓpを生成してＤ／Ａコンバータ４へ出力する。
【００５１】
これにより、Ｄ／Ａコンバータ４は、当該画像信号Ｓpをディジタル／アナログ変換し、アナログ画像信号Ｓaを生成して増幅器５へ出力する。
【００５２】
次に、増幅器５は、アナログ画像信号Ｓaを所定の増幅率によって増幅し、画像信号Ｓapを生成してＳ／Ｐ変換回路６に出力する。
【００５３】
そして、Ｓ／Ｐ変換回路６は、画像信号Ｓapを６個の並列な画像信号に相展開し、夫々画像信号ＶＩＤ１乃至ＶＩＤ６を生成して液晶パネル２００に入力する。
【００５４】
これにより、液晶パネル２００では、後述するように、制御信号Ｓd、クロック信号Ｓckl及びイネーブル信号Ｓenbを用いて、画像信号ＶＩＤ１乃至ＶＩＤ６に対応する画像を表示する。
【００５５】
ここで、電源部７は、上述した各構成部材の動作に供される電源電圧を生成し、電源電圧Ｓd１、Ｓd２、Ｓd３、Ｓd４及びＳd５を夫々生成して信号処理部３、Ｄ／Ａコンバータ４、増幅器５、Ｓ／Ｐ変換回路６並びに液晶パネル２００へ供給する。
【００５６】
また、液晶パネル２００における後述するイネーブル回路の最終段からは、後述するデータ線駆動回路の動作状態（より具体的には、画像信号をサンプリングしてデータ線に出力するタイミングのずれ状態及びデータ線駆動回路の電源電圧状態）を示すサンプリング信号Ｓmが出力され、比較回路９に入力されている。
【００５７】
このとき、サンプリング信号Ｓmにおいては、上記データ線駆動回路を構成する各ＴＦＴが経時劣化または温度変化などにより特性変化した場合、図９で述べたように当該サンプリング信号Ｓmが正規のタイミングより早くなったり、また遅くなったりすることとなる。
【００５８】
一方、駆動状態記憶回路８内には、サンプリング信号Ｓmの初期状態（すなわち、液晶装置Ｓが工場出荷される初期状態）におけるそのパルス幅及びそのタイミング並びにその電圧値に関するデータが記憶されており、当該初期状態のパルス幅やその出力タイミングが初期状態信号Ｓinpとして比較回路９に出力されると共に、当該初期状態の電圧値が初期状態信号Ｓinvとして比較回路９に出力される。具体的には、駆動状態記憶回路８は、記憶データに応じてタイミングジェネレータ２から供給される基準クロック信号を可変分周可能なプログラマブル分周器を有しており、記憶データに応じて周期的にパルスＳinpを出力する。初期状態において、サンプリング信号Ｓｍの出力されるタイミングに一致するタイミングでパルスＳinpが出力されるようにデータ設定して記憶すれば、初期状態ではサンプリング信号ＳｍとパルスＳinpがほぼ一致するようになる。また、駆動状態設定回路８には、液晶パネル２００の駆動回路に電源部７から供給する電圧値情報も記憶され、Ｓinvとして出力される。
【００５９】
これらにより、比較回路９は、モニタ用クロック信号Ｓmkに応じて周期的に、サンプリング信号Ｓm のパルス幅あるいはその出力タイミングと初期状態信号Ｓinpにより示されるパルス幅あるいは出力タイミングとを比較し、当該サンプリング信号Ｓmのパルス幅やその出力タイミングが初期状態信号Ｓinpにより示されるパルス幅や出力タイミングからどの程度ずれているかを検出し、当該タイミングずれの程度を示す制御信号Ｓcを生成してタイミングジェネレータ２に出力する
そして、タイミングジェネレータ２は、制御信号Ｓcに応じて、データ線駆動回路内のＴＦＴの特性変化によりタイミングがずれた時間軸とは逆方向の時間軸にサンプリング信号Ｓmのタイミングを移行させるように、上記イネーブル信号Ｓenbのパルス幅あるいは出力タイミングを制御し、制御信号Ｓcに示されるタイミングずれがほぼ零となるようにする。これにより、ＴＦＴの特性変化に起因するタイミングずれを補償して上記ゴースト（図１０参照）の発生を抑制する。
【００６０】
また、上記動作と並行して、比較回路９は、モニタ用クロック信号Ｓmkに応じて周期的に、データ線駆動回路から出力されるサンプリング信号Ｓmの電圧値と初期状態信号Ｓinvにより示される電圧値とを比較し、当該サンプリング信号Ｓmの電圧値が初期状態信号Ｓinvにより示される電圧値からどの程度電圧がずれているかを検出し、当該電圧ずれの程度を示す制御信号Ｓbcを生成して電源部７に出力する。
【００６１】
ここで、電源部７は、抵抗回路や昇圧回路等を用いて複数レベルの電源電圧を発生し、信号処理部３、Ｄ／Ａコンバータ４、増幅器５、Ｓ／Ｐ変換回路６及び液晶パネル２００に対して、それぞれに応じた電源電圧Ｓd１、Ｓd２、Ｓd３、Ｓd４及びＳd５を供給する電源回路であるが、電源部７内の回路素子の経時劣化や温度変化による特性変化によって、供給する電源電圧が変動することがある。
【００６２】
従って、電源部７は、上記制御信号Ｓbcで示される電圧ずれがほぼ零となるように、特に液晶パネル２００のデータ線駆動回路に供給される上記電源電圧Ｓd５の電圧値を制御し（すなわち、上昇させるか又は降下させて）、当該電源電圧の変動に起因するデータ線駆動回路のサンプリング動作変化を補償して上記ゴースト（図１０参照）の発生を抑制する。
【００６３】
（II）液晶パネルの構成及び動作
次に、上記サンプリング信号Ｓmを生成する液晶パネル２００の細部構成及び動作について、図２を用いて説明する。
【００６４】
始めに、液晶パネル２００の全体構成について、図２を用いて説明する。
【００６５】
図２に示すように、液晶パネル２００は、例えば石英基板、ハードガラス等からなるＴＦＴアレイ基板１を備えている。
【００６６】
そして、当該ＴＦＴアレイ基板１上には、複数の画素部がマトリクス状に設けられており、この画素アレイにはＸ方向に複数配列され夫々がＹ方向に伸びるデータ線３５（ソース電極線）と、Ｙ方向に複数配列され夫々がＸ方向に伸びる走査線３１（ゲート電極線）が配置される。
【００６７】
このとき、各画素部は、各データ線３５と各走査線３１に交点に対応して設けられ、データ線３５と走査線３１に接続されたＴＦＴ３０と、ＴＦＴ３０に接続された画素電極１１と、蓄積容量１２からなる。
【００６８】
このうち、ＴＦＴ３０はデータ線３５と画素電極１１との間に接続され、導通した期間にデータ線３５に供給された画像信号を画素電極１１及び蓄積容量１２に印加する。
【００６９】
このとき、ＴＦＴ３０の導通状態又は非導通状態は、このゲート電極が接続された走査線３１を介して供給される走査信号に応じて夫々制御される。
【００７０】
更に、ＴＦＴアレイ基板１上には、画素電極１１に印加した電圧を長く維持する蓄積容量１２のための配線である容量線３１’（蓄電容量用電極）が、走査線３１に対して平行に形成され、画素電極１１と容量線３１’との間に上記蓄積容量１２が形成されている。
【００７１】
更にまた、ＴＦＴアレイ基板１上には、画像信号をサンプリングして複数のデータ線３５に夫々供給するサンプリング回路３０１と、データ線駆動回路１０１と、走査線駆動回路１０４とが、ＰチャネルＴＦＴとＮチャネルＴＦＴを回路素子として形成されている。
【００７２】
このうち、走査線駆動回路１０４は、いわゆる双方向シフトレジスタを有しており、電源部７から供給される電源電圧Ｓd５、タイミングジェネレータ２から供給されるクロック信号Ｓcklに含まれるＹシフトクロックやＹシフトスタートパルス、及び制御信号Ｓd等に基づいて、この双方向シフトレジスタから所定パルス幅及び所定タイミングの走査信号を生成し、走査信号を走査線３１にパルス的に線順次で印加するように構成されている。
【００７３】
このとき、当該シフトレジスタは垂直走査期間毎に供給されるＹシフトスタートパルスを受けてシフト開始し、水平走査期間毎に供給されるＹシフトクロックに同期してシフト動作することにより、そのシフトに応じて走査信号を水平走査期間毎に順次生成する。
【００７４】
これにより、各画素部では、走査信号が印加された走査線３１にゲート電極が接続されたＴＦＴ３０は導通状態となり、走査信号が印加されない走査線３１にゲート電極が接続されたＴＦＴ３０は非導通状態となる。
【００７５】
ここで、走査線駆動回路１０４は、制御信号Ｓdに含まれる転送方向制御信号に従って上記双方向シフトレジスタの転送方向を順方向又は逆方向に固定することにより、複数の走査線３１に対して、上から下の順序で走査信号を順次供給することも、下から上の順序で走査信号を順次供給することも可能に構成されている。
【００７６】
一方、データ線駆動回路１０１は、走査線駆動回路１０４と同様に後述するような双方向シフトレジスタを有している。当該双方向シフトレジスタは、電源部７から供給される電源電圧Ｓd５と、タイミングジェネレータ２から供給されるクロック信号Ｓcklに含まれるＸシフトクロックやＸシフトスタートパルス、及び制御信号Ｓd等に基づいてシフト動作する。このシフトレジスタは、水平走査期間毎に供給されるＸスタートパルスを受けてシフト開始しＸシフトクロックに同期してシフト動作する。
【００７７】
これにより、データ線駆動回路１０１は、シフトレジスタのシフト動作に伴って出力される信号のパルス幅を、タイミングジェネレータ２からのイネーブル信号Ｓenbにより制御して所定パルス幅及び所定タイミングのサンプリング信号を生成し、サンプリング回路３０１に出力する。
【００７８】
次に、サンプリング回路３０１は、各データ線３５に対して１つのサンプリング用ＴＦＴ３０２が接続されて構成されている。従って、データ線駆動回路１０１は、走査信号を印加する水平走査期間に、全てのサンプリング用ＴＦＴ３０２に対して、サンプリング信号線３０６を介してサンプリング信号を順次供給する。
【００７９】
これにより、サンプリング用ＴＦＴ３０２は、サンプリング信号をゲート電極に受けてスイッチングされ、画像信号線に供給された画像信号ＶＩＤ１乃至ＶＩＤ６をサンプリングして、各データ線３５に供給する。
【００８０】
そして、各データ線３５に供給された画像信号は、走査信号が供給された走査線３１にゲート電極が接続されたＴＦＴ３０を介してこれに接続された画素電極１１及び蓄積容量１２に印加される。
【００８１】
なお、データ線駆動回路１０１は、走査線駆動回路１０４と同様に制御信号Ｓdに含まれる転送方向制御信号に従って上記双方向シフトレジスタの転送方向を順方向又は逆方向に固定することにより、複数のデータ線３５に対し、左から右の順序で画像信号を順次供給することも、右から左の順序で画像信号を順次供給することも可能に構成されている。
【００８２】
また先に述べたように、サンプリング回路３０１は、アナログスイッチを構成するサンプリング用ＴＦＴ３０２を各データ線３５毎に備えている。このＴＦＴ３０２のソース電極には各画像信号ＶＩＤ１乃至ＶＩＤ６が入力され、ゲート電極にはサンプリング信号線３０６が接続され、ドレイン電極にはデータ線３５が接続されている。
【００８３】
そして、サンプリング信号線３０６を介してデータ線駆動回路１０１からサンプリング信号Ｓ１が入力されると、６つの画像信号ＶＩＤ１乃至ＶＩＤ６の夫々を同時にサンプリングして各データ線群を構成する６本の隣接するデータ線３５に同時に印加する。これをサンプリング信号Ｓｎ（ｎ＝１、２、３・・・）毎に順次行い、水平走査期間内に各画像信号のサンプリングをデータ線群毎に順次実施する。
【００８４】
すなわち、データ線駆動回路１０１とサンプリング回路３０１とは、６つの並列信号に相展開されて入力された画像信号ＶＩＤ１乃至ＶＩＤ６を、データ線３５に同時に供給するように構成されている。
【００８５】
また、サンプリング回路３０１は、高周波数の画像信号ＶＩＤ１乃至ＶＩＤ６を各データ線３５に所定のタイミングで安定的に上記走査信号と同期して供給するために、当該画像信号ＶＩＤ１乃至ＶＩＤ６をサンプリングする回路である。
【００８６】
そして、サンプリング回路３０１の応答速度に応じて、当該サンプリング回路３０１に入力する画像信号の相展開の数が定まる。すなわち、データ線３５の数を固定して考えた場合には、この応答速度が早い程、画像信号の相展開の数を減らすことができる。この結果、信号処理部３又はＳ／Ｐ変換回路６等にかかる回路構成上の負担がサンプリング回路３０１により軽減されることとなる。
【００８７】
なお、上述の説明では、サンプリング回路３０１は、一つのデータ線群に属する６本のデータ線３５に対して、６相展開された画像信号ＶＩＤ１乃至ＶＩＤ６を同時にサンプリングして供給し、更にこのような画像信号ＶＩＤ１乃至ＶＩＤ６の印加をデータ線群毎に順次行うように構成したが、この相展開の数及び同時に印加するデータ線の数（即ち、データ線群を構成するデータ線の数）は、６に限られるものではない。
【００８８】
すなわち、例えば、当該サンプリング回路３０１のＴＦＴにおける応答速度が早ければ、１本の画像信号線にシリアル伝送される画像信号を各データ線３５毎に順次サンプリングするように構成してもよいし、相展開数を増やして、３本、１２本又は２４本等のデータ線に対して３相展開、１２相展開又は２４相展開等され並列供給された画像信号を同時に供給するように構成してもよい。
【００８９】
なお、この相展開数としては、カラーの画像信号が３つの色に係る信号からなることとの関係から、３の倍数であることが制御や回路を簡易化する上で好ましい。
【００９０】
（III）データ線駆動回路及びサンプリング回路の構成
次に、上記データ線駆動回路１０１及びサンプリング回路３０１の具体的構成及び動作について図３乃至図５を用いて説明する。
【００９１】
先ず、データ線駆動回路１０１について説明する。
【００９２】
図３に示すように、データ線駆動回路１０１は、双方向シフトレジスタ１１１と、当該双方向シフトレジスタ１１１の奇数段目の出力に対応して夫々設けられた複数のイネーブル回路１１２ａ及び双方向シフトレジスタ１１１の偶数段目の出力に対応して夫々設けられた複数のイネーブル回路１１２ｂとを備えて構成されている。
【００９３】
このとき、当該双方向シフトレジスタ１１１は、奇数段の双方向のシフトレジスタとされており、右方向（図３の左から右へ向かう方向）又は左方向（図３の右から左へ向かう方向）に対応する転送方向で、ＸシフトスタートパルスＳＰをＸシフトクロック信号ＣＬ及びその反転クロック信号ＣＬINVに応じてシフトする。
【００９４】
複数のイネーブル回路１１２は、双方向シフトレジスタ１１１の各段から順次出力される信号のパルス幅を狭め、例えば、互いに隣接する第１データ線群に接続されるサンプリング用ＴＦＴ３０２と第２データ線群に接続されるサンプリング用ＴＦＴ３０２どうしが同時に導通しないように制御する回路である。このイネーブル回路１１２の働きにより、画像信号ＶＩＤ１乃至ＶＩＤ６は、データ線群どうしでオーバーラップしないタイミングで、データ線群単位で順次供給される。
【００９５】
そして、双方向シフトレジスタ１１１には、図３の左から右へ向かう転送信号の転送をスタートさせるための信号ＳＰ（Ｌ）（クロック信号Ｓcklの一部として供給される。）が図３の左側から入力されるか、或いは、図３の右から左へ向かう転送信号の転送をスタートさせるための信号ＳＰ（Ｒ）（クロック信号Ｓcklの一部として供給される。）が図３の右側から入力される。
【００９６】
次に、双方向シフトレジスタ１１１について詳述する。
【００９７】
図3に示すように、双方向シフトレジスタ１１１の各段は、制御信号Ｓdの一部として供給される２値の転送方向制御信号Ｄ及びその反転信号ＤINVに応じて転送方向が固定され、所定周期のシフトクロック信号ＣＬ及び反転信号ＣＬINVの２値レベルが変化する毎に転送信号に帰還をかけて次段に転送すると共に出力する２つのクロックドインバータ１１６及び１１７と２つのインバータ１１４及び１１５を夫々含んで構成されている。
【００９８】
ここで、インバータ１１４は、転送方向制御信号Ｄがハイレベルの時に転送可能となり転送方向を右方向（図３中Ｌ→Ｒ）に固定するように構成及び接続されている。また、インバータ１１５は、反転信号ＤINVがハイレベルの時に転送可能となり転送方向を左方向（図３中Ｒ→Ｌ）に固定するように構成及び接続されている。
【００９９】
更に、クロックドインバータ１１６は、転送方向が図３中右方向（Ｌ→Ｒ）に固定されると、インバータ１１４を介して転送される転送信号を、シフトクロック信号ＣＬがハイレベルの時に転送すると共に、転送方向が図３中左方向（Ｒ→Ｌ）に固定されると、インバータ１１５を介して転送される転送信号に、シフトクロック信号ＣＬがハイレベルの時に帰還をかけるように構成及び接続されている。
【０１００】
更にまた、クロックドインバータ１１７は、転送方向が図３中左方向（Ｒ→Ｌ）に固定されると、インバータ１１５を介して転送される転送信号を、反転信号ＣＬINVがハイレベルのときに転送すると共に、転送方向が図３中右方向（Ｌ→Ｒ）に固定されると、インバータ１１４を介して転送される転送信号に、反転信号ＣＬINVがハイレベルの時に帰還をかけるように構成及び接続されている。
【０１０１】
次に、クロックドインバータ１１６の具体的な回路構成を抜粋して示す図５（ａ）及びその回路図である図５（ｂ）を用いて、当該クロックドインバータ１１６の構成及び動作について説明する。
【０１０２】
図５（ｂ）に示すように、クロックドインバータ１１６は、クロック信号ＣＬがゲート端子に入力されるＮチャネルＴＦＴと、その反転信号ＣＬINVがゲート電極に入力されるＰチャネルＴＦＴと、ゲート電極に転送信号が夫々入力されるように並列に接続されたＰチャネルＴＦＴ及びＮチャネルＴＦＴと、電源電圧Ｓd５として供給される電源ＶＳＳ（接地電位電源）及びＶＤＤ（ハイレベル電源）とが、当該図５（ｂ）に示す如くに接続されている。なお、他のクロックドインバータ１１７については、クロック入力端子に入力されるクロック信号ＣＬ及び反転信号ＣＬINVが図５とは反対になっている点を除き、同じ回路構成となる。また、インバータ１１４及び１１５も、図５と同様な回路構成をなし、インバータ１１４の場合はクロックＣＬとＣＬINVに代わり制御信号ＤとＤINV、インバータ１１５の場合はクロックＣＬとＣＬINVに代わり制御信号ＤINVとＤがそれぞれ対応して入力される構成となる。
【０１０３】
次に、イネーブル回路１１２ａ及び１１２ｂについて説明する。
【０１０４】
図３に示すように、イネーブル回路１１２ａは、双方向シフトレジスタ１１１の奇数段目から出力される転送信号のパルス幅を、第１イネーブル信号ＥＮＢ１（イネーブル信号Ｓenbの一部の信号）のパルス幅に制限するように構成されている。
【０１０５】
ここで、イネーブル回路１１２ａとしては、例えば図３に示すように、転送信号と第１イネーブル信号ＥＮＢ１とを入力とするＮＡＮＤ回路と、その出力を論理反転してバッファするインバータ回路とから構成されており、このような論理演算により、図４（ａ）及び（ｂ）に示すように、転送信号のパルス幅を第１イネーブル信号ＥＮＢ１のパルス幅に制限する。
【０１０６】
一方、イネーブル回路１１２ｂは、双方向シフトレジスタ１１１の偶数段目から出力される転送信号のパルス幅を第２イネーブル信号ＥＮＢ２（イネーブル信号Ｓenbの一部の信号）のパルス幅に制限するように構成されている。
【０１０７】
ここで、イネーブル回路１１２ｂとしては、例えば図３に示すように、転送信号と第２イネーブル信号ＥＮＢ２とを入力とするＮＡＮＤ回路と、その出力を論理反転してバッファするインバータ回路とから構成されており、このような論理演算により、図４（ａ）及び（ｂ）に示すように、転送信号のパルス幅をイネーブル信号ＥＮＢ２のパルス幅に制限する。
【０１０８】
次に、データ線駆動回路１０１の動作を、図４のタイミングチャートにより説明する。
【０１０９】
図４（ａ）及び（ｂ）に示すタイミングチャートにおいて、水平走査期間の最初にＸシフトスタートパルスＳＰ（Ｌ）又はＳＰ（Ｒ）が入力されると、Ｘシフトクロック信号ＣＬ、ＣＬINVに応じてシフトレジスタがシフト動作を行い、奇数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ１の論理積、偶数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ２の論理積がそれぞれ取られて、サンプリング信号Ｓ１，Ｓ２，・・が生成される。サンプリング信号は、クロック信号ＣＬの半周期だけ順次遅れ、そのパルス幅よりも幅の狭いパルスとなり、それぞれサンプリング回路３０１に供給されるように構成されている。
【０１１０】
更にＳ１、Ｓ２、Ｓ３、…、Ｓｎのいずれかをサンプリング信号Ｓmとして比較回路９へ出力する。図３においては、サンプリング信号ＳmとしてＳnを比較回路９へ出力している。
【０１１１】
次に、以上のように構成されたデータ線駆動回路１０１の動作について、図３及び図４を用いて説明する。
【０１１２】
先ず、図３に示すように、転送方向制御信号Ｄがハイレベルに固定されると共に反転信号ＤINVがローレベルに固定されて双方向シフトレジスタ１１１に入力されると、双方向シフトレジスタ１１１の各段に設けられ、この条件で転送可能とされるクロックドインバータ１１４及びこの条件で転送不可能とされるクロックドインバータ１１５により、転送方向は図３中右方向（Ｌ→Ｒ）に固定される。
【０１１３】
この状態で、図４（ａ）に示すように、水平走査期間の最初にＸシフトスタートパルスＳＰ（Ｌ）が入力されると、シフトクロック信号ＣＬ及び反転信号ＣＬINVの２値レベルが変化する毎に、クロックドインバータ１１６及び１１７が転送及び帰還を夫々行うことにより帰還がかけられた転送信号が、双方向シフトレジスタ１１１の次段（右側の段）に転送されると共に対応するイネーブル回路１１２ａ又は１１２ｂに出力される。
【０１１４】
このような帰還が各段でかけられるため、転送信号は鈍ることはなく、次段へと順次転送されて行く。そして、奇数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ１の論理積、偶数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ２の論理積がそれぞれ取られて、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎが生成される。
【０１１５】
ここで、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎは、クロック信号ＣＬの半周期だけ順次遅れ、そのパルス幅よりも幅の狭いパルスとなり、それぞれサンプリング回路３０１に供給されるように構成されている。
【０１１６】
更に、データ線駆動回路１０１においては、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎのいずれかをサンプリング信号Ｓmとして比較回路９へ出力する。図３においては、サンプリング信号ＳｍとしてＳｎを比較回路９へ出力している。
【０１１７】
他方、図３に示すように、転送制御信号Ｄがローレベルに固定されると共に反転信号ＤINVがハイレベルに固定されて双方向シフトレジスタ１１１に入力されると、双方向シフトレジスタ１１１の各段において、この条件で転送不可能とされるインバータ１１４及びこの条件で転送可能とされるインバータ１１５により、転送方向は左方向（Ｒ→Ｌ）に固定される。
【０１１８】
この状態で、図４（ｂ）に示すように、水平走査期間の最初にＸシフトスタートパルスＳＰ（Ｒ）が入力されると、シフトクロック信号ＣＬ及び反転信号ＣＬINVの２値レベルが変化する毎に、クロックドインバータ１１６及び１１７が帰還及び転送を夫々行うことにより、帰還がかけられた転送信号が、双方向シフトレジスタ１１１の次段（左側の段）に転送されると共に対応するイネーブル回路１１２ａ又は１１２ｂに出力される。このような帰還が各段でかけられるため、転送信号は鈍ることはなく、次段へと順次転送されて行く。そして、奇数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ１の論理積、偶数段目のシフトレジスタ出力とイネーブル信号ＥＮＢ２の論理積がそれぞれ取られて、サンプリング信号Ｓｎ、Ｓn-1、…、Ｓ１が生成される。
【０１１９】
ここで、サンプリング信号Ｓｎ、Ｓn-1、…、Ｓ１は、クロック信号ＣＬの半周期だけ順次遅れ、そのパルス幅よりも幅の狭いパルスとなり、それぞれサンプリング回路３０１に供給されるように構成されている。
【０１２０】
更に、データ線駆動回路１０１においては、サンプリング信号Ｓｎ、Ｓn-1、Ｓn-2、…、Ｓ１のいずれかをサンプリング信号Ｓmとして比較回路９へ出力する。図３においては、サンプリング信号ＳmとしてＳnを比較回路９へ出力しているが、シフトレジスタ１１１の転送方向を左方向（Ｒ→Ｌ）に固定した場合は、Ｓ１を出力することが好ましい。
【０１２１】
ここで仮に、双方向シフトレジスタ１１１が偶数段の双方向シフトレジスタであったとすれば、転送方向が右方向（Ｌ→Ｒ）である場合と左方向（Ｒ→Ｌ）である場合とでは、双方向シフトレジスタ１１１の最初の段（例えば、左端又は右端の段）から出力される転送信号はクロック信号ＣＬの半周期だけ位相がずれた信号となってしまう。
【０１２２】
このため、実際に転送方向を反転させて、液晶パネル２００により画像表示を支障無く行うためには、転送制御信号Ｄ及び反転信号ＤINVの２値レベルを変更するだけでは足りず、クロック信号ＣＬ及び反転信号ＣＬINVを反転させる必要が生じる。すなわち、この場合には、クロック信号ＣＬ及び反転信号ＣＬINVの配線を何処かで切り換えなければならないことになる。このため、タイミングジェネレータ２等において、クロック信号ＣＬを切り換える機構や制御が必要となり、液晶パネル２００の構成上も制御上も大変不利になる。特に、このような切換えは、駆動周波数が高くなるほどに一般に困難になるため、駆動周波数が走査線駆動回路１０４よりも遥かに高いデータ線駆動回路１０１の場合には、非常に困難となる。
【０１２３】
しかしながら、双方向シフトレジスタ１１１を奇数段として構成すると、図４（ａ）及び図４（ｂ）に示すように、転送方向が図３中右方向（Ｌ→Ｒ）であれ、図３中左方向（Ｒ→Ｌ）であれ、双方向シフトレジスタ１１１の最初の段（左端又は右端の段）から出力される転送信号は同一の信号となる。すなわち、転送方向を反転させるためには、転送制御信号Ｄ及び反転信号ＤINVの２値レベルを変更するだけで足り、クロック信号ＣＬ及び反転信号ＣＬINVを反転させる必要がないので装置の構成上も制御上も大変有利である。
【０１２４】
次に、上述したように図３中右又は左方向で双方向シフトレジスタ１１１の各段から転送信号が順次出力されると、イネーブル回路１１２ａ及び１１２ｂでは、以下の動作を行う。
【０１２５】
すなわち、双方向シフトレジスタ１１１の奇数段目から出力される転送信号のパルス幅は、イネーブル回路１１２ａにより、図４（ａ）又は（ｂ）に示すように第１イネーブル信号ＥＮＢ１のパルス幅に制限される。一方、双方向シフトレジスタ１１１の偶数段目から出力される転送信号のパルス幅は、図４（ａ）又は（ｂ）に示すように、イネーブル回路１１２ｂにより第２イネーブル信号ＥＮＢ２のパルス幅に制限される。
【０１２６】
その後、パルス幅が制限されたこれらの転送信号は、当該転送方向が図３中左方向（Ｒ→Ｌ）であれば、図４（ａ）に示すように、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎ（但し、ｎは奇数）として、順次サンプリング回路３０１へ出力される。
【０１２７】
また、その転送方向が図３中右方向（Ｌ→Ｒ）であれば、図４（ｂ）に示すように、サンプリング信号Ｓｎ、Ｓn-1、Ｓn-2、…、Ｓ１として、順次サンプリング回路３０１へ出力される。
【０１２８】
従って、このパルス幅の制限により適当な時間間隔が開けられたサンプリング信号Ｓ１、Ｓ２、…、Ｓｎに応じて、隣接したデータ線群に相前後して供給される画像信号間には、適当な時間間隔があけられる。このように画像信号間に、適当な時間間隔をあけておけば、特に高周波数駆動の環境下でこれらの画像信号が重なってしまい、先行する画像信号成分を多少なりとも書込むことによるゴーストや画像むらが生じる事態を未然に防止できるので大変有利である。
【０１２９】
次に、イネーブル回路１１２ａ及び１１２ｂにより転送信号のパルス幅が制限されることにより生成されたサンプリング信号Ｓ１、Ｓ２、…、Ｓｎ又はＳｎ、Ｓn-1、…、Ｓ１（但し、ｎは奇数）は、６つの画像信号ＶＩＤ１乃至ＶＩＤ６に対応する６つのデータ線からなるデータ線群におけるサンプリング回路３０１を構成する６つのサンプリング用ＴＦＴ３０２のゲート電極に同時に入力される。これにより、データ線３５は６線ずつ同時に駆動され、更に、この動作が繰り返されて、６本のデータ線からなるデータ線群毎に画像信号ＶＩＤ１乃至ＶＩＤ６が順次供給される。
【０１３０】
ここで、一つのデータ線群に対しては、同一の１転送信号に基づいて画像信号が供給されるので、当該データ線群を構成するデータ線３５の数は、Ｓ／Ｐ変換回路６からデータ線駆動回路１０１に入力される画像信号ＶＩＤ１乃至ＶＩＤ６の相展開数と一致させるのが好ましい。
【０１３１】
従って、当該画像信号ＶＩＤ１乃至ＶＩＤ６の形式により相展開がされていない場合若しくはサンプリング回路３０１の各ＴＦＴ３０２の書込み能力が高い場合又はサンプリング回路３０２に十分な書込み時間が与えられている場合には、例えば、データ線群は、１本のデータ線で形成してもよい。
【０１３２】
（IV）走査線駆動回路の説明
次に、走査線駆動回路１０４について説明する。
【０１３３】
走査線駆動回路１０４は、データ線駆動回路１０１の場合と同様に図３に示した奇数段の双方向シフトレジスタ１１１を有しており、各段における転送信号の出力が走査線３１に接続されており、走査線３１に対し、図３中下方向（上から下へ向かう方向）又は図３中上方向（下から上へ向かう方向）に対応する転送方向で、双方向シフトレジスタ１１１の各段から順次出力される転送信号をそのまま走査信号として、或いはデータ線駆動回路１０１の場合と同様に図３に示したイネーブル回路１１２ａ及び１１２ｂを介して走査信号としてから、順次供給するように構成されている。
【０１３４】
この場合、双方向シフトレジスタ１１１の構成は同じであるが、転送方向制御信号としては、データ線駆動回路１０１と同じ転送方向制御信号Ｄ及び反転信号ＤINVを用いてよいし、走査線駆動回路１０４専用の転送方向制御信号を用いてもよい。
【０１３５】
このとき、データ線駆動回路１０１と同じ信号転送方法制御Ｄ及び反転信号ＤINVを用いれば、データ線駆動回路１０１及び走査線駆動回路１０４の転送方向の切り換えを完全に連動して行うことができ、一方走査線駆動回路１０４専用の転送方向制御信号を用いれば、データ線駆動回路１０１及び走査線駆動回路１０４の転送方向の切り換えを独立して行うことができる。
【０１３６】
なお、走査線駆動回路１０４用のクロック信号は、走査線３１の総数と垂直走査期間の長さによるが、マルチシンク駆動のような特殊な駆動を行わなければ、通常の固定駆動では、ＹシフトスタートパルスＳＰが垂直走査期間の最初に供給され、水平走査期間毎に供給されるＹシフトクロック信号ＣＬに応じてシフト動作を行う。これらのパルスやクロックはクロック信号Ｓcklに含まれている。
【０１３７】
また、走査線駆動回路１０４におけるクロック周波数を低く設定することにより、相隣接した走査線３１に供給される走査信号が実質的に重ならないようにできれば、走査線駆動回路１０４においては、タイミングジェネレータ２からのイネーブル信号Ｓenbにより制御されるイネーブル回路１１２ａ及び１１２ｂを省略できる。
【０１３８】
次に、このように構成された走査線駆動回路１０４の動作について説明する。
【０１３９】
先ず、第１の場合として転送方向制御信号Ｄ及びＤINV（或いは、専用の転送方向制御信号）のレベルが一方に固定されると、双方向シフトレジスタ１１１における転送方向は、図２中下方向（上から下への方向）又は図２中上方向（例えば、下から上への方向）に固定される。この状態で、クロック信号のレベルが変化する毎に、転送信号には帰還が掛けられ、双方向シフトレジスタ１１１の次段に転送される。
【０１４０】
他方、第２の場合として転送方向制御信号Ｄ及び反転信号ＤINV（或いは、専用の転送方向制御信号）のレベルが他方に固定されると、双方向シフトレジスタ１１１における転送方向は、上述の第１の場合とは逆方向に固定される。この状態で、クロック信号のレベルが変化する毎に、転送信号には帰還が掛けられ、双方向シフトレジスタ１１１の次段に転送される。
【０１４１】
この構成により、走査線駆動回路１０４において転送方向を反転させるためには、転送方向制御信号Ｄ及び反転信号ＤINV（或いは、専用の転送方向制御信号）の２値レベルを変更するだけで足り、クロック信号を反転させる必要がない。
【０１４２】
このように双方向シフトレジスタ１１１の各段から順次出力される転送信号に基づいて、走査線駆動回路１０４により走査信号が奇数本の走査線３１に順次供給される。
【０１４３】
なお、この場合の走査線３１の数は奇数本であり、従って液晶パネル２００に奇数本の走査線３１が設けられている場合にはそのまま全ての走査線３１に走査信号を供給すれば足り、一方液晶パネル２００に偶数本の走査線３１が設けられている場合には、例えば上端又は下端の一本の走査線を使用しないように構成する。
【０１４４】
また、走査線駆動回路１０４については、イネーブル回路１１２ａ及び１１２ｂを使用した場合には、走査線３１は奇数本でも偶数本でもよい。
【０１４５】
（V）比較回路の構成及び動作
次に、上記比較回路９の細部構成及び動作について、図６及び図７を用いて説明する。
【０１４６】
図６に示すように、比較回路９は、カウンタ９ａと、保持回路９ｂと、減算回路９ｃとにより構成されている。保持回路９ｂは、クロック端子に入力された信号タイミングに応じて入力端子に入力された複数ビットの信号を、各ビット毎ラッチし保持する複数の記憶回路（ラッチ回路、フリップフロップ回路など）からなる。
【０１４７】
始めに、データ線駆動回路１０１内のＴＦＴにおける特性変化のためのタイミングずれを示すサンプリング信号Ｓｍのパルス幅及びそのタイミングが、当該サンプリング信号Ｓｍの初期状態を示す初期状態信号Ｓinpのパルス幅及びタイミングからどの程度ずれているかを示す制御信号Ｓｃの生成動作について説明する。
【０１４８】
カウンタ９ａのリセット端子には、駆動状態記憶回路８から出力された初期状態信号Ｓinpが周期的に入力されており、更に当該カウンタ９ａのクロック端子には、上記モニタ用クロック信号Ｓmkが入力されている。 駆動状態記憶回路８には、タイミングジェネレータ２から基準クロック信号が入力されており、基準クロック信号を予め書き込み記憶された情報（分周比データ）に応じて分周するプログラ分周器が含まれており、分周比に応じて周期的に初期状態信号Ｓinpを出力する。本発明においては、基準となる第１時点（たとえば初期状態）で周期的に出力されるサンプリング信号Ｓｍのタイミングに一致するように分周比が設定記憶されているので、初期状態信号Ｓinpは本来サンプリング信号が出力されるべきタイミングで入力されてくる。
【０１４９】
この構成により、カウンタ９ａは初期状態信号Ｓinpが「ＬＯＷ」から「ＨＩＧＨ」に変化して当該カウンタ９ａがリセットされてから次にリセットされるまで、モニタ用クロック信号Ｓmkに含まれるパルス数を計数し、その結果を複数ビットの信号からなるカウント信号Ｓccとして保持回路９ｂの入力端子に出力する。
【０１５０】
一方、保持回路９ｂのクロック端子には、データ線駆動回路１０１から出力された上記サンプリング信号Ｓｍが入力されている。
【０１５１】
この構成により、保持回路９ｂは、サンプリング信号Ｓｍが「ＬＯＷ」から「ＨＩＧＨ」に変化した時点にカウント信号Ｓccとして入力された複数ビット信号からなる計数値を保持し、これを制御信号Ｓcとしてタイミングジェネレータ２に出力する。
【０１５２】
従って、データ線駆動回路１０１内の各ＴＦＴに特性変化によるタイミングずれがなく、よって、サンプリング信号Ｓｍと初期状態信号Ｓinpとの間にパルス幅のずれ又はタイミングのずれがないとき（すなわち、サンプリング信号Ｓｍと初期状態信号Ｓinpとが同じタイミングで「ＬＯＷ」から「ＨＩＧＨ」に変化したとき）は、保持回路９ｂは、「０」（すなわち、当該ずれが「０」）をその内容とする制御信号Ｓcを出力する。
【０１５３】
一方で、図７に示すように、データ線駆動回路１０１内の各ＴＦＴに特性変化による遅延が発生しており、よって、サンプリング信号Ｓｍが「ＬＯＷ」から「ＨＩＧＨ」に変化するタイミングが、初期状態信号Ｓinpが「ＬＯＷ」から「ＨＩＧＨ」に変化するタイミングより遅くなったときは、保持回路９ｂは、当該遅延に対応するモニタ用クロック信号Ｓmkのパルス数（図７の場合４パルス）をその内容とする制御信号Ｓcを出力する。
【０１５４】
これにより、タイミングジェネレータ２は、上述したように制御信号Ｓcに含まれる当該ずれを示すパルス数が零となるように上記イネーブル信号Ｓenbのパルスタイミングを進める制御を行い、これにより上記データ線駆動回路１０１内のＴＦＴの特性変化を打ち消し、当該特性変化に起因する動作遅延を補償して上記ゴースト（図１０参照）の発生を抑制する。一方、サンプリング信号Ｓｍの位相が、温度上昇により進んだ場合は、初期状態信号Ｓinpよりサンプリング信号Ｓｍの方が早くなり、それに応じた計数値Ｓｃｃに応じて、サンプリング信号Ｓｍの位相の進み程度を示す制御信号Ｓｃを出力し、上記イネーブル信号Ｓenbのパルスタイミングを遅延制御し、データ線駆動回路１０１内のTFTの特性変化を打ち消し、当該特性変化に起因する動作変動を補償して上記ゴースト（図１０参照）の発生を抑制する。
【０１５５】
次に、データ線駆動回路１０１内のＴＦＴにおける特性変化のための動作遅延を示すサンプリング信号Ｓｍの電圧値が、当該サンプリング信号Ｓｍの初期状態の電圧値を示す初期状態信号Ｓinvの電圧値からどの程度ずれているかを示す制御信号Ｓbcの生成動作について説明する。
【０１５６】
減算回路９ｃの一方の入力端子には、上記サンプリング信号Ｓｍが入力されている。
【０１５７】
一方、減算回路９ｃの他方の入力端子には、サンプリング信号Ｓｍの初期状態における電圧値を示す上記初期状態信号Ｓinvが入力されている。
【０１５８】
そして、減算回路９ｃは、初期状態信号Ｓinvに含まれている電圧値からサンプリング信号Ｓｍの電圧値を減算し、その差（すなわち、サンプリング信号Ｓｍの電圧値と初期状態信号Ｓinvにより示される電圧値との差）を示す制御信号Ｓbcを出力する。この減算回路９ｃは、具体的には、デジタル的に減算する場合は、サンプリング信号Ｓｍの信号電圧をデジタル信号に変換するアナログ−デジタル変換器を有し、初期状態信号Ｓinvとしては、正常な状態における電源部７かの電源供給に基づくサンプリング信号の電圧値のデジタル化した信号を入力し、両者の差を減算する。アナログ的に減算する場合は、初期状態信号Ｓinvをアナログ電圧値として入力し、サンプリング信号Ｓｍとの電圧差を感知し、その電圧差をアナログ−デジタル変換器にてデジタル信号に変換する。このようにして、電圧差を示す制御信号Ｓbcを出力する。この制御信号Ｓbcも、Ｓｃ同様に複数ビットからなるデジタル信号として出力されるものである。
【０１５９】
これにより、電源部７は、当該制御信号Ｓbcで示される電圧差がほぼ零となるように特に上記電源電圧Ｓd５の供給電圧値を変化させ、これにより電源部７の特性変化による上記双方向シフトレジスタへ供給される電源電圧の変動を打ち消し、当該電源電圧の変動に起因するデータ線駆動回路１０１の動作遅延を補償して上記ゴースト（図１０参照）の発生を抑制する。
【０１６０】
以上説明したように、実施形態の液晶装置の動作によれば、駆動パルス幅及び電圧値について、現在の双方向シフトレジスタ１１１の駆動状態とその初期駆動状態との差を示す制御信号Ｓc及びＳbcを出力し、これに基づいて、現在の駆動状態が初期駆動状態に復帰するように、データ線駆動回路１０１を制御して液晶を駆動させるので、常に初期駆動状態を維持して良好に液晶を駆動することができる。
【０１６１】
また、駆動状態記憶回路８に当該初期駆動状態を予め記憶しておき、その初期駆動状態と現在の駆動状態とを比較回路９で比較することにより上記制御信号Ｓc及びＳbcを出力して現在の駆動状態を初期駆動状態に復帰させるので、簡易な構成で常に初期駆動状態を維持しつつ液晶を駆動することができる。
【０１６２】
更に、データ線駆動回路１０１からのサンプリング信号Ｓｍに基づいて現在の駆動状態を取得するので、正確に現在の駆動状態を認識して初期駆動状態に復帰させることができる。
【０１６３】
更にまた、サンプリング信号Ｓｍの現在の位相を初期状態信号Ｓinpにより示される位相と比較して制御信号Ｓcを出力するので、サンプリング信号Ｓｍの位相遅れを正確に認識して現在の位相を初期位相に復帰させることにより現在の駆動状態を初期駆動状態に復帰させることができる。
【０１６４】
また、タイミングジェネレータ２によりイネーブル信号Ｓenbの位相を制御することにより、現在の位相と初期位相との差をほぼ零とするので、確実に現在の位相を初期位相に復帰させることができる。
【０１６５】
更に、サンプリング信号Ｓｍの現在の電圧値を初期状態信号Ｓinvにより示される電圧値と比較して制御信号Ｓbcを出力するので、各イネーブル回路の出力信号の電圧低下又は電圧上昇を正確に認識して現在の電圧値を初期電圧値に復帰させることにより電圧低下等に基づいて動作遅延の影響を排除して現在の駆動状態を初期駆動状態に復帰させることができる。
【０１６６】
更にまた、常に初期駆動状態を維持して良好に液晶装置Ｓを駆動することができる。
【０１６７】
なお、上述の実施形態では、データ線駆動回路１０１における動作遅延をモニタするためのサンプリング信号Ｓｍとして、当該データ線駆動回路１０１から出力されるサンプリング信号Ｓｎを用いたが、これ以外に、例えば、図３に示すＳ１、…、Ｓｎのいずれのサンプリング信号であってもサンプリング信号Ｓｍとして同様の役割を担わせることができ、この場合でも、上記実施形態と同様の効果を奏することができる。
【０１６８】
更に、上述の実施形態では、比較回路９において、制御信号Ｓｃを生成するためにモニタ用クロック信号Ｓmkを用いたが、これ以外に、例えば、初期状態信号Ｓinpが「ＬＯＷ」から「ＨＩＧＨ」に変化するタイミングで「ＬＯＷ」から「ＨＩＧＨ」に変化し、更にサンプリング信号Ｓｍが「ＬＯＷ」から「ＨＩＧＨ」に変化するタイミングで「ＨＩＧＨ」から「ＬＯＷ」に変化する信号を制御信号Ｓcとして出力することもできる。
【０１６９】
この場合には、タイミングジェネレータ２において制御信号Ｓcのパルス幅を検出し、それがほぼ零となるようにイネーブル信号Ｓenbのパルス幅及びタイミングを制御することにより、データ線駆動回路１０１における動作遅延を補償することとなる。
【０１７０】
また、データ線駆動回路１０１がイネーブル信号Ｓenbにより駆動されるものでないときは、サンプリング信号Ｓｍの代わりとして図３の双方向シフトレジスタ１１１のエンドパルス信号（図３中符号Ｓepにより示す。）を比較回路９へ入力し、その出力である制御信号Ｓcに基づいて上記クロック信号Ｓcklの位相又はタイミングをタイミングジェネレータ２により制御することにより、上記実施形態と同様に当該双方向シフトレジスタ１１１内のＴＦＴの特性変化を打ち消し、当該特性変化に起因する動作遅延を補償して上記ゴースト（図１０参照）の発生を抑制させることができる。
【０１７１】
更に、本発明は、データ線駆動回路１０１における動作遅延を補償するためだけでなく、走査線駆動回路１０４における動作遅延を補償する場合にも同様に適用することができる。
【０１７２】
また、上述の実施形態では、サンプリング信号Ｓｍのタイミングが初期状態信号Ｓinpにより示されるタイミングに比して遅延している場合について説明したが、これ以外に、サンプリング信号Ｓｍのタイミングが初期状態信号Ｓinpにより示されるタイミングに比して進んでいる場合にも、同様に比較回路９によりそのずれを検出し、タイミングジェネレータ２によりイネーブル信号Ｓenbのタイミングを当該ずれ分だけ早めることによりそのずれを補償することができる。
【０１７３】
更にまた、制御信号Ｓc又はＳbcに基づいて、画像信号ＶＩＤ１乃至ＶＩＤ６の位相及び電圧値を信号処理部３又はＳ／Ｐ変換回路６等において制御することにより、上述した動作遅延によるゴーストを防止するように構成することもできる。制御信号Ｓｃに基づいてＳ／Ｐ変換回路６においてタイミング制御する場合は、サンプリング信号Ｓｍのタイミングの変動に追従するように、Ｓ／Ｐ変換回路６から出力される画像信号ＶＩＤ１乃至ＶＩＤ６の出力タイミングを変化制御する。具体的には、サンプリング信号Ｓｍが遅延した場合は、水平走査期間内において時系列に出力される一水平走査分の画像信号の出力タイミングをそのタイミング遅延分だけ遅らせる。それにより、サンプリングタイミングと画像信号の伝送タイミングを同期化する。サンプリング信号Ｓｍのタイミングが早まった場合は、逆にＳ／Ｐ変換回路６からの出力タイミングを早めるように制御すればよい。
【０１７４】
更にまた、本発明は、ＴＦＴを基板上に形成した液晶パネル等の電気光学装置だけでなく、基板を半導体基板に置き換えてＴＦＴを電界効果トランジスタに置き換え、ガラス等の透明基板と半導体基板により液晶を挟持する一対の基板を構成し、半導体基板に形成した電界効果トランジスタにより画素部のスイッチング素子やサンプリング回路のスイッチや駆動回路を構成した電気光学装置にも、同様に適用できる。さらに、例えば、エレクトロルミネッセンス素子等を用いた自発光型のアクティブマトリクス型表示装置に対して適用することも可能である。
【０１７５】
【発明の効果】
以上説明したように、本発明によれば、電気光学素子の第２時点での駆動状態とそれより前の第１時点での駆動状態との差を示す差信号を出力し、これに基づいて、第２時点での駆動状態が第１時点での駆動状態に復帰するように駆動手段を制御して電気光学素子を駆動させるので、常に第１時点における駆動状態を維持して電気光学素子の駆動することができる。
【０１７６】
より具体的には、例えば、マトリクス型の液晶素子を含む液晶装置において、特性変化の影響の出易いデータ線駆動回路を駆動制御するに際して各液晶素子の初期駆動状態を常に維持するように駆動制御するので、常に良好に各液晶素子を駆動して表示することができる。
【図面の簡単な説明】
【図１】実施形態の液晶装置の概要構成を示すブロック図である。
【図２】液晶装置に含まれる液晶パネルを構成するＴＦＴアレイ基板上に設けられた各種配線、周辺回路等の構成を示す平面図である。
【図３】液晶パネルに含まれるデータ線駆動回路及びその周辺部の構成を示す回路図である。
【図４】データ線駆動回路の動作を示すタイミングチャートであり、（ａ）は第１の場合を示すタイミングチャートであり、（ｂ）は第２の場合を示すタイミングチャートである。
【図５】クロックドインバータの具体的構成を示す回路図である。
【図６】比較回路の構成を示す回路図である。
【図７】比較回路の動作を示すタイミングチャートである。
【図８】画像信号と他の信号の関係を示すタイミングチャートであり、（ａ）は画像信号と画像信号の関係を示すタイミングチャートであり、（ｂ）は画像信号とサンプリング回路の動作タイミングとの関係を示すタイミングチャートであり、（ｃ）は画像信号、画像信号及びサンプリング回路の動作タイミングの関係を示すタイミングチャートである。
【図９】従来技術の問題点を示す図であり、（ａ）はサンプリングタイミングが遅延した場合を示すタイミングチャートであり、（ｂ）はサンプリングタイミングが早くなった場合を示すタイミングチャートであり、（ｃ）は画像信号パルス幅が鈍った場合を示すタイミングチャートである。
【図１０】ゴーストの発生状態を例示する図であり、（ａ）は第１の場合を示す図であり、（ｂ）は第２の場合を示す図である。
【符号の説明】
１…ＴＦＴアレイ基板
２…タイミングジェネレータ
３…信号処理部
４…Ｄ／Ａコンバータ
５…増幅器
６…Ｓ／Ｐ変換回路
７…電源部
８…駆動状態記憶回路
９…比較回路
９ａ…カウンタ
９ｂ…保持回路
９ｃ…減算回路
１１…画素電極
３１…走査線（ゲート電極）
３０、３０２…ＴＦＴ
３１’…容量線
３５…データ線（ソース電極）
１０１…データ線駆動回路
１０４…走査線駆動回路
１１１、１２１、１３１…双方向シフトレジスタ
１１２ａ、１１２ｂ…イネーブル回路
１１４、１１５、１１６、１１７…クロックドインバータ
２００…液晶パネル
３０１…サンプリング回路
Ｃ…コンピュータ
Ｓ…液晶装置
ＤＰ…画面
Ｓsyc…同期信号
Ｓvid、ＶＩＤ１乃至ＶＩＤ６…画像信号
Ｓckp、Ｓckl…クロック信号
Ｓmk…モニタ用クロック信号
Ｓenb…イネーブル信号
Ｓp…処理画像信号
Ｓa…アナログ画像信号
Ｓap…増幅画像信号
Ｓd１、Ｓd２、Ｓd３、Ｓd４、Ｓd５…電源電圧
Ｓep…エンドパルス信号
Ｓbc、Ｓc…制御信号
Ｓcc…カウント信号
Ｓinp、Ｓinv…初期状態信号
Ｓd…制御信号
Ｓiv、ＤINV…反転信号
Ｄ…転送方向制御信号
ＥＮＢ１…第１イネーブル信号
ＥＮＢ２…第２イネーブル信号
Ｓ１、Ｓ２、Ｓ３、…、Ｓｎ、Ｓｍ…サンプリング信号
Claims (12)
- マトリクス状に配置された画素部と、該画素部を駆動する駆動手段を有する電気光学装置の駆動制御装置において、
第１時点での前記電気光学装置の駆動状態と、前記第１時点より後の第２時点での前記電気光学装置の駆動状態とを比較し、前記第１時点と前記第２時点での駆動状態の差を示す差信号を出力する比較手段と、
前記差信号に基づいて、前記第２時点での駆動状態が前記第１時点での駆動状態に復帰するように、前記駆動手段を制御する駆動制御手段とを備え、
前記駆動手段は、出力信号を順次出力する複数段のシフトレジスタと、前記シフトレジスタから順次出力される前記出力信号の信号幅を狭めてサンプリング信号を順次出力する複数のイネーブル回路と、該イネーブル回路から出力される前記サンプリング信号を受けて画像信号をサンプリングし前記画素部に供給する複数のスイッチとを有し、
前記比較手段は、前記複数のイネーブル回路のいずれかから出力される前記サンプリング信号に基づいて、前記第２時点での駆動状態の情報を得ることを特徴とする駆動制御装置。 - 請求項１に記載の駆動制御装置において、
前記比較手段は、前記第１時点での駆動状態の情報を記憶する記憶手段を備え、
前記第２時点での駆動状態の情報と当該記憶されている第１時点での駆動状態の情報とを比較することにより前記差信号を出力することを特徴とする駆動制御装置。 - 請求項１又は２に記載の駆動制御装置において、
前記比較手段は、前記第２時点での前記サンプリング信号のタイミング情報と、前記第１時点での前記サンプリング信号のタイミング情報とを比較し、当該２つのサンプリング信号のタイミング差を示す前記差信号を出力すると共に、
前記駆動制御手段は、当該差信号に基づいて、前記２つのサンプリング信号のタイミング差がなくなるように前記駆動手段を制御することを特徴とする駆動制御装置。 - 請求項３に記載の駆動制御装置において、
前記駆動制御手段は、前記サンプリング信号のタイミングを制御するために前記イネーブル回路に供給するイネーブル信号のタイミングを制御することを特徴とする駆動制御装置。 - 請求項３に記載の駆動制御装置において、
前記駆動制御手段は、前記サンプリング信号のタイミングを制御するために前記シフトレジスタに供給するシフトクロック信号のタイミングを制御することを特徴とする駆動制御装置。 - マトリクス状に配置された画素部と、該画素部を駆動する駆動手段を有する電気光学装置の駆動制御装置において、
第１時点での前記電気光学装置の駆動状態と、前記第１時点より後の第２時点での前記電気光学装置の駆動状態とを比較し、前記第１時点と前記第２時点での駆動状態の差を示す差信号を出力する比較手段と、
前記差信号に基づいて、前記第２時点での駆動状態が前記第１時点での駆動状態に復帰するように、前記駆動手段を制御する駆動制御手段とを備え、
前記駆動手段は、出力信号を順次出力する複数段のシフトレジスタを有し、
前記比較手段は、前記シフトレジスタから出力される前記出力信号の電圧値に基づいて、前記第２時点での駆動状態の情報を得ることを特徴とする駆動制御装置。 - 請求項６に記載の駆動制御装置において、
前記比較手段は、前記第１時点での駆動状態の情報を記憶する記憶手段を備え、
前記第２時点での駆動状態の情報と当該記憶されている第１時点での駆動状態の情報とを比較することにより前記差信号を出力することを特徴とする駆動制御装置。 - 請求項６又は７に記載の駆動制御装置において、
前記駆動手段は、前記複数段のシフトレジスタと、該シフトレジスタからの前記出力信号に基づき画像信号をサンプリングし前記画素部に供給する複数のスイッチとを有し、
前記比較手段は、前記第１時点での前記シフトレジスタの所定段からの前記出力信号の電圧情報と、前記第２時点での前記シフトレジスタの所定段からの前記出力信号の電圧情報とを比較し、当該２つの電圧の差を示す前記差信号を出力すると共に、
前記駆動制御手段は、当該差信号に基づいて、前記２つの電圧の差がなくなるように前記駆動手段に対して供給する電源電圧を制御することを特徴とする駆動制御装置。 - 請求項３に記載の駆動制御装置において、
前記比較手段は、前記比較手段における比較処理の際の基準クロック信号となるモニタ用クロック信号を用いて前記差信号を出力することを特徴とする駆動制御装置。 - 請求項３に記載の駆動制御装置において、
前記比較手段は、前記サンプリング信号のパルス幅及びそのタイミングが、前記第１時点での駆動状態を示す初期状態信号のパルス幅及びタイミングからどの程度ずれているかを示す前記差信号を出力することを特徴とする駆動制御装置。 - 請求項１に記載の駆動制御装置において、
前記駆動制御手段は、シリアル／パラレル変換回路、又は、外部から供給される信号に対して所定の信号処理を施すための信号処理部において前記駆動手段を制御することを特徴とする駆動制御装置。 - 請求項１から１１のいずれかに記載の駆動制御装置を備えることを特徴とする電気光学装置。
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