TWI420495B - 移位暫存電路及雙向傳輸閘極驅動電路 - Google Patents

Description

移位暫存電路及雙向傳輸閘極驅動電路

本發明涉及一種移位暫存電路及利用該種移位暫存電路構建的閘極驅動電路，尤其係一種具有雙向傳輸功能的閘極驅動電路。

目前，薄膜電晶體(Thin Film Transistor,TFT)液晶顯示裝置已逐漸成為各種數位產品的標準輸出設備。

通常，液晶顯示裝置的驅動電路包括一資料驅動電路和一掃描驅動電路。資料驅動電路用來控制每一圖元單元的顯示輝度，閘極驅動電路則用來控制薄膜電晶體的導通和截止。現有的整合至玻璃基板上的閘極驅動電路以移位暫存器作為核心電路單元，其將啟動脈衝訊號按照一固定方向(上掃或下掃)逐行提供給各行圖元單元的薄膜電晶體，依次導通各行的薄膜電晶體。然而，整合至玻璃基板上之TFT閘極驅動電路的單向傳輸功能不能滿足各種不同面板的需求。

有鑒於此，有必要提供一種移位暫存電路及用該移位暫存電路構建的具有雙向傳輸功能的閘極驅動電路，其在搭配不同面板時有更多彈性空間。

以下將以實施例說明一種移位暫存電路及用該移位暫存電路構建的具有雙向傳輸功能的閘極驅動電路。

一種移位元寄存電路，其包括一個開關單元、一個預充電單元、一個脈衝訊號輸出單元、一個低電平訊號控制單元、以及一個驅動訊號輸出端，該開關單元用於接收至少一外部啟動訊號和一高電平，該開關單元在該至少一外部啟動訊號為高電平時開啟並將該高電平輸出至該預充電單元；該預充電單元用於接收一時鐘脈衝訊號和一反向時鐘脈衝訊號，該預充電單元在接收到的反向時鐘脈衝訊號為高電平時開始被該高電平預充電，該預充電單元在接收到的時鐘脈衝訊號為高電平時開始放電；該脈衝訊號輸出單元用於接收該時鐘脈衝訊號，並在預充電單元被預充電以後、放電完成之前將該時鐘脈衝訊號輸出至驅動訊號輸出端；該低電平訊號控制單元用於接收一時鐘脈衝訊號和反向時鐘脈衝訊號，並在預充電單元放電完畢後根據反向時鐘脈衝訊號的高電平和時鐘脈衝訊號的高電平交替將驅動訊號輸出端拉至一低電平。

一種閘極驅動電路，其包括依次電連接的m(m為大於1的整數)個移位暫存單元，第一個移位暫存單元包括：一第一電平輸入端，用於接收第一電平訊號，一第二電平輸入端，用於接收第二電平訊號，一低電平輸入端，用於接收外部的低電平訊號，一第一時鐘脈衝訊號輸入端，用於接收時鐘脈衝訊號，一第二時鐘脈衝訊號輸入端，用於接收反向時鐘脈衝訊號，一第一啟動訊號輸入端，用於接收外部的第一啟動脈衝訊 號，一驅動訊號輸出端，用於輸出一第一驅動訊號，一第二啟動訊號輸入端，其耦合於第二個移位暫存單元的參考電平結點，一參考電平結點，其連接至後一級移位暫存單元的第一啟動訊號輸入端；第n(n為大於1的偶數，且n小於m)個移位暫存單元包括：一第一電平輸入端，用於接收第二電平訊號，一第二電平輸入端，用於接收第一電平訊號，一低電平輸入端，用於接收外部的低電平訊號，一第一時鐘脈衝訊號輸入端，用於接收反向時鐘脈衝訊號，一第二時鐘脈衝訊號輸入端，用於接收時鐘脈衝訊號，一第一啟動訊號輸入端，其耦合於第(n-1)個移位暫存單元的參考電平結點，一第二啟動訊號輸入端，其耦合於第(n+1)個移位暫存單元的參考電平結點，一驅動訊號輸出端，用於輸出一第n驅動訊號；第p(p為大於1的奇數，且p小於m)個移位暫存單元包括：一第一電平輸入端，用於接收第一電平訊號，一第二電平輸入端，用於接收第二電平訊號，一低電平輸入端，用於接收外部的低電平訊號，一第一時鐘脈衝訊號輸入端，用於接收時鐘脈衝訊號， 一第二時鐘脈衝訊號輸入端，用於接收反向時鐘脈衝訊號，一第一啟動訊號輸入端，其耦合於第(p-1)個移位暫存單元的參考電平結點，一第二啟動訊號輸入端，其耦合於第(p+1)個移位暫存單元的參考電平結點，一驅動訊號輸出端，用於輸出一第p驅動訊號；第m個移位暫存單元包括：一第一電平輸入端，用於接收第一電平訊號，一第二電平輸入端，用於接收第二電平訊號，一低電平輸入端，用於接收外部的低電平訊號，一第一時鐘脈衝訊號輸入端，用於接收時鐘脈衝訊號，一第二時鐘脈衝訊號輸入端，用於接收反向時鐘脈衝訊號，一第一啟動訊號輸入端，其耦合於第(m-1)個移位暫存單元的參考電平結點，一第二啟動訊號輸入端，用於接收外部的第二啟動脈衝訊號，一驅動訊號輸出端，用於輸出一第m驅動訊號。

相較於先前技術，用本發明實施例移位元寄存電路構建的閘極驅動電路，其可從第一個移位元寄存單元至第m個移位元寄存單元的驅動訊號輸出端依次輸出一高電平到外部電路，也可從第m個移位元寄存單元至第一個移位元寄存單元的驅動訊號輸出端依次輸出一高電平到外部電路，該雙向傳輸功能可使該閘極驅動電 路在搭配不同面板時有更多彈性空間。

下面將結合附圖對本發明作進一步詳細說明。

請一併參見圖1和圖2,圖1係本發明實施例提供的閘極驅動電路10的電路框架示意圖，圖2閘極驅動電路10的電路結構示意圖。

本發明實施方式提供的閘極驅動電路10，其包括m(m為大於1的整數)個電路結構相同的移位暫存單元S1~S(m)，該多個移位暫存單元S1~S(m)依次電連接。每一個移位暫存單元S(i)(1≦i≦m)包括一第一電平輸入端VCIN，一第二電平輸入端VCINB，一低電平輸入端VGL，一第一時鐘脈衝訊號輸入端CLOCK，一第二時鐘脈衝訊號輸入端CLOCKB，一第一啟動訊號輸入端STVA，一第二啟動訊號輸入端STVB，以及一驅動訊號輸出端VOUT，一參考電平結點N(i)。

該移位暫存單元S1的第一電平輸入端VCIN連接至外部電路以接收第一電平訊號VC1；該移位暫存單元S1的第二電平輸入端VCINB連接至外部電路以接收第二電平訊號VC2；該移位暫存單元S1的低電平輸入端VGL連接至外部電路以接收低電平訊號；該移位暫存單元S1的第一時鐘脈衝訊號輸入端CLOCK用於接收時鐘脈衝訊號CLK；該移位暫存單元S1的第二時鐘脈衝訊號輸入端CLOCKB用於接收反向時鐘脈衝訊號CLKB；該移位暫存單元 S1的第一啟動訊號輸入端STVA用於接收一外部的啟動脈衝STV1；該移位暫存單元S1的第二啟動訊號輸入端STVB連接至後一級移位暫存單元S2的參考電平結點N2；該移位暫存單元S1的驅動訊號輸出端VOUT用於輸出一電平訊號OUT1至外部電路；該移位暫存單元S1的參考電平結點N1連接至後一級移位暫存單元S2的第一啟動訊號輸入端STVA。

該移位暫存單元S(n)(n為大於1的偶數，且n小於m)的第一電平輸入端VCIN連接至外部電路以接收第一電平訊號VC1；該移位暫存單元S(n)的第二電平輸入端VCINB連接至外部電路以接收第二電平訊號VC2；該移位暫存單元S(n)的低電平輸入端VGL連接至外部電路以接收低電平訊號；該移位暫存單元S(n)的第一時鐘脈衝訊號輸入端CLOCK用於接收反向時鐘脈衝訊號CLKB；該移位暫存單元S(n)的第二時鐘脈衝訊號輸入端CLOCKB用於接收時鐘脈衝訊號CLK；該移位暫存單元S(n)的第一啟動訊號輸入端STVA連接至前一級移位暫存單元S(n-1)的參考電平結點N(n-1)；該移位暫存單元S(n)的第二啟動訊號輸入端STVB連接至後一級移位暫存單元S(n+1)的參考電平結點N(n+1)；該移位暫存單元S(n)的驅動訊號輸出端VOUT用於輸出一電平訊號OUT(n)至外部電路；該移位暫存單元S(n)的參考電平結點N(n)連接至後一級移位暫存單元S(n+1)的第一啟動訊號輸入端STVA，並連接到前一級移位暫存單元S(n-1)的第二啟動訊號輸入端STVB。

該移位暫存單元S(p)(p為大於1的奇數，且p小於m)的第一電平輸入端VCIN連接至外部電路以接收第一電平訊號VC1；該移位暫存單元S(p)的第二電平輸入端VCINB連接至外部電路以接收第二電平訊號VC2；該移位暫存單元S(p)的低電平輸入端VGL連接至外部電路以接收低電平訊號；該移位暫存單元S(p)的第一時鐘脈衝訊號輸入端CLOCK用於接收時鐘脈衝訊號CLK；該移位暫存單元S(p)的第二時鐘脈衝訊號輸入端CLOCKB用於接收時鐘脈衝訊號CLKB；該移位暫存單元S(p)的第一啟動訊號輸入端STVA連接至前一級移位暫存單元S(p-1)的參考電平結點N(p-1)；該移位暫存單元S(p)的第二啟動訊號輸入端STVB連接至後一級移位暫存單元S(p+1)的參考電平結點N(p+1)；該移位暫存單元S(p)的驅動訊號輸出端VOUT用於輸出一電平訊號OUT(p)至外部電路；該移位暫存單元S(p)的參考電平結點N(p)連接至後一級移位暫存單元S(p+1)的第一啟動訊號輸入端STVA，並連接到前一級移位暫存單元S(p-1)的第二啟動訊號輸入端STVB。

該移位暫存單元S(m)的第一電平輸入端VCIN連接至外部電路以接收第一電平訊號VC1；該移位暫存單元S(m)的第二電平輸入端VCINB連接至外部電路以接收第二電平訊號VC2；該移位暫存單元S(m)的低電平輸入端VGL連接至外部電路以接收低電平訊號；該移位暫存單元S(m)的第一啟動訊號輸入端STVA連接至前一級移位暫存單元S(m-1)的參考電平結點N(m-1)；該移位暫存單元S(m)的驅動訊號輸出端VOUT用於輸出一電平訊號OUT(m) 至外部電路；該移位暫存單元S(m)的第二啟動訊號輸入端STVB用於接收一外部的啟動脈衝STV2。當m為奇數時，該移位暫存單元S(m)的第一時鐘脈衝訊號輸入端CLOCK用於接收時鐘脈衝訊號CLK；該移位暫存單元S(m)的第二時鐘脈衝訊號輸入端CLOCKB用於接收反向時鐘脈衝訊號CLKB。當m為偶數時，該移位暫存單元S(m)的第一時鐘脈衝訊號輸入端CLOCK用於接收反向時鐘脈衝訊號CLKB；該移位暫存單元S(m)的第二時鐘脈衝訊號輸入端CLOCKB用於接收時鐘脈衝訊號CLK。

參見圖3，上述閘極驅動電路10的每一個移位暫存單元S(i)包括一個開關單元11、一個預充電單元12、一個脈衝訊號輸出單元13、一個低電平訊號控制單元14以及一個驅動訊號輸出端VOUT。

該開關單元11包括第一電晶體M1、第二電晶體M2、第三電晶體M3及第四電晶體M4。該移位暫存單元S(i)的第一電平輸入端VCIN經由第二電晶體M2的汲極和源極、第一電晶體M1的汲極和源極連接至第一啟動訊號輸入端STVA。該移位暫存單元S(i)的該第二電平輸入端VCINB經由第四電晶體M4的汲極和源極、第三電晶體M3的汲極和源極連接至第二啟動訊號輸入端STVB。該第一電晶體M1的閘極連接至第一啟動訊號輸入端STVA。該第三電晶體M3的閘極連接至第二啟動訊號輸入端STVB。該第一電晶體M1的汲極、第二電晶體M2的源極、第三電晶體M3的汲極 及第四電晶體M4的源極相互連接而形成一充電電平結點(圖未示)。

該第二電晶體M2的閘極連接至後一級移位暫存單元的驅動訊號輸出端VOUT(特例：第m個移位暫存單元的第二電晶體M2的閘極連接至第二啟動訊號輸入端STVB)，該第四電晶體M4的閘極連接至前一級移位暫存單元的驅動訊號輸出端VOUT(特例：第一個移位暫存單元的第四電晶體M4的閘極連接至第一啟動訊號輸入端STVA)。

當第二電平輸入端VCINB提供高電平時候，該第四電晶體M4的閘極用於接收該至少一外部啟動訊號，一旦第四電晶體M4接收到的外部啟動訊號反轉為高電平時，該第四電晶體M4便可導通，從而該第四電晶體M4的汲極所接收到的第二電平輸入端VCINB的高電平便可到達上述充電電平結點，以用於向預充電單元12輸出高電平。

當第一電平輸入端VCIN提供高電平時候，該第二電晶體M2的閘極用於接收該至少一外部啟動訊號，一旦第二電晶體M2接收到的外部啟動訊號反轉為高電平時，該第二電晶體M2便可導通，從而該第二電晶體M2的汲極所接收到的第一電平輸入端VCIN的高電平便可到達上述充電電平結點，以用於向預充電單元12輸出高電平。

該預充電單元12包括第二電容C2、第六電晶體M6，及第十 電晶體M10。該第二電容C2的一個電極與第六電晶體M6的汲極相連接，以用於接收開關單元11輸出的高電平。該第二電容C2的另一個電極與第六電晶體M6的源極相連，且該另一個電極還經由第十電晶體M10的源極和汲極接至低電平輸入端VGL以接收低電平。該第六電晶體M6的閘極連接至第一時鐘脈衝訊號輸入端CLOCK，該第十電晶體M10的閘極連接至第二時鐘脈衝訊號輸入端CLOCKB。

當第六電晶體M6的閘極接收到第一時鐘脈衝訊號輸入端CLOCK的時鐘脈衝訊號為低電平、而第十電晶體M10的閘極接收到第二時鐘脈衝訊號輸入端CLOCKB的反向時鐘脈衝訊號為高電平時，該第六電晶體M6截止而第十電晶體M10導通，該第二電容C2被開關單元11提供的高電平充電。

當第六電晶體M6的閘極接收到第一時鐘脈衝訊號輸入端CLOCK的時鐘脈衝訊號為高電平、而第十電晶體M10的閘極接收到第二時鐘脈衝訊號輸入端CLOCKB的反向時鐘脈衝訊號為低電平時，該第六電晶體M6導通而第十電晶體M10截止，該第二電容C2放電。

該脈衝訊號輸出單元13包括第八電晶體M8，該第八電晶體M8的源極連接至第一時鐘脈衝訊號輸入端CLOCK，該第八電晶體M8的汲極連接至驅動訊號輸出端VOUT，該第八電晶體M8的閘極與預充電單元12相連以在預充電單元12被預充電後被拉 升至高電平而使得該第八電晶體M8導通，進而將該第一時鐘脈衝訊號輸入端CLOCK的訊號輸出至驅動訊號輸出端VOUT。

該低電平訊號控制單元14包括第五電晶體M5、第七電晶體M7、第九晶體M9、第十一電晶體M11以及第一電容C1。

該移位暫存單元的驅動訊號輸出端VOUT經由該第十一電晶體M11的源極和汲極連接至低電平，該第十一電晶體M11的閘極連接至第二時鐘脈衝訊號輸入端CLOCKB。該第十一電晶體M11在預充電單元12放電完畢後、且第二時鐘脈衝訊號輸入端CLOCKB為高電平時導通並將驅動訊號輸出端VOUT拉至一低電平。

該第七電晶體M7的閘極與預充電單元12相連以在預充電單元12放電完畢前導通，該第五電晶體M5的閘極經由該第七電晶體M7的汲極和源極連接至該第一時鐘脈衝訊號輸入端CLOCK以在預充電單元12被放電完畢前導通，該第九電晶體M9的閘極經由第五電晶體M5的汲極和源極連接至低電平輸入端VGL以在預充電單元12被放電完畢前被拉至低電平而截止。

該第七電晶體M7在預充電單元放電完畢後截止，進而第五電晶體M5截止，該驅動訊號輸出端VOUT經由該第九電晶體M9的源極和汲極連接至低電平輸入端VGL以接收低電平，且該第九電晶體M9的閘極經由第一電容C1連接至該第一時鐘脈衝訊號輸入端CLOCK，從而當預充電單元12放電完畢後、且第一時鐘脈 衝訊號輸入端CLOCK為高電平時該第九電晶體M9的閘極被拉至高電平而導通，進而將驅動訊號輸出端VOUT拉至一低電平。

各移位暫存單元S(i)的第一至第十一電晶體M1、M2...M10、M11均為N型薄膜電晶體。

當然，基於簡化電路結構的考量，因為所述第十電晶體M10與第十一電晶體M11的電路連接關係相同，且二者的功能可藉由同一個電晶體實現，因此可省略圖2所示的第十一電晶體M11，從而藉由第十電晶體M10同時實現原第十一電晶體M11在低電平訊號控制單元14中的作用。

圖4所示即為利用省略第十一電晶體M11的移位暫存單元構建的閘極驅動電路結構示意圖。請一併參見圖5，係閘極驅動電路10進行下掃操作(按S1、S2...S(m)的順序依次向外部電路輸出一高電平)的工作時序示意圖。該種工作狀態下，外部啟動脈衝STV2以及第一電平訊號VC1恒定為低電平，第二電平訊號VC2恒定為高電平。

(a)在T0之前的時段，外部啟動脈衝STV1、時鐘脈衝訊號CLK以及反向時鐘脈衝訊號CLKB均為低電平。該時段為初始狀態，各移位暫存單元S1、S2...S(m)的驅動訊號輸出端VOUT輸出的電平訊號OUT1、OUT2、OUT3...此時段均為低電平。

(b)在T0時段，外部啟動脈衝STV1為高電平，時鐘脈衝訊號CLK為低電平，反向時鐘脈衝訊號CLKB為高電平。移位暫存單 元S1、S2...S(m)均輸出低電平。

對於移位暫存單元S1而言，由於反向時鐘脈衝訊號CLKB為高電平，移位暫存單元S1的第十電晶體M10導通，移位暫存單元S1的驅動訊號輸出端VOUT直接與低電平輸入端VGL相連，因此移位暫存單元S1的驅動訊號輸出端VOUT被拉至低電平，其輸出的電平訊號OUT1在T1時段為低電平。

此外，由於T1時刻外部啟動脈衝STV1為高電平，移位暫存單元S1的第一電晶體M1、M4導通，從而第二電平訊號VC2藉由第四電晶體M4的汲極和源極對移位暫存單元S1的第二電容C2充電。同時，由於第二電容C2被充電時第七電晶體M7的閘極被拉至高電平，該第七電晶體M7導通，此刻，時鐘脈衝訊號CLK藉由第七電晶體M7的源極和汲極把移位暫存單元S1的參考電平結點N1拉至低電平。

對於移位暫存單元S(p)(p為大於1的奇數，且p小於m)而言，同樣由於反向時鐘脈衝訊號CLKB為高電平，移位暫存單元S(p)的第十電晶體M10導通，移位暫存單元S(p)的驅動訊號輸出端VOUT直接與低電平輸入端VGL相連，因此移位暫存單元S(p)的驅動訊號輸出端VOUT被拉至低電平，移位暫存單元S(p)輸出的電平訊號OUT(p)在T1時段為低電平。此時刻，移位暫存單元S(p)的第二電容C2還均未被充電，且其參考電平結點N(p)為低電平。

對於移位暫存單元S(n)(n為大於1的偶數，且n小於m)而言，由於移位暫存單元S(n)的前、後級移位暫存單元的驅動訊號輸出端VOUT均輸出低電平，且移位暫存單元S(n)的前、後級移位暫存單元的參考電平結點為低電平，因此移位暫存單元S(n)的第二電容C2均未被充電且移位暫存單元S(n)的驅動訊號輸出端VOUT的電平訊號OUT(n)為低電平。

對於移位暫存單元S(m)而言，m為大於1的奇數或偶數，因此移位暫存單元S(m)的輸出情況與S(p)或者S(n)相同，其驅動訊號輸出端VOUT的電平訊號OUT(m)為低電平。

(c)在T2時段，外部啟動脈衝STV1為低電平，時鐘脈衝訊號CLK為高電平，反向時鐘脈衝訊號CLKB為低電平。移位暫存單元S1輸出高電平，其他移位暫存單元均輸出低電平。

對於移位暫存單元S1而言，由於反向時鐘脈衝訊號CLKB為低電平，移位暫存單元S1的第十電晶體M10截止，移位暫存單元S1的驅動訊號輸出端VOUT不再被拉至低電平；因為T1時段第二電容C2已被充電，從而第七、第八電晶體M7、M8導通，時鐘脈衝訊號CLK為高電平並藉由第八電晶體M8的源極和汲極將驅動訊號輸出端VOUT拉升至高電平，驅動訊號輸出端VOUT的電平訊號OUT1在T2時刻為高電平。

此外，由於時鐘脈衝訊號CLK為高電平，移位暫存單元S1的第六電晶體M6導通，此時移位暫存單元S1的第二電容C2藉 由第六電晶體M6的汲極和閘極放電。同時，時鐘脈衝訊號CLK藉由移位暫存單元S1第七電晶體M7的源極和汲極直接將參考電平結點N1拉升至高電平，進而致使移位暫存單元S1的第五電晶體M5導通，移位暫存單元S1的第九電晶體M9因其閘極被連接至低電平輸入端VGL而截止。

對於移位暫存單元S2而言，由於移位暫存單元S2的第十電晶體M10閘極接收到的時鐘脈衝訊號CLK為高電平，從而第十電晶體M10導通，移位暫存單元S2的驅動訊號輸出端VOUT輸出的電平訊號OUT2被拉至低電平。另外，由於此時刻移位暫存單元S1的驅動訊號輸出端VOUT輸出的電平訊號OUT1為高電平，因此移位暫存單元S2的第四電晶體M4導通，第二電平訊號VC2藉由第四電晶體M4的汲極和源極對移位暫存單元S2的第二電容C2充電。此外，由於移位暫存單元S2的第二電容C2被充電時第七電晶體M7的閘極被拉至高電平，該第七電晶體M7導通，此刻，時鐘脈衝訊號CLK藉由第七電晶體M7的源極和汲極把參考電平結點N2拉至低電平。

對於移位暫存單元S(n)(n為大於1的偶數，且n小於m)而言，同樣由於時鐘脈衝訊號CLK為高電平，移位暫存單元S(n)的第十電晶體M10導通，移位暫存單元S(n)的驅動訊號輸出端VOUT直接與低電平輸入端VGL相連，因此移位暫存單元S(n)的驅動訊號輸出端VOUT被拉至低電平而輸出低電平，電平訊號OUT(n)在 T2時段為低電平。此外，移位暫存單元S(n)的第二電容C2均未被充電，且其參考電平結點N(n)為低電平。

對於移位暫存單元S(p)(p為大於1的奇數，且p小於m)而言，由於其前、後級移位暫存單元的驅動訊號輸出端VOUT均輸出低電平，且移位暫存單元S(p)的前、後級移位暫存單元的參考電平結點為低電平，因此移位暫存單元S(p)的第二電容C2均未被充電且移位暫存單元S(p)的驅動訊號輸出端VOUT輸出的電平訊號OUT(p)為低電平。

移位暫存單元S(m)的輸出情況與S(n)或者S(p)相同，其驅動訊號輸出端VOUT的電平訊號OUT(m)為低電平。

(d)在T3時段，外部啟動脈衝STV1為低電平，時鐘脈衝訊號CLK為低電平，反向時鐘脈衝訊號CLKB為高電平。移位暫存單元S2輸出高電平，其他移位暫存單元均輸出低電平。

對於移位暫存單元S1而言，由於反向時鐘脈衝訊號CLKB反轉為高電平，移位暫存單元S1的第十電晶體M10再次導通，移位暫存單元S1的驅動訊號輸出端VOUT直接與低電平輸入端VGL相連，因此移位暫存單元S1的驅動訊號輸出端VOUT被拉回低電平，其輸出的電平訊號OUT1在T3時段為低電平。

此外，由於時鐘脈衝訊號CLK為低電平，且在T2時段移位暫存單元S1的第二電容C2已被放電，從而移位暫存單元S1的第六、第七、第八電晶體M6、M7、M8均截止，第九電晶體M9的 閘極經由第一電容C1被連接至時鐘脈衝訊號CLK，T3時段移位暫存單元S1的第九電晶體M9仍保持截止。

對於移位暫存單元S2而言，由於時鐘脈衝訊號CLK為低電平，移位暫存單元S2的第十電晶體M10截止，移位暫存單元S2的驅動訊號輸出端VOUT不再被拉至低電平；因為T2時段第二電容C2已被充電，從而第七、第八電晶體M7、M8導通，反向時鐘脈衝訊號CLKB為高電平並藉由第八電晶體M8的源極和汲極將驅動訊號輸出端VOUT拉升至高電平，驅動訊號輸出端VOUT的電平訊號OUT2在T3時刻為高電平。

此外，由於反向時鐘脈衝訊號CLKB為高電平，移位暫存單元S2的第六電晶體M6導通，此時移位暫存單元S2的第二電容C2藉由第六電晶體M6的汲極和閘極放電。同時，反向時鐘脈衝訊號CLKB藉由移位暫存單元S2第七電晶體M7的源極和汲極直接將參考電平結點N2拉升至高電平，進而致使移位暫存單元S2的第五電晶體M5導通，移位暫存單元S2的第九電晶體M9因其閘極被連接至低電平輸入端VGL而截止。

對於移位暫存單元S3而言，由於移位暫存單元S3的第十電晶體M10閘極接收到的反向時鐘脈衝訊號CLKB為高電平，從而第十電晶體M10導通，移位暫存單元S3的驅動訊號輸出端VOUT輸出的電平訊號OUT3被拉至低電平。另外，由於此時刻移位暫存單元S2的驅動訊號輸出端VOUT輸出的電平訊號OUT2為高 電平，因此移位暫存單元S3的第四電晶體M4導通，第二電平訊號VC2藉由第四電晶體M4的汲極和源極對移位暫存單元S3的第二電容C2充電。此外，由於移位暫存單元S3的第二電容C2被充電時第七電晶體M7的閘極被拉至高電平，該第七電晶體M7導通，此刻，時鐘脈衝訊號CLK藉由第七電晶體M7的源極和汲極把參考電平結點N3拉至低電平。

對於移位暫存單元S(p)而言，當p大於3時，由於反向時鐘脈衝訊號CLKB為高電平，移位暫存單元S(p)的第十電晶體M10導通，移位暫存單元S(p)的驅動訊號輸出端VOUT直接與低電平輸入端VGL相連，因此移位暫存單元S(p)的驅動訊號輸出端VOUT被拉至低電平而輸出低電平，電平訊號OUT(p)在T3時段為低電平。此外，移位暫存單元S(p)的第二電容C2均未被充電，且其參考電平結點N(p)為低電平。

對於移位暫存單元S(n)而言，當n大於2時，由於其前、後級移位暫存單元的驅動訊號輸出端VOUT均輸出低電平，且移位暫存單元S(n)的前、後級移位暫存單元的參考電平結點為低電平，因此移位暫存單元S(n)的第二電容C2均未被充電且移位暫存單元S(n)的驅動訊號輸出端VOUT輸出的電平訊號OUT(n)為低電平。

移位暫存單元S(m)的輸出情況與S(p)或者S(n)相同，其驅動訊號輸出端VOUT的電平訊號OUT(m)為低電平。

(d)在T4時段，外部啟動脈衝STV1為低電平，時鐘脈衝訊號CLK為高電平，反向時鐘脈衝訊號CLKB為低電平。移位暫存單元S3輸出高電平，其他移位暫存單元均輸出低電平。

對於移位暫存單元S1而言，由於外部啟動脈衝STV1在T4時段繼續為低電平，從而移位暫存單元S1的第二電容C2不能被充電，因此第七電晶體M7不能導通，即使T4時段時鐘脈衝訊號CLK反轉為高電平，第五電晶體M5也無法被導通，故，此時第九電晶體M9的閘極無法連接至低電平輸入端VGL而經由第一電容C1連接至時鐘脈衝訊號CLK，從而第九電晶體M9的閘極被拉升至高電平，第九電晶體M9導通，移位暫存單元S1的驅動訊號輸出端VOUT經由第九電晶體M9的源極和汲極連接至低電平輸入端VGL，移位暫存單元S1的驅動訊號輸出端VOUT被拉回低電平，其輸出的電平訊號OUT1在T4時段仍為低電平。

對於移位暫存單元S2而言，由於時鐘脈衝訊號CLK為高電平，移位暫存單元S2的第十電晶體M10導通，移位暫存單元S2的驅動訊號輸出端VOUT直接與低電平輸入端VGL相連，因此移位暫存單元S2的驅動訊號輸出端VOUT被拉至低電平，移位暫存單元S2輸出的電平訊號OUT2在T4時段為低電平。此時刻，移位暫存單元S2的第二電容C2未被充電，且其參考電平結點N2為低電平。

對於移位暫存單元S3而言，由於反向時鐘脈衝訊號CLKB為 低電平，移位暫存單元S3的第十電晶體M10截止，移位暫存單元S3的驅動訊號輸出端VOUT不再被拉至低電平；因為T3時段第二電容C2已被充電，從而第七、第八電晶體M7、M8導通，時鐘脈衝訊號CLK為高電平並藉由第八電晶體M8的源極和汲極將驅動訊號輸出端VOUT拉升至高電平，驅動訊號輸出端VOUT的電平訊號OUT3在T4時刻為高電平。

此外，由於時鐘脈衝訊號CLK為高電平，移位暫存單元S3的第六電晶體M6導通，此時移位暫存單元S3的第二電容C2藉由第六電晶體M6的汲極和閘極放電。同時，時鐘脈衝訊號CLK藉由移位暫存單元S3第七電晶體M7的源極和汲極直接將參考電平結點N3拉升至高電平，進而致使移位暫存單元S3的第五電晶體M5導通，移位暫存單元S3的第九電晶體M9因其閘極被連接至低電平輸入端VGL而截止。

對於移位暫存單元S4而言，由於移位暫存單元S4的第十電晶體M10閘極接收到的時鐘脈衝訊號CLK為高電平，從而第十電晶體M10導通，移位暫存單元S4的驅動訊號輸出端VOUT輸出的電平訊號OUT4被拉至低電平。另外，由於此時刻移位暫存單元S3的驅動訊號輸出端VOUT輸出的電平訊號OUT3為高電平，因此移位暫存單元S4的第四電晶體M4導通，第二電平訊號VC2藉由第四電晶體M4的汲極和源極對移位暫存單元S4的第二電容C2充電。此外，由於移位暫存單元S4的第二電容C2被充 電時第七電晶體M7的閘極被拉至高電平，該第七電晶體M7導通，此刻，時鐘脈衝訊號CLK藉由第七電晶體M7的源極和汲極把參考電平結點N4拉至低電平。

對於移位暫存單元S(n)而言，針對於n大於4的情況，同樣由於時鐘脈衝訊號CLK為高電平，移位暫存單元S(n)(n>4)的第十電晶體M10導通，移位暫存單元S(n)(n>4)的驅動訊號輸出端VOUT直接與低電平輸入端VGL相連，因此移位暫存單元S(n)(n>4)的驅動訊號輸出端VOUT被拉至低電平而輸出低電平，電平訊號OUT(n)(n>4)在T4時段為低電平。此外，移位暫存單元S(n)(n>4)的第二電容C2均未被充電，且其參考電平結點N(n)(n>4)為低電平。

對於移位暫存單元S(p)而言，針對於p大於5的情況，由於其前、後級移位暫存單元的驅動訊號輸出端VOUT均輸出低電平，且移位暫存單元S(p)(p>5)的前、後級移位暫存單元的參考電平結點為低電平，因此移位暫存單元S(p)(p>5)的第二電容C2均未被充電且移位暫存單元S(p)(p>5)的驅動訊號輸出端VOUT輸出的電平訊號OUT(p)(p>5)為低電平。

移位暫存單元S(m)的輸出情況與S(n)(n>4)或者S(p)(p>5)相同，其驅動訊號輸出端VOUT的電平訊號OUT(m)為低電平。

(e)依次類推，在T5~T(m)時段，移位暫存單元S4~S(m)的驅動訊號輸出端VOUT依次輸出一高電平到外部電路。

請一併參見圖6，係閘極驅動電路10進行上掃操作(按S(m)、S(m-1)...S(1)的順序依次向外部電路輸出一高電平)的工作時序示意圖。該種工作狀態下，外部啟動脈衝STV1以及第二電平訊號VC2恒定為低電平，第一電平訊號VC1恒定為高電平。

與前敘相同的原理，在T1、T2、T3...時段，該m個移位暫存單元S(m)~S1的驅動訊號輸出端VOUT依次輸出一高電平到外部電路，在此不再贅述。

所述閘極驅動電路10可從移位暫存單元S1至移位暫存單元S(m)的驅動訊號輸出端依次輸出一高電平到外部電路，也可從移位暫存單元S(m)至移位暫存單元S1的驅動訊號輸出端依次輸出一高電平到外部電路，該雙向傳輸功能可使該閘極驅動電路10在搭配不同面板時有更多彈性空間。

可以理解，閘極驅動電路10兩端的移位暫存單元S1和S(m)可作為Dummy級不作輸出之用，而僅將移位暫存單元S2、S3...S(m-1)用作脈衝訊號的輸出。

綜上所述，本發明確已符合發明專利之要件，遂依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

10‧‧‧閘極驅動電路

11‧‧‧開關單元

12‧‧‧預充電單元

13‧‧‧脈衝訊號輸出單元

14‧‧‧低電平訊號控制單元

圖1係本發明實施例提供的閘極驅動電路的電路框架示意圖。

圖2係圖1所示閘極驅動電路的電路結構示意圖。

圖3係圖1所示閘極驅動電路的單個移位元寄存單元的電路結構示意圖。

圖4係本發明實施例提供的閘極驅動電路簡化後的電路結構示意圖。

圖5係圖4所示閘極驅動電路的第一工作時序示意圖。

圖6係圖4所示閘極驅動電路的第二工作時序示意圖。

11‧‧‧開關單元

12‧‧‧預充電單元

13‧‧‧脈衝訊號輸出單元

14‧‧‧低電平訊號控制單元

Claims (12)

1. 一種移位暫存電路，其包括一個開關單元、一個預充電單元、一個脈衝訊號輸出單元、一個低電平訊號控制單元以及一個驅動訊號輸出端，該開關單元用於接收至少一外部啟動訊號和一高電平，該開關單元在該至少一外部啟動訊號為高電平時開啟並將該高電平輸出至該預充電單元；該預充電單元用於接收一時鐘脈衝訊號和一反向時鐘脈衝訊號，該預充電單元在接收到的反向時鐘脈衝訊號為高電平時開始被該開關單元提供的該高電平預充電，該預充電單元在接收到的時鐘脈衝訊號為高電平時開始放電；該脈衝訊號輸出單元用於接收該時鐘脈衝訊號，並在預充電單元被預充電以後、放電完成之前將該時鐘脈衝訊號輸出至驅動訊號輸出端；該低電平訊號控制單元用於接收一時鐘脈衝訊號和反向時鐘脈衝訊號，並在預充電單元放電完畢後根據反向時鐘脈衝訊號的高電平和時鐘脈衝訊號的高電平交替將驅動訊號輸出端拉至一低電平；其中，該開關單元包括第一電晶體、第二電晶體、第三電晶體及第四電晶體，所述第一電晶體的汲極、第二電晶體的源極、第三電晶體的汲極及第四電晶體的源極相互連接，以用於向預充電單 元輸出高電平；該第四電晶體的閘極用於接收該至少一外部啟動訊號，該第四電晶體的汲極用於接收該高電平。
2. 如申請專利範圍第1項所述之移位暫存電路，其中，該預充電單元包括第二電容、第六電晶體，及第十電晶體，該第二電容的一個電極與第六電晶體的汲極相連接，以用於接收開關單元輸出的高電平；該第二電容的另一個電極與第六電晶體的源極相連，該第二電容的另一個電極還經由第十電晶體的源極和汲極接至低電平；該第六電晶體的閘極用於接收該時鐘脈衝訊號，該第十電晶體的閘極用於接收該反向時鐘脈衝訊號。
3. 如申請專利範圍第2項所述之移位暫存電路，其中，當時鐘脈衝訊號為低電平而反時鐘脈衝訊號為高電平時，該第六電晶體截止進而阻斷第二電容兩個電極之間的連接，該預充電單元的第二電容與第六電晶體汲極相連的一個電極接收到該開關單元提供的高電平，該第十電晶體導通而將第二電容的另一個電極連接至低電平，使第二電容的兩個電極分別連接高電平和低電平而被預充電。
4. 如申請專利範圍第2項所述之移位暫存電路，其中，當時鐘脈衝訊號為高電平而反向時鐘脈衝訊號為低電平時，該第六電晶體導通而使第二電容的兩個電極電連接，第二電容被放電。
5. 如申請專利範圍第1項所述之移位暫存電路，其中，該脈衝訊號輸出單元包括第八電晶體，該第八電晶體的源極用於接收該時鐘脈衝訊號，該第八電晶體的汲極連接至該移位暫存單元電路的驅動訊號輸出端，該第八電晶體的閘極與預充電單元相連以在預充 電單元被預充電後被拉升至高電平而使得該第八電晶體導通，進而將該時鐘脈衝訊號輸出至驅動訊號輸出端。
6. 如申請專利範圍第1項所述之移位暫存電路，其中，該低電平訊號控制單元包括第十一電晶體，該移位暫存單元的驅動訊號輸出端經由該第十一電晶體的源極和汲極連接至低電平，該第十一電晶體的閘極用於接收該反向時鐘脈衝訊號，從而該第十一電晶體在預充電單元放電完畢後、且反向時鐘脈衝訊號為高電平時導通並將驅動訊號輸出端拉至一低電平。
7. 如申請專利範圍第1項所述之移位暫存電路，其中，該低電平訊號控制單元還包括第九電晶體，該移位暫存單元的驅動訊號輸出端經由該第九電晶體的源極和汲極連接至低電平，該第九電晶體在預充電單元放電完畢後、且時鐘脈衝訊號為高電平時導通並將驅動訊號輸出端拉至一低電平。
8. 如申請專利範圍第7項所述之移位暫存電路，其中，該低電平訊號控制單元還包括第五電晶體、第七電晶體及第一電容，該第七電晶體的閘極與預充電單元相連以在預充電單元放電完畢前導通，該第五電晶體的閘極經由該第七電晶體的汲極和源極連接至該時鐘脈衝訊號以在預充電單元被放電完畢前導通，該第九電晶體的閘極經由第五電晶體的汲極和源極連接至低電平以在預充電單元被放電完畢前被拉至低電平而截止；該第七電晶體在預充電單元放電完畢後截止，進而第五電晶體截 止，該第九電晶體的閘極經由第一電容連接至該時鐘脈衝訊號，從而當預充電單元放電完畢後、且時鐘脈衝訊號為高時該第九電晶體閘極被拉至高電平而導通，進而將驅動訊號輸出端拉至一低電平。
9. 一種閘極驅動電路，其包括依次電連接的m(m為大於1的整數)個移位暫存單元，第一個移位暫存單元包括：一第一電平輸入端，用於接收第一電平訊號，一第二電平輸入端，用於接收第二電平訊號，一低電平輸入端，用於接收外部的低電平訊號，一第一時鐘脈衝訊號輸入端，用於接收時鐘脈衝訊號，一第二時鐘脈衝訊號輸入端，用於接收反向時鐘脈衝訊號，一第一啟動訊號輸入端，用於接收外部的第一啟動脈衝訊號，一驅動訊號輸出端，用於輸出一第一驅動訊號，一第二啟動訊號輸入端，其耦合於第二個移位暫存單元的參考電平結點；一參考電平結點，其連接至後一級移位暫存單元的第一啟動訊號輸入端；第n(n為大於1的偶數，且n小於m)個移位暫存單元包括：一第一電平輸入端，用於接收第二電平訊號，一第二電平輸入端，用於接收第一電平訊號， 一低電平輸入端，用於接收外部的低電平訊號，一第一時鐘脈衝訊號輸入端，用於接收反向時鐘脈衝訊號，一第二時鐘脈衝訊號輸入端，用於接收時鐘脈衝訊號，一第一啟動訊號輸入端，其耦合於第(n-1)個移位暫存單元的參考電平結點，一第二啟動訊號輸入端，其耦合於第(n+1)個移位暫存單元的參考電平結點，一驅動訊號輸出端，用於輸出一第n驅動訊號；第p(p為大於1的奇數，且p小於m)個移位暫存單元包括：一第一電平輸入端，用於接收第一電平訊號，一第二電平輸入端，用於接收第二電平訊號，一低電平輸入端，用於接收外部的低電平訊號，一第一時鐘脈衝訊號輸入端，用於接收時鐘脈衝訊號，一第二時鐘脈衝訊號輸入端，用於接收反向時鐘脈衝訊號，一第一啟動訊號輸入端，其耦合於第(p-1)個移位暫存單元的參考電平結點，一第二啟動訊號輸入端，其耦合於第(p+1)個移位暫存單元的參考電平結點，一驅動訊號輸出端，用於輸出一第p驅動訊號；第m個移位暫存單元包括：一第一電平輸入端，用於接收第一電平訊號，一第二電平輸入端，用於接收第二電平訊號， 一低電平輸入端，用於接收外部的低電平訊號，一第一時鐘脈衝訊號輸入端，用於接收時鐘脈衝訊號，一第二時鐘脈衝訊號輸入端，用於接收反向時鐘脈衝訊號，一第一啟動訊號輸入端，其耦合於第(m-1)個移位暫存單元的參考電平結點，一第二啟動訊號輸入端，用於接收外部的第二啟動脈衝訊號，一驅動訊號輸出端，用於輸出一第m驅動訊號。
10. 如申請專利範圍第9項所述之閘極驅動電路，其中，該第n個移位暫存單元及第p個移位暫存單元中的每一個移位暫存單元進一步包括一個第一電晶體、一個第二電晶體、一個第三電晶體、一個第四電晶體、一個第五電晶體、一個第六電晶體、一個第七電晶體、一個第八電晶體、一個第九電晶體、一個第十電晶體、一個第一電容和一個第二電容，該第一電平輸入端經由第二電晶體的汲極和源極、該第一電晶體的汲極和源極連接到前一級移位暫存單元的輸出端；該第二電平輸入端經由第四電晶體的汲極和源極、第三電晶體的汲極和源極連接至後一級移位暫存單元的輸出端；第一電晶體的閘極連接至該級移位暫存單元的第一啟動訊號輸入端；第三電晶體的閘極連接至該級移位暫存單元的第二啟動訊號輸入端； 第二電晶體的閘極連接至後一級移位暫存單元的驅動訊號輸出端；第四電晶體的閘極連接至前一級移位暫存單元的驅動訊號輸出端；第一電晶體的汲極、第三電晶體的汲極、第二電晶體的源極、第四電晶體的源極均連接至第六電晶體的汲極及第七、第八電晶體的閘極；第六電晶體的閘極與第一時鐘脈衝訊號輸入端相連；該第一時鐘脈衝訊號輸入端經由第一電容、第五電晶體的汲極和源極連接至低電平輸入端；該第一時鐘脈衝訊號輸入端經由第一電容、連接至第九電晶體的閘極；該第一時鐘脈衝訊號輸入端經由第七電晶體的源極、汲極連接至第五電晶體的閘極；該第一時鐘脈衝訊號輸入端經由第八電晶體的源極、汲極以及第九電晶體的源極、汲極連接至低電平輸入端；該級移位暫存單元的驅動訊號輸出端與其第六電晶體的源極相連，並經由第二電容連接至第七、第八電晶體的閘極，經由第十電晶體的源極和汲極連接至低電平輸入端；第十電晶體的閘極連接至第二時鐘脈衝訊號輸入端。
11. 如申請專利範圍第10項所述之閘極驅動電路，其中，該第一個移位暫存單元進一步包括一個第一電晶體、一個第二電晶體、一個第三電晶體、一個第四電晶體、一個第五電晶體、一個第六電晶體、一個第七電晶體、一個第八電晶體、一個第九電晶體、 一個第十電晶體、一個第一電容和一個第二電容，其特徵在於：該第一電平輸入端經由第二電晶體的汲極和源極、該第一電晶體的汲極和源極連接到前一級移位暫存單元的輸出端；該第二電平輸入端經由第四電晶體的汲極和源極、第三電晶體的汲極和源極連接至後一級移位暫存單元的輸出端；第一電晶體的閘極連接至該級移位暫存單元的第一啟動訊號輸入端；第三電晶體的閘極連接至該級移位暫存單元的第二啟動訊號輸入端；第二電晶體的閘極連接至後一級移位暫存單元的驅動訊號輸出端；第四電晶體的閘極連接至第一啟動訊號輸入端；第一電晶體的汲極、第三電晶體的汲極、第二電晶體的源極、第四電晶體的源極均連接至第六電晶體的汲極及第七、第八電晶體的閘極；第六電晶體的閘極與第一時鐘脈衝訊號輸入端相連；該第一時鐘脈衝訊號輸入端經由第一電容、第五電晶體的汲極和源極連接至低電平輸入端；該第一時鐘脈衝訊號輸入端經由第一電容、連接至第九電晶體的閘極；該第一時鐘脈衝訊號輸入端經由第七電晶體的源極、汲極連接至第五電晶體的閘極；該第一時 鐘脈衝訊號輸入端經由第八電晶體的源極、汲極以及第九電晶體的源極、汲極連接至低電平輸入端；該級移位暫存單元的驅動訊號輸出端與其第六電晶體的源極相連，並經由第二電容連接至第七、第八電晶體的閘極，經由第十電晶體的源極和汲極連接至低電平輸入端；第十電晶體的閘極連接至第二時鐘脈衝訊號輸入端。
12. 如申請專利範圍第9項所述之閘極驅動電路，其中，該第m個移位暫存單元進一步包括一個第一電晶體、一個第二電晶體、一個第三電晶體、一個第四電晶體、一個第五電晶體、一個第六電晶體、一個第七電晶體、一個第八電晶體、一個第九電晶體、一個第十電晶體、一個第一電容和一個第二電容，其特徵在於：該第一電平輸入端經由第二電晶體的汲極和源極、該第一電晶體的汲極和源極連接到前一級移位暫存單元的輸出端；該第二電平輸入端經由第四電晶體的汲極和源極、第三電晶體的汲極和源極連接至後一級移位暫存單元的輸出端；第一電晶體的閘極連接至該級移位暫存單元的第一啟動訊號輸入端；第三電晶體的閘極連接至該級移位暫存單元的第二啟動訊號輸入端；第二電晶體的閘極連接至第二啟動訊號輸入端； 第四電晶體的閘極連接至前一級移位暫存單元的驅動訊號輸出端；第一電晶體的汲極、第三電晶體的汲極、第二電晶體的源極、第四電晶體的源極均連接至第六電晶體的汲極及第七、第八電晶體的閘極；第六電晶體的閘極與第一時鐘脈衝訊號輸入端相連；該第一時鐘脈衝訊號輸入端經由第一電容、第五電晶體的汲極和源極連接至低電平輸入端；該第一時鐘脈衝訊號輸入端經由第一電容、連接至第九電晶體的閘極；該第一時鐘脈衝訊號輸入端經由第七電晶體的源極、汲極連接至第五電晶體的閘極；該第一時鐘脈衝訊號輸入端經由第八電晶體的源極、汲極以及第九電晶體的源極、汲極連接至低電平輸入端；該級移位暫存單元的驅動訊號輸出端與其第六電晶體的源極相連，並經由第二電容連接至第七、第八電晶體的閘極，經由第十電晶體的源極和汲極連接至低電平輸入端；第十電晶體的閘極連接至第二時鐘脈衝訊號輸入端。