CN114429759A - 显示面板及显示装置 - Google Patents

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Abstract

本申请公开了一种显示面板及显示装置，该显示面板包括N条时钟线和至少一个反相器，每个反相器的输入端与对应的一时钟线电性连接，通过反相器可以将一种时钟信号调制为另一种时钟信号，不仅该一种时钟信号可以为显示面板所用，同时，该另一种时钟信号也可以为显示面板所用，节省了时钟线的使用数量，进而有利于实现窄边框的显示面板或者显示装置。

Description

显示面板及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种显示面板及显示装置。
背景技术
显示面板包括栅极驱动电路或者阵列基板行驱动(GOA，Gate Driver On Array或Gate On Array)电路，其中，阵列基板行驱动电路是利用现有薄膜晶体管显示装置(TFT-LCD)阵列(Array)制程将栅线(Gate)行扫描驱动信号电路制作在阵列基板上，以实现对栅线逐行扫描的一项技术。
而栅极驱动电路或者阵列基板行驱动电路大多需要接入对应的时钟信号，每一时钟信号需要一对应的时钟线进行传输，这会导致在显示面板的边框区需要较多的时钟线，不利于实现窄边框。
发明内容
本申请提供一种显示面板及显示装置，以缓解需要配置较多数量的时钟线的技术问题。
第一方面，本申请提供一种显示面板，其包括N条时钟线和至少一个反相器，N为正整数；每个反相器的输入端与对应的一时钟线电性连接。
在其中一些实施方式中，至少一个反相器包括N个反相器，一反相器的输入端与一时钟线电性连接。
在其中一些实施方式中，第一反相器的输入端至第N反相器的输入端依次分别与第一时钟线至第N时钟线电性连接；第一时钟线至第N时钟线依次分别用于传输第一时钟信号至第N时钟信号；第一反相器的输出端至第N反相器的输出端依次分别用于生成第N+1时钟信号至第2N时钟信号。
在其中一些实施方式中，第一时钟信号的相位至第2N时钟信号的相位依次变化。
在其中一些实施方式中，第一时钟信号的占空比至第N时钟信号的占空比均相同。
在其中一些实施方式中，第一时钟信号的占空比至第N时钟信号的占空比均为50％。
在其中一些实施方式中，反相器包括第一晶体管和第二晶体管，第一晶体管的源极/漏极中的一个与第一晶体管的栅极电性连接并接入高电位信号；第二晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个电性连接并作为反相器的输出端，第二晶体管的源极/漏极中的另一个接入低电位信号，第二晶体管的栅极作为反相器的输入端。
在其中一些实施方式中，反相器还包括第一电阻，第一电阻的一端与第一晶体管的源极/漏极中的另一个电性连接，第一电阻的另一端与第二晶体管的源极/漏极中的一个电性连接并作为反相器的输出端。
在其中一些实施方式中，第一晶体管为N沟道型的薄膜晶体管，且第二晶体管为N沟道型的薄膜晶体管。
第二方面，本申请提供一种显示装置，其包括上述至少一实施方式中的显示面板，显示面板还包括栅极驱动电路，栅极驱动电路与N条时钟线、至少一个反相器的输出端电性连接。
本申请提供的显示面板及显示装置，通过反相器可以将一种时钟信号调制为另一种时钟信号，不仅该一种时钟信号可以为显示面板所用，同时，该另一种时钟信号也可以为显示面板所用，节省了时钟线的使用数量，进而有利于实现窄边框的显示面板或者显示装置。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的显示面板的结构示意图。
图2为图1所示反相器的结构示意图。
图3为八个时钟信号的时序示意图。
图4为图3中所示的两个时钟信号的时序示意图。
图5为图1中所示栅极驱动电路的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本实施例提供了一种显示面板，请参阅图1至图5，如图1所示，该显示面板包括N条时钟线，N为正整数。其中，该显示面板可以仅包括一条时钟线，例如，第一时钟线CKL1；也可以包括多条时钟线，例如，第一时钟线CKL1和第N时钟线CKLN；也可以根据需要在第一时钟线CKL1与第N时钟线CKLN之间设置一条或者多条时钟线。
需要进行说明的是，这些时钟线可以位于显示面板的左边框区和或者右边框区中，随着这些时钟线的数量增加，对应地，需要占用更多的边框区，也更不利于实现窄边框的显示面板。
在其中一个实施例中，上述显示面板还包括至少一个反相器10，每个反相器10的输入端与对应的一时钟线电性连接。
需要进行说明的是，在本实施例中，显示面板可以包括一个或者多个反相器10，且反相器10的数量可以但不限于与时钟线的数量相等，也可以配置反相器10的数量少于时钟线的数量，可以理解的是，即便如此，每配置一个反相器10也能够减少一条时钟线的使用数量。
因此，可以理解的是，本实施例提供的显示面板及显示装置，通过反相器10可以将一种时钟信号调制为另一种时钟信号，不仅该一种时钟信号可以为显示面板所用，同时，该另一种时钟信号也可以为显示面板所用，节省了时钟线的使用数量，进而有利于实现窄边框的显示面板或者显示装置。
在其中一个实施例中，至少一个反相器10包括N个反相器10，一反相器10的输入端与一时钟线电性连接。
需要进行说明的是，在本实施例中，假设显示面板需要2N个时钟信号，由于每一时钟线均对应配置了一反相器10，如此，仅通过一条时钟线即可为显示面板提供两种不同的时钟信号，与传统技术方案中每条时钟线传输一种时钟信号相比，本实施例可以将传统技术方案中时钟线的使用数量减少至原来的一半，即仅需要N条时钟线即可为显示面板提供2N个时钟信号。
可以理解的是，上述2N为N的2倍或者为N与N相加的结果。
需要进行说明的是，第一反相器至第N反相器并无实质上的差异，仅是为了更为清楚地描述本申请提供的各实施例，其在本质均为一个反相器10。
在其中一个实施例中，如图2所示，上述实施例中的反相器10可以包括第一晶体管T5和第二晶体管T6，第一晶体管T5的源极/漏极中的一个与第一晶体管T5的栅极电性连接并接入高电位信号VGH；第二晶体管T6的源极/漏极中的一个与第一晶体管T5的源极/漏极中的另一个电性连接并作为反相器10的输出端，第二晶体管T6的源极/漏极中的另一个接入低电位信号VSS，第二晶体管T6的栅极作为反相器10的输入端。
可以理解的是，当第一时钟线CKL1中传输的第一时钟信号CK1为低电位时，第二晶体管T6截止，第一晶体管T5由于栅极接入了高电位信号VGH而处于导通状态，此时反相器10的输出端输出的第五时钟信号CK5为高电位；当第一时钟线CKL1中传输的第一时钟信号CK1为高电位时，第二晶体管T6导通，虽然第一晶体管T5由于栅极接入了高电位信号VGH而处于导通状态，但是由于低电位信号VSS通过第二晶体管T6将第五时钟信号CK5进行了拉低，因此，此时反相器10的输出端输出的第五时钟信号CK5为低电位。
需要进行说明的是，在本实施例中，为显示面板配置了八条时钟线，对应地，可以提供八种时钟信号至显示面板。例如，可以配置第一晶体管T5为N沟道型的薄膜晶体管、第二晶体管T6为N沟道型的薄膜晶体管。第一时钟线CKL1可以为显示面板提供第一时钟信号CK1，第一时钟信号CK1通过一个反相器10可以为显示面板提供第五时钟信号CK5。依次类推，第二时钟线可以为显示面板提供第二时钟信号CK2，第二时钟信号CK2通过一个反相器10可以为显示面板提供第六时钟信号CK6；第三时钟线可以为显示面板提供第三时钟信号CK3，第三时钟信号CK3通过一个反相器10可以为显示面板提供第七时钟信号CK7；第四时钟线可以为显示面板提供第四时钟信号CK4，第四时钟信号CK4通过一个反相器10可以为显示面板提供第八时钟信号CK8。
在其中一个实施例中，反相器10还包括第一电阻R，第一电阻R的一端与第一晶体管T5的源极/漏极中的另一个电性连接，第一电阻R的另一端与第二晶体管T6的源极/漏极中的一个电性连接并作为反相器10的输出端。
需要进行说明的是，上述实施例中当第一时钟信号CK1为高电位时，第一晶体管T5、第二晶体管T6同时导通，容易导致输出的第五时钟信号CK5不稳定或者发生短路的现象，有鉴于此，本实施例在上述实施例的基础上增加了一个第一电阻R，其可以有效防止高电位信号VGH与低电位信号VSS在反相器10的输出端处出现信号不稳定或者发生短路的风险，提高了反相器10的稳定性以及安全性。
在其中一个实施例中，反相器10还可以包括第一正相施密特触发器，该第一正相施密特触发器的输入端与第一电阻R的另一端和/或第二晶体管T6的源极/漏极中的一个电性连接，该第一正相施密特触发器的输出端可以作为反相器10的输出端。
可以理解的是，在本实例中，由于在上述实施例中反相器10的输出端增加了一个第一正相施密特触发器，可以对输出的时钟信号的上升沿、下降沿进行整形，使得输出的时钟信号的上升沿、下降沿所占用的时间更短，或者更接近理想中时钟信号的波形，进而能够改善由于受到电阻和/或电容的影响而导致时钟信号的波形出现延迟的技术问题。
在其中一个实施例中，反相器10还可以包括第二正相施密特触发器，该第二正相施密特触发器的输入端用于接入对应的时钟信号，该第一正相施密特触发器的输出端与第二晶体管T6的栅极电性连接。
可以理解的是，在本实例中，由于在上述实施例中反相器10的输入端增加了一个第二正相施密特触发器，可以对接入的时钟信号的上升沿、下降沿进行整形，使得接入的时钟信号的上升沿、下降沿所占用的时间更短，或者更接近理想中时钟信号的波形，进而能够提高第二晶体管T6的动作速度。
在其中一个实施例中，如图1、图3以及图4所示，第一反相器的输入端至第N反相器的输入端依次分别与第一时钟线CKL1至第N时钟线CKLN电性连接；第一时钟线CKL1至第N时钟线CKLN依次分别用于传输第一时钟信号CK1至第N时钟信号CKN；第一反相器的输出端至第N反相器的输出端依次分别用于生成第N+1时钟信号至第2N时钟信号CK2N。
例如，N可以但不限于为4，即在本实施例中，显示面板仅有四条时钟线，但是却可以为显示面板提供八种不同的时钟信号。具体地，第一时钟线CKL1可以为显示面板提供第一时钟信号CK1，通过第一时钟线CKL1与第一反相器的输入端电性连接，经过第一反相器的调制后可以输出第五时钟信号CK5；第二时钟线可以为显示面板提供第二时钟信号CK2，通过第二时钟线与第二反相器的输入端电性连接，经过第二反相器的调制后可以输出第六时钟信号CK6；第三时钟线可以为显示面板提供第三时钟信号CK3，通过第三时钟线与第三反相器的输入端电性连接，经过第三反相器的调制后可以输出第七时钟信号CK7；第四时钟线可以为显示面板提供第四时钟信号CK4，通过第四时钟线与第四反相器的输入端电性连接，经过第四反相器的调制后可以输出第八时钟信号CK8。
需要进行说明的是，第一反相器、第二反相器、第三反相器以及第四反相器中的任一个均可以为图2所示的反相器10。
可以理解的是，如图4所示，由于第五时钟信号CK5是第一时钟信号CK1通过第一反相器生成的，因此，第一时钟信号CK1、第五时钟信号CK5的电位互为反相，即第一时钟信号CK1为高电位时，第五时钟信号CK5为低电位；第一时钟信号CK1为低电位时，第五时钟信号CK5为高电位。
进一步地，在其中一个实施例中，第一时钟信号CK1的占空比至第N时钟信号CKN的占空比可以但不限于为均相同，也可以根据需要设置时钟信号的占空比。具体地，第一时钟信号CK1的占空比至第N时钟信号CKN的占空比均为50％，可以理解的是，时钟信号的占空比为50％即为高电位、低电位在时钟信号的一个周期中各占一半时间。可以理解的是，如此可以简化对各反相器10输出的时钟信号的相位的计算，也能够降低各时钟信号的整体设计难度。
在其中一个实施例中，第一时钟信号CK1的相位至第2N时钟信号CK2N的相位依次变化。
例如，如图3所示，以N等于4为例，第一时钟信号CK1至第八时钟信号CK8的相位依次滞后，即第一时钟信号CK1至第八时钟信号CK8的第一个脉冲的上升沿按照时间先后顺序依次到来。
在其中一个实施例中，如图1所示，显示面板还可以包括栅极驱动电路100，栅极驱动电路100与N条时钟线、至少一个反相器10的输出端电性连接。
可以理解的是，本实施例中的各时钟信号是为了提供至栅极驱动电路100的。其中，该栅极驱动电路100可以包括多个级联的栅极驱动单元，如图5所示，每个栅极驱动单元可以包括第三晶体管T1、第四晶体管T2、第五晶体管T3以及第六晶体管T4，第三晶体管T1的源极/漏极中的一个与第三晶体管T1的栅极电性连接并接入第N-4级扫描信号G(N-4)或者起始信号，第三晶体管T1的源极/漏极中的另一个与第四晶体管T2的栅极、第五晶体管T3的源极/漏极中的一个电性连接，第四晶体管T2的源极/漏极中的一个接入对应的时钟信号CK，可以理解的是，该时钟信号CK可以为第一时钟信号CK1至第八时钟信号CK8中的任一个，第四晶体管T2的源极/漏极中的另一个用于输出第N级扫描信号G(N)，第五晶体管T3的源极/漏极中的另一个用于接入低电位信号VSS，第五晶体管T3的栅极与第六晶体管T4的栅极电性连接，并接入第N+4级扫描信号G(N+4)，第六晶体管T4的源极/漏极中的一个与第四晶体管T2的源极/漏极中的另一个电性连接，第六晶体管T4的源极/漏极中的另一个与第五晶体管T3的源极/漏极中的另一个电性连接。
其中，第三晶体管T1、第四晶体管T2、第五晶体管T3以及第六晶体管T4中的至少一个可以但不限于为N沟道型薄膜晶体管，也可以为为P沟道型薄膜晶体管。
在其中一个实施例中，本实施例提供一种显示装置，其包括上述至少一实施方式中的显示面板。
可以理解的是，本实施例提供的显示装置，通过反相器10可以将一种时钟信号调制为另一种时钟信号，不仅该一种时钟信号可以为显示面板所用，同时，该另一种时钟信号也可以为显示面板所用，节省了时钟线的使用数量，进而有利于实现窄边框的显示面板或者显示装置。
需要进行说明的是，上述显示面板可以但不限于为液晶显示面板，其也可以为自发光型显示面板，例如，有机发光显示面板或者微发光二极体显示面板等等，均可以节省时钟线的使用数量，进而有利于实现窄边框。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的显示面板及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种显示面板，其特征在于，包括：
N条时钟线，N为正整数；和
至少一个反相器，每个所述反相器的输入端与对应的一所述时钟线电性连接。
2.根据权利要求1所述的显示面板，其特征在于，所述至少一个反相器包括N个反相器，一所述反相器的输入端与一所述时钟线电性连接。
3.根据权利要求2所述的显示面板，其特征在于，第一反相器的输入端至第N反相器的输入端依次分别与第一时钟线至第N时钟线电性连接；所述第一时钟线至第N时钟线依次分别用于传输第一时钟信号至第N时钟信号；所述第一反相器的输出端至第N反相器的输出端依次分别用于生成第N+1时钟信号至第2N时钟信号。
4.根据权利要求3所述的显示面板，其特征在于，所述第一时钟信号的相位至所述第2N时钟信号的相位依次变化。
5.根据权利要求3所述的显示面板，其特征在于，所述第一时钟信号的占空比至所述第N时钟信号的占空比均相同。
6.根据权利要求5所述的显示面板，其特征在于，所述第一时钟信号的占空比至所述第N时钟信号的占空比均为50％。
7.根据权利要求1所述的显示面板，其特征在于，所述反相器包括：
第一晶体管，所述第一晶体管的源极/漏极中的一个与所述第一晶体管的栅极电性连接并接入高电位信号；和
第二晶体管，所述第二晶体管的源极/漏极中的一个与所述第一晶体管的源极/漏极中的另一个电性连接并作为所述反相器的输出端，所述第二晶体管的源极/漏极中的另一个接入低电位信号，所述第二晶体管的栅极作为所述反相器的输入端。
8.根据权利要求7所述的显示面板，其特征在于，所述反相器还包括第一电阻，所述第一电阻的一端与所述第一晶体管的源极/漏极中的另一个电性连接，所述第一电阻的另一端与所述第二晶体管的源极/漏极中的一个电性连接并作为所述反相器的输出端。
9.根据权利要求7或者8所述的显示面板，其特征在于，所述第一晶体管为N沟道型的薄膜晶体管，且所述第二晶体管为N沟道型的薄膜晶体管。
10.一种显示装置，其特征在于，包括如权利要求1至9任一项所述的显示面板，所述显示面板还包括栅极驱动电路，所述栅极驱动电路与所述N条时钟线、所述至少一个反相器的输出端电性连接。
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