KR20020004821A

KR20020004821A - 시프트레지스터 및 전자장치

Info

Publication number: KR20020004821A
Application number: KR1020010029573A
Authority: KR
Inventors: 간바라미노루; 사사키가즈히로; 모로사와가츠히코
Original assignee: 가시오 가즈오; 가시오게산키 가부시키가이샤
Priority date: 2000-05-31
Filing date: 2001-05-29
Publication date: 2002-01-16
Also published as: US6611248B2; EP1684310A1; DE60138429D1; KR100393750B1; DE60121257T2; HK1042369A1; EP1160796A2; DE60121257D1; CN1326178A; CN1213394C; USRE40673E1; EP1684310B1; HK1042369B; US20020003964A1; EP1160796A3; EP1160796B1; TW514926B

Abstract

본 발명은 시프트레지스터 및 시프트레지스터를 드라이버로서 이용한 표시장치, 촬상장치 등의 전자장치에 관한 것으로서,

시프트레지스터의 각 단(RS(1), RS(2), …)는 6개의 TFT에 의하여 구성되어 있으며, 이들 TFT(1∼6)의 채널폭과 채널길이의 비(W/L)를 각 TFT의 트랜지스터특성에 따라서 고온하에서도 장기간 정상으로 동작할 수 있도록 설정하는 것을 특징으로 한다.

Description

시프트레지스터 및 전자장치{SHIFT REGISTER AND ELECTRONIC APPARATUS}

본 발명은 시프트레지스터 및 이 시프트레지스터를 드라이버로서 이용한 표시장치, 촬상장치 등의 전자장치에 관한 것이다.

TFT액정표시장치 등의 액티브매트릭스형의 액정표시장치에서는 매트릭스상으로 배열된 표시화소를 1라인씩 선택하고, 선택한 화소의 화소용량에 표시데이터를 기입함으로써 소망의 표시를 얻고 있다.

TFT액정표시장치에서는 화소스위칭소자로서 기능하는 TFT의 게이트에 화소선택용의 게이트신호를 직렬출력하는 게이트드라이버와, 화상데이터로 되는 드레인신호를 게이트선택기간에 병렬출력하는 드레인드라이버가 이용되는데, 통상의 동화화상데이터를 출력하는 드레인드라이버는 복잡하고, 또한 다수의 트랜지스터로 구성하며, 또한 고속으로 구동하지 않으면 안되기 때문에 트랜지스터를 소형화할 수 있고, 고이동도의 단결정실리콘이나 폴리실리콘으로 이루어지는 드라이버가 채용되고 있다.

한편 게이트드라이버는 드레인전극 등 구성이 복잡하지는 않고 구동주파수도 낮기 때문에 이론상 어몰퍼스실리콘TFT로 이루어지는 드라이버로도 구동 가능하지만 아직 실용화되어 있지 않다.

복수의 어몰퍼스실리콘TFT로 구성되는 게이트드라이버 중에는 각 TFT의 상한값특성이 경시적으로 시프트해 버리거나, 고온하에서의 환경에 오작동을 일으켜 버린다는 문제를 안는 것이 있었다.

본 발명은 고온하에 있어서도 올바른 회로동작이 얻어지고 장기간 안정된 동작을 얻을 수 있는 시프트레지스터를 제공하는 것을 목적으로 한다.

본 발명의 제 1 시프트레지스트는 각 단이,

제 1 제어단자를 갖고, 한쪽의 단으로부터 상기 제 1 제어단자에 공급된 소정 레벨의 신호에 의하여 ON하고, 해당 소정 레벨의 신호를 제 1 전류로의 일단으로부터 제 1 전류로의 타단에 출력하는 제 1 트랜지스터와,

제 2 제어단자를 갖고, 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 외부로부터 제2 전류로의 일단에 공급되는 제 1 또는 제 2 신호를 출력신호로서 상기 제 2 전류로의 타단으로부터 출력하는 제 2 트랜지스터와,

외부로부터 공급되는 전원전압을 출력하는 부하와,

제 3 제어단자를 갖고, 상기 제 3 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 상기 부하를 통하여 상기 외부로부터 공급되는 상기 전원전압을 제 3 전류로의 일단으로부터 상기 제 3 전류로의 타단에 출력하고, 상기 부하로부터 출력된 상기 전원전압을 소정 레벨의 전압으로 변위시키는 제 3 트랜지스터와,

제 4 제어단자를 갖고, 상기 제 4 제어단자와 상기 부하의 사이의 배선에 인가된 전압에 따라서 ON하고, 제 4 전류로의 일단이 상기 제 2 트랜지스터의 상기 제 2 전류로의 타단과 접속되고, 상기 제 4 전류로의 타단으로부터 상기 제 4 전류로의 일단에 기준전압을 출력하는 제 4 트랜지스터를 구비하고,

값(상기 제 4 트랜지스터의 채널폭/상기 제 4 트랜지스터의 채널길이)이 값(상기 제 2 트랜지스터의 채널폭/상기 제 2 트랜지스터의 채널길이)과 같거나 그것보다 크다.

본 발명의 제 2 트랜지스터는 각 단이,

제 1 제어단자를 갖고, 한쪽의 단으로부터 상기 제 1 제어단자에 공급된 소정 레벨의 신호에 의하여 ON하고, 해당 소정 레벨의 신호를 제 1전류로의 일단으로부터 제 1 전류로의 타단에 출력하는 제 1 트랜지스터와,

제 2 제어단자를 갖고, 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 외부로부터 제 2 전류로의 일단에 공급되는 제 1 또는 제 2 신호를 출력신호로서 상기 제 2 전류로의 타단으로부터 출력하는 제 2 트랜지스터와,

제 3 제어단자를 갖고, 제 3 전류로의 일단으로부터 상기 제 3 전류로의 타단에 전원전압을 출력하는 제 3 트랜지스터와,

제 4 제어단자를 갖고, 상기 제 4 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 상기 제 3 트랜지스터로부터 공급되는 상기 전원전압을 제 4 전류로의 일단으로부터 상기 제 4 전류로의 타단에 출력하고, 상기 제 3 트랜지스터로부터 출력된 상기 전원전압을 소정 레벨의 전압으로 변위시키는 제 4 트랜지스터와,

제 5 제어단자를 갖고, 상기 제 5 제어단자와 상기 제 3 트랜지스터의 사이의 배선에 인가된 전압에 따라서 ON하고, 제 5 전류로의 일단이 상기 제 2 트랜지스터의 상기 제 2 전류로의 타단과 접속되고, 상기 제 5 전류로의 타단으로부터 상기 제 5 전류로의 일단에 기준전압을 출력하는 제 5 트랜지스터와,

제 6 제어단자를 갖고, 상기 제 6 제어단자를 다른쪽의 단의 출력신호에 의하여 ON함으로써 상기 제 2 트랜지스터의 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 상기 배선에 인가된 전압을 리셋하는 제 6 트랜지스터를 구비하고,

값(상기 제 5 트랜지스터의 채널폭/상기 제 5 트랜지스터의 채널길이)이 값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)보다 크다.

본 발명의 제 3 트랜지스터는 각 단이,

제어단자에 한쪽측의 단의 출력신호가 공급되고, 공급로의 일단에 제 1 전압신호가 공급되는 제 1 트랜지스터와,

제어단자에 다른쪽측의 단의 출력신호가 공급되고, 전류로의 일단에 제 2 전압신호가 공급되는 제 2 트랜지스터와,

상기 제 1, 제 2 트랜지스터의 각각의 전류로의 타단에 제어단자가 접속되고, 그 사이의 배선에 상기 제 1 또는 제 2 트랜지스터를 통하여 공급되는 상기 제 1 또는 제 2 전압신호에 의해 ON 또는 OFF되고, ON하고 있을 때에 전류로의 일단에 공급된 제 1 또는 제 2 클록신호를 전류로의 타단으로부터 해당 단의 출력신호로서 출력시키는 제 3 트랜지스터를 구비하고,

상기 제 1, 제 2 트랜지스터의 적어도 한쪽은 제어단자에 공급된 한쪽측 또는 다른쪽측의 단의 출력신호에 의해 상기 배선에 축적된 전하를 방출할 수 있도록 구성되어 있다.

본 발명의 전자장치는,

(A) 제 1 제어단자를 갖고, 한쪽의 단으로부터 상기 제 1 제어단자에 공급된 소정 레벨의 신호에 의하여 ON하고, 해당 소정 레벨의 신호를 제 1 전류로의 일단으로부터 제 1 전류로의 타단에 출력하는 제 1 트랜지스터와,

제 2 제어단자를 갖고, 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 외부로부터 제 2 전류로의 일단에 공급되는 제 1 또는 제 2 신호를 출력신호로서 상기 제 2 전류로의 타단으로부터 출력하는 제 2 트랜지스터와,

제 6 제어단자를 갖고, 상기 제 6 제어단자를 다른쪽의 단의 출력신호에 의하여 ON함으로써 상기 제 2 트랜지스터의 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 상기 배선에 인가된 전압을 리셋하는 제 6 트랜지스터를 각 단에 갖는 시프트레지스터와,

(B) 상기 시프트레지스터의 상기 제 2 트랜지스터로부터의 상기 출력신호에 따라서 구동되는 구동소자를 구비하고,

도 1은 본 발명의 제 1 실시형태에 관련되는 디지털스틸카메라의 외관구성을 나타내는 도면.

도 2는 도 1의 디지털스틸카메라를 나타내는 회로구성도.

도 3은 도 2의 표시부의 회로구성을 나타내는 블록도.

도 4는 게이트드라이버로서 이용되는 시프트레지스터의 회로구성을 나타내는 도면.

도 5는 도 4의 시프트레지스터의 각 단의 구성을 나타내는 도면.

도 6은 시프트레지스터를 구성하는 TFT의 평면도.

도 7은 도 6a의 단면도.

도 8은 도 4의 시프트레지스터의 동작을 나타내는 타이밍챠트.

도 9는 다른 시프트레지스터의 회로구성을 나타내는 도면.

도 10은 더블게이트트랜지스터로 이루어지는 포토센서의 회로구성을 나타내는 블록도.

도 11은 도 3의 게이트드라이버로서 이용되는 시프트레지스터의 회로구성을 나타내는 도면.

도 12는 도 11의 시프트레지스터의 동작을 나타내는 타이밍챠트.

도 13은 도 3의 게이트드라이버로서 이용되는 시프트레지스터의 다른 회로구성을 나타내는 도면.

도 14는 도 13의 시프트레지스터의 동작을 나타내는 타이밍챠트.

도 15는 도 3의 게이트드라이버로서 이용되는 시프트레지스터의 다른 회로구성을 나타내는 도면.

도 16은 도 15의 시프트레지스터의 동작을 나타내는 타이밍챠트.

도 17은 도 15의 시프트레지스터의 동작을 나타내는 다른 타이밍챠트.

도 18은 도 3의 게이트드라이버로서 이용되는 시프트레지스터의 다른 회로구성을 나타내는 도면.

도 19는 도 18의 시프트레지스터의 동작을 나타내는 타이밍챠트.

도 20은 본 발명의 제 2 실시형태에 있어서 도 3의 게이트드라이버로서 이용되는 시프트레지스터의 회로구성을 나타내는 도면.

도 21은 도 20의 시프트레지스터의 순방향동작을 나타내는 타이밍챠트.

도 22는 도 20의 시프트레지스터의 역방향동작을 나타내는 타이밍챠트.

도 23a는 본 발명의 제 2 실시형태에 있어서 도 1에 나타내는 디지털스틸카메라의 순방향에서의 촬상상태를 나타내는 도면이고, 도 23b는 표시부의 표시부의 표시상태를 나타내는 도면.

도 24a는 본 발명의 제 2 실시형태에 있어서 도 1에 나타내는 디지털스틸카메라의 역방향에서의 촬상상태를 나타내는 도면이고, 도 24b는 표시부의 표시상태를 나타내는 도면.

도 25는 도 20의 시프트레지스터의 순방향동작을 나타내는 다른 타이밍챠트.

도 26은 도 20의 시프트레지스터의 역방향동작을 나타내는 다른 타이밍챠트.

도 27은 본 발명의 제 2 실시형태에 있어서 시프트레지스터의 다른 회로구성을 나타내는 도면.

도 28은 도 27의 시프트레지스터의 순방향동작을 나타내는 타이밍챠트.

도 29는 도 27의 시프트레지스터의 역방향동작을 나타내는 타이밍챠트.

도 30은 본 발명의 제 2 실시형태에 있어서 시프트레지스터의 다른 회로구성을 나타내는 도면.

도 31은 도 27의 시프트레지스터의 순방향동작을 나타내는 타이밍챠트.

도 32는 도 27의 시프트레지스터의 역방향동작을 나타내는 타이밍챠트이다.

※도면의 주요부분에 대한 부호의 설명

1∼6: TFT 16: 게이트절연막

19: 절연성기판 21∼26: TFT

61: 반도체층 64a, 64b, 64c: 블록절연막

65, 67: 소스전극 66, 68: 드레인전극

69a, 69b, 69c, 69d: 불순물층

72: 게이트전극 150: 컨트롤러

151: 표시영역 152: 게이트드라이버

153: 드레인드라이버 161: TFT

162: 화소용량 201: 카메라본체부

202: 렌즈유닛부 202a: 렌즈

210: 표시부 211: 전원키

212: 키입력부 212a: 모드설정키

212b: 셔터키 212c: 「＋」키

212d: 「－」키 213: 직렬입출력단자

220: CCD촬상장치 221: A/D변환기

222: CPU 223: ROM

224: RAM 225: 압축/신장회로

226: 화상메모리 230: 버스

240: 각도센서

[제 1 실시형태]

이하 첨부도면을 참조하여 본 발명의 실시형태에 대해서 설명한다. 도 1은 이 실시형태에 관련되는 디지털스틸카메라의 외관구성을 나타내는 도면이다. 도시하는 바와 같이 이 디지털스틸카메라는 카메라본체부(201)와 렌즈유닛부(202)로 구성되어 있다.

카메라본체부(201)는 그 정면에 표시부(210)와 모드설정키(212a)를 구비한다. 모드설정키(212a)는 화상을 촬영하고 후술하는 화상메모리에 기록하는 녹화모드와, 기록된 화상을 재생하는 재생모드의 전환을 실시하기 위한 키이다. 표시부(210)는 액정표시장치에 의하여 구성되고, 녹화모드(모니터링모드)시에는 촬영전에 렌즈(202a)로 포착하고 있는 화상을 표시하기 위한 뷰파인더로서 기능하며, 재생모드시에는 기록된 화상을 표시하기 위한 디스플레이로서 기능한다. 표시부(210)의 구성에 대해서는 상세히 설명한다.

카메라본체부(201)는 또 그 상면에 전원키(211)와, 셔터키(212b)와, 「＋」키(212c)와, 「－」키(212d)와, 직렬입출력단자(213)를 구비한다. 전원키(211)는 슬라이드조작함으로써 이 디지털스틸카메라의 전원을 ON/OFF하기위한 키이다. 셔터키(212b), 「＋」키(212c) 및 「－」키(212d)는 상기한 모드설정키(212a)와 함께 키입력부(212)를 구성한다.

셔터키(212b)는 녹화모드시에 화상의 기록을 지시하는 동시에 재생모드시에 선택내용의 결정을 지시하기 위한 키이다. 「＋」키(212c) 및 「－」키(212d)는녹화모드시에 화상메모리에 기록되어 있는 화상데이터로부터 표시부(210)에 표시하기 위한 화상데이터를 선택하거나 기록/재생시의 조건설정을 위해 이용된다. 직렬입출력단자(213)는 외부의 장치(퍼스널컴퓨터, 프린터 등)와의 사이에서 데이터를 송수신하기 위한 케이블을 삽입하기 위한 단자이다.

렌즈유닛부(202)는 촬영해야 할 화상을 결상하는 렌즈(202a)를 도면의 배면측에 구비하고 있다. 렌즈유닛부(202)는 카메라본체부(201)에 결합한 축을 중심으로 상하방향 360° 회전운동 가능하게 부착되어 있다.

도 2는 이 실시형태에 관련되는 디지털스틸카메라의 회로구성을 나타내는 블록도이다. 도시하는 바와 같이 이 디지털스틸카메라는 CCD(Charge Coupled Device)촬상장치(220), A/D(Analogue/Digital)변환기(221), CPU(Central Processing Unit)(222), ROM(Read Only Memory)(223), RAM(Random Access Memory)(224), 압축/신장회로(225), 화상메모리(226) 및 상기한 표시부(210), 키입력부(212) 및 직렬입출력단자(213)를 구비하고 있다. 이들은 버스(230)를 통하여 서로 접속되어 있다. CCD촬상장치(220)와 A/D변환기(221)는 전용선에서의 접속도 되어 있다. 또한 파선으로 나타내는 각도센서(240)는 이 실시형태에서는 구성으로서 포함하지 않는다(후술하는 제 2 실시형태 참조).

CCD촬상장치(220)는 매트릭스상으로 형성된 복수의 촬상화소를 갖고, 촬상렌즈(202a)에 의하여 결상된 빛을 광전변환하여 각 화소의 빛의 강도에 따른 전기신호를 출력한다. A/D변환기(221)는 CCD촬상장치(220)로부터 출력된 아날로그의 전기신호를 디지털신호로 변환하여 출력한다.

CPU(222)는 키입력부(212)로부터의 입력에 따라서 ROM(223)에 기억된 프로그램을 실행함으로써 이 디지털스틸카메라의 각 부의 회로를 제어한다. ROM(23)은 CPU(222)가 실행하는 프로그램을 기억하는 동시에 고정적인 데이터를 기억하고 있다. RAM(224)은 CPU(222)가 프로그램을 실행할 때의 워크에어리어로서 사용된다. RAM(224)에는 또 표시부(210)에 표시하는 화상데이터를 전개하기 위한 VRAM영역이 설치되어 있다.

압축/신장회로(225)는 셔터키(212b)가 조작되었을 때에 CCD촬상장치(220)에 의하여 촬영되고, A/D변환기(221)에 의하여 디지털신호로 변환된 화상데이터를 압축하여 화상메모리(226)에 기록시킨다. 압축/신장회로(225)는 또 키입력부(212)로부터 촬영완료의 화상을 표시하는 것이 지시된 경우에 압축되어 화상메모리(226)에 기록되어 있는 화상데이터를 신장한다.

화상메모리(226)는 플래시메모리와 같은 데이터의 소거가 가능한 불휘발성의 기억매체에 의하여 구성되고, 상기한 바와 같이 촬영되어 압축된 화상데이터를 기록한다. 화상메모리(226)는 이 디지털스틸카메라에 착탈 가능하게 구성된 것이어도 좋다.

도 3은 표시부(210)를 구성하는 액정표시장치의 구성을 나타내는 블록도이다. 도시하는 바와 같이 이 액정표시장치는 컨트롤러(150)와, 표시에어리어(151)와, 게이트드라이버(152)와, 드레인드라이버(153)로 구성되어 있다. 게이트드라이버(152)에는 제어신호군(Gcnt)이, 드레인드라이버(153)에는 제어신호군(Dcnt)과 표시데이터(data)가 컨트롤러(150)로부터 공급되어 있다.

컨트롤러(150)는 CPU(222)로부터의 제어신호에 따라서 제어신호군(Gcnt, Dcnt)을 생성하고, 게이트드라이버(152)와 드레인드라이버(153)에 각각 공급한다. 컨트롤러(150)는 또 CPU(222)로부터의 제어신호에 따라서 RAM(224)의 VRAM영역에 전개된 화상데이터를 판독하고 표시데이터(data)로서 드레인드라이버(153)에 공급한다.

표시에어리어(151)는 한쌍의 기판에 액정을 봉입하여 구성되는 것으로, 그 한쪽의 기판(19)에는 a－Si를 반도체층으로 한 액티브구동용의 복수의 TFT(161)가 매트릭스상으로 형성되어 있다. 각 TFT(161)의 게이트는 게이트라인(GL)에, 드레인은 드레인드라이버(DL)에, 소스는 똑같이 매트릭스상으로 형성된 화소전극에 접속되어 있다. 다른쪽의 기판에는 소정의 전압(Vcom)이 인가되어 있는 공통전극이 형성되어 있으며, 이 공통전극과 각 화소전극과 그 사이의 액정에 의하여 화소용량(162)이 형성된다. 그리고 화소용량(162)에 축적된 전하에 의하여 액정의 배향상태가 변화하는 것으로, 표시에어리어(151)는 투과시키는 빛의 양을 제어하여 화상을 표시하는 것이다.

게이트드라이버(152)는 컨트롤러(150)로부터의 제어신호군(Gcnt)에 따라서 동작하는 시프트레지스터에 의하여 구성된다. 게이트드라이버(152)는 컨트롤러(150)로부터의 제어신호군(Gcnt)에 따라서 게이트라인(GL)을 차례로 선택하여 소정의 전압을 출력한다. 게이트드라이버(152)를 구성하는 시프트레지스터에 대해서는 상세히 후술한다.

드레인드라이버(153)는 컨트롤러(150)로부터의 제어신호군(Dcnt)에 따라서컨트롤러(150)로부터 표시데이터(data)를 차례로 받아들인다. 1라인분의 표시데이터(data)를 축적하면 드레인드라이버(153)는 컨트롤러(150)로부터의 제어신호군(Dcnt)에 따라서 이것을 드레인라인(DL)에 출력하고, 게이트드라이버(152)에 의하여 선택된 게이트라인(GL)에 접속되어 있는 TFT(161)(ON상태)를 통하여 화소용량(162)에 축적시킨다.

다음으로 도 3의 게이트드라이버(152)의 상세에 대하여 설명한다. 도 4는 게이트드라이버(152)의 전체의 구성을 나타내는 회로도이다. 촬상소자(1)에 배치되어 있는 게이트드라이버(152)의 단수(게이트라인(GL)의 수)를 n으로 하면 게이트드라이버(152)는 게이트신호를 출력하는 n개의 단(RS(2)∼RS(n))과 단(RS(n)) 등을 제어하기 위한 더미단(RS(n＋1)) 및 더미단(RS(n＋2))으로 구성된다. 단 도 4에서는 n이 2 이상의 짝수인 경우의 구성을 나타내고 있다.

컨트롤러로부터의 제어신호(Gcnt)로서 홀수번째의 단(RS(1), RS(3), …, RS(2t－1))에는 신호(CK1)가 공급되어 있다. 짝수번째의 단(RS(2), RS(4), …, Rs(2t))에는 신호(CK2)가 공급되어 있다. 각 단 모두 컨트롤러로부터 정전압(Vss)이 공급되어 있다. 신호(CK1, CK2)의 하이레벨은 ＋15(V), 로우레벨은 －15(V)이다. 또 정전압(Vss)의 레벨은 －15(V)이다.

또 1번째의 단(RS(1))에는 컨트롤러로부터의 스타트신호(Dst)가 공급된다. 스타트신호(Dst)의 하이레벨은 ＋15(V), 로우레벨은 －15(V)이다. 2번째 이후의 단(RS(2)∼RS(n))에는 각각의 전단(RS(1)∼RS(n－1))으로부터의 출력신호(OUT1∼OUTn－1)가 공급된다. 또한 각 단(RS(k))(k: 1∼n의 임의의 정수)에는 뒤의 단(RS(k＋1))으로부터의 출력신호(OUTk＋1)(다만 최종단(RS(n))의 경우는 리셋신호(Dend))가 리셋펄스로서 공급된다. 또한 각 단(RS(1)∼RS(n))의 출력신호(OUT1∼OUTn)는 촬상소자(1)의 복수의 게이트라인(GL)에 각각 출력된다.

도 5는 게이트드라이버(152)의 각 단(RS(1)∼RS(n))의 회로구성을 나타내는 도면이다. 도시하는 바와 같이 각 단(RS(1)∼RS(n))은 기본구성으로서 6개의 TFT(Thin Film Transister)(21∼26)를 갖고 있다. TFT(21∼26)는 어느 쪽이나 n채널MOS형의 전계효과트랜지스터로 구성되고, 게이트절연막에 질화실리콘을 이용하고, 반도체층에 어몰퍼스실리콘을 이용하고 있다.

각 단(RS(k))의 TFT(21)의 게이트전극 및 드레인전극은 서로 전단(RS(k－1))의 TFT(25)의 소스전극에 접속되고, TFT(21)의 소스전극은 TFT(22)의 게이트전극, TFT(25)의 게이트전극 및 TFT(24)의 드레인전극에 접속되어 있다. TFT(22)의 드레인전극은 TFT(23)의 소스전극 및 TFT(26)의 게이트전극에 접속되고, TFT(22)의 소스전극 및 TFT(24)의 소스전극에는 정전압(Vss)이 공급되어 있다. 그리고 TFT(23)의 게이트전극 및 드레인전극에는 전원전압(Vdd)이 공급되고, 홀수단의 TFT(25)의 드레인전극에는 신호(CK1)가 공급되며, 짝수단의 TFT(25)의 드레인전극에는 신호(CK3)가 공급되고, 각 단의 TFT(25)의 소스전극은 TFT(26)의 드레인전극에 접속되며, TFT(26)의 소스전극에는 정전압(Vss)이 공급되어 있다. TFT(24)의 게이트전극에는 다음 단의 출력신호(OUTk＋1)가 입력된다.

도 6은 본 발명에 관련되는 시프트레지스터의 각 TFT(21)∼TFT(26)에 적용되는 역스태거형의 트랜지스터의 한 예를 나타내는 개략구성도이며, 도 7은 도 6의Ⅶ-Ⅶ선단면도이다.

역스태거형의 트랜지스터는 표시에어리어(151)의 유리 등의 절연성 기판(19)상에 형성된 게이트전극(72)과, 게이트전극(72)상 및 절연성 기판(19)상에 설치된 게이트절연막(16)과, 게이트전극(72)에 대향하여 설치되고 어몰퍼스실리콘 등으로 이루어지는 반도체층(61)과, 반도체층(61)상에 서로 이간하여 병렬로 배치된 블록절연막(64a, 64b, 64c)과, 블록절연막(64a)의 채널길이방향의 한쪽의 단부에 걸치고 또한 반도체층(61)상에 설치된 불순물층(69a)과, 블록절연막(64a)의 채널길이방향의 다른쪽의 단부 및 블록절연막(64b)의 채널길이방향의 한쪽의 단부에 걸치고, 또한 반도체층(61)상에 설치된 불순물층(69b)과, 블록절연막(64b)의 채널길이방향의 다른쪽의 단부 및 블록절연막(64c)의 채널길이방향의 한쪽의 단부에 걸치고, 또한 반도체층(61)상에 설치된 불순물층(69c)과, 블록절연막(64c)의 채널길이방향의 다른쪽의 단부에 걸치고 또한 반도체층(61)상에 설치된 불순물층(69d)과, 불순물층(69a)상, 불순물층(69b)상, 불순물층(69c)상 및 불순물층(69d)상에 각각 설치된 소스전극(65), 드레인전극(66), 소스전극(67) 및 드레인전극(68)과, 게이트절연막(16), 블록절연막(64a, 64b, 64c), 소스전극(65, 67) 및 드레인전극(66, 68)을 덮도록 형성된 층간절연막(16)으로 구성되어 있다.

게이트전극(72), 소스, 드레인전극(65∼68)은 크롬, 크롬합금, 알루미늄, 알루미늄합금 등의 어느 쪽인가로부터 선택된 부재로 이루어지며, 불순물층(69a, 69b, 69c, 69d)은 n형의 불순물이온이 도프된 어몰펄스실리콘으로 이루어진다. 반도체층(61)은 도 6 중에서 격자상으로 해칭된 영역에 있는 단층구조이다.

다음으로 이 시프트레지스터의 각 TFT(21)∼TFT(26)의 작용에 대하여 설명하는데, 각 단의 구성은 대략 같기 때문에 1번째의 단(RS(1))을 예로서 설명한다.

TFT(21)의 게이트와 드레인에는 스타트신호(Dst)가 공급된다. TFT(21)의 소스는 TFT(25)의 게이트와, TFT(22)의 게이트와, TFT(24)의 소스에 접속되어 있다. TFT(25)는 TFT(21)의 소스와의 사이의 배선(Ca(1))의 노드(NODE)가 하이레벨로 되어 있을 때에 ON한다. TFT(25)의 드레인에는 클록신호(CK1)가 공급되고 TFT(25) 자신이 ON하며, 또한 후술하는 바와 같이 TFT(26)가 OFF하고 있을 때에 이 신호가 이 단(RS(1))의 출력신호(OUT1)로서 출력된다.

TFT(23)의 게이트와 드레인에는 전원전압(Vss)이 공급되고, 소스전위가 전원전압(Vdd)에 대하여 충분히 낮으면 TFT(23)는 ON하고 전원전압(Vdd)을 소스로부터 출력한다. TFT(23)의 소스로부터 출력되는 전압은 TFT(22)의 드레인에 공급되어 있으며, TFT(23)가 부하로서 기능하고 TFT(22)에 전원전압(Vdd)이 공급된다. TFT(22)는 TFT(21)의 소스와의 사이의 배선(Ca(1))의 노드가 하이레벨로 되어 있을 때는 ON하고, TFT(23)를 통하여 공급된 전원전압(Vdd)을 보다 낮은 전압인 기준전압(Vss)의 배선으로부터 방출한다.

TFT(26)는 TFT(22)가 OFF하고 있을 때에 TFT(23)를 통하여 공급되는 전원전압(Vdd)에 의하여 ON하고, 출력신호(OUT1)의 전압레벨을 기준전압(Vss)으로 한다. TFT(26)는 또 TFT(22)가 ON하고 있을 때에는 OFF하고, 이 때에는 클록신호(CK1)의 전압레벨이 출력신호(OUT1)의 전압레벨로 된다. TFT(24)는 다음의 단인 RS(2)의 출력신호(OUT2)에 의하여 ON하고, TFT(21)의 소스와 TFT(25)의 게이트 및 TFT(22)의 게이트의 사이의 배선(Ca)의 노드의 전위가 기준전압(Vss)으로 바뀐다.

또한 1번째 이외의 홀수번째의 단(RS(2t＋1))(t: 1∼n/2의 정수)의 구성은 TFT(21)의 게이트와 드레인에 전의 단(RS(2t))의 출력신호(OUT2t)가 공급되는 이외는 1번째의 단(RS(1))과 같다. 짝수번째의 단(RS(2t＋2))(t: 0∼n/2의 정수)의 구성은 TFT(21)의 게이트와 드레인에 전의 단(RS(2t＋1))의 출력신호(OUT2t＋1)가 공급되는 것, TFT(25)의 드레인에 클록신호(CK1) 대신에 클록신호(CK2)가 공급되는 것 이외는 1번째의 단(RS(1))과 같다. 또 최종번째의 더미단(RS(n＋2))의 TFT(24)의 게이트에 공급하는 리셋신호(Dend)가 컨트롤러(150)로부터 공급되는데, 다음의 주사에서의 3번째의 단(RS(3))의 출력신호(OUT3)를 대용해도 좋다.

다음으로 이 시프트레지스터의 각 단의 구체적인 설계, 특히 TFT(21)∼TFT(26)의 상대적인 크기를 어떻게 설정하는지에 대하여 설명한다.

각 TFT(21)∼TFT(26)의 반도체층(61) 중 드레인전류가 흐르는 채널영역은 인접하는 2변이 채널길이(L₁) 및 채널폭(W₁)으로 정의되는 장방형과, 인접하는 2변이 채널길이(L₂) 및 채널폭(W₁)으로 정의되는 장방형과, 인접하는 2변이 채널길이(L₃) 및 채널폭(W₁)으로 정의되는 직사각형으로 설정되어 있다. 또한 후술하는 각 TFT(21)∼TFT(26)의 값(W/L)의 최적값은 각각 대개 다르므로 TFT(21)∼TFT(26) 전체를 도 6, 도 7과 동일한 구조로 할 필요는 없고, 보다 값(W/L)이 큰 TFT에서는 채널길이(L₄), 채널길이(L₅), ……로 반도체층(61)의 채널영역의 수를 늘려도 좋고,값(W/L)이 작은 TFT에서는 채널길이(L₁)∼채널길이(L₃)로 구성되는 3개의 채널영역을 2개 이하로 해도 좋다.

이 트랜지스터에 흐르는 드레인전류(Ids)는 다음의 수식 1로 나타내어진다.

[수식 1]

Ids ∝ (W₁/L₁＋W₁/L₂＋W₁/L₃)＝∑(W/L)

여기에서 L₁＝L₂＝L₃로 설정하면 ∑(W/L)＝3W₁/L₁으로 된다.

본 발명에서는 각 TFT(21)∼TFT(26)의 값(∑(W/L))의 상대값을 최적화하여 고온의 환경하에서도 오동작하지 않는 시프트레지스터를 실현하고 있다. 이하에서는 값(∑(W/L))을 간략화하여 값(W/L)으로 기재한다. 따라서 값(W/L)은 채널영역이 복수 있으면 상기한 바와 같이 ∑(W/L)을 의미한다. 여기에서 TFT(21), TFT(25)는 하이레벨과 로우레벨의 차가 큰 전압레벨의 신호가 외부로부터 드레인에 공급되고, 소스로부터 출력하는 것이 필요하기 때문에 값(W/L)이나 그 크기는 어느 정도의 범위에 한정되는 것으로 된다.

여기에서 TFT(25)는 로우레벨과 하이레벨의 사이의 전압차가 큰 클록신호(CK1) 또는 클록신호(CK2)가 공급되고, ON레벨(하이레벨)의 출력신호(OUT1∼OUTn)를 노이즈가 적은 직사각형파의 게이트신호로서 출력시킬 필요가 있기 때문에 출력신호(OUT1∼OUTn)의 레벨을 단시간에 충분히 상승시킬 필요가 있다. 이 때문에 부트스트랩효과를 생기게 하여 단기간에 높은 드레인전류를 흘리지 않으면 안되어서 값(W/L)은 큰 편이 바람직하다. 또 보다 큰 부트스트랩효과를 얻기 위해TFT(25)의 게이트-소스간 및 게이트-드레인간의 기생용량을 크게 하지 않으면 안되기 때문에 TFT(25)는 트랜지스터의 사이즈가 상대적으로 큰 편이 바람직하다.

한편 TFT(21)도 로우레벨과 하이레벨의 사이의 전압차가 큰 스타트신호(Dst) 또는 전단의 출력신호가 공급되어 배선(Ca)에 출력하는 것인데, 후술하는 바와 같이 배선(Ca)의 노드의 전위레벨을 단시간에 상승시킬 필요는 없다. 이 때문에 TFT(25)는 상당히 큰 것으로 할 필요가 있는데, TFT(21)는 TFT(25) 정도의 값(W/L)은 필요 없고 액정표시장치의 게이트드라이버에 이용하는 데는 TFT(25)의 3분의 1 정도이어도 기능한다.

TFT(23) 및 TFT(22)는 TFT(26)의 스위칭에 이용되는 것으로서 출력신호를 출력하지 않으므로 단기간에 큰 드레인전류를 흘릴 필요가 없고, 각 단자에는 부트스트랩효과에 있는 것과 같은 급준하고 큰 전위변화가 없기 때문에 TFT(23), TFT(22)의 값(W/L)은 TFT(21), TFT(25)에 비하여 작게 해도 시프트레지스터의 오동작의 영향이 작다. 단 TFT(23)는 TFT(25)의 20분의 1보다 큰 값(W/L)을 갖고 있는 것이 바람직하고, TFT(25)의 5분의 1 이상의 값(W/L)을 갖고 있는 것이 보다 바람직하다.

또 TFT(22)는 출력신호(OUT1∼OUTn)로의 영향이 가장 작으므로 TFT(22)의 값(W/L)은 다른 TFT(21, 23∼26)의 값(W/L)과 비교하여 가장 작은 편이 바람직하다.

TFT(26)는 출력신호(OUT1∼OUTn)가 ON레벨(하이레벨)로부터 OFF레벨(로우레벨)로 전환될 때 하이레벨로부터 강제적으로 로우레벨의 기준전압(Vss)으로 하여신속하게 드레인전류를 흘리지 않으면 안되기 때문에 값(W/L)이 큰 편이 바람직하다.

TFT(25)의 OFF레벨기간의 게이트전압은 일정한 로우레벨인 편이 바람직한데, TFT(25)의 게이트전압이 클록신호(CK1 또는 CK2)의 로우레벨과 하이레벨의 진폭에 따라서 흔들려 버리기 때문에 발생하는 TFT(25)의 누설전류에 의해 게이트라인(GL)에 공급되는 OFF레벨기간의 게이트신호(출력신호(OUT1∼OUTn)의 로우레벨)에 노이즈가 가해질 염려가 있다. 또 각 게이트라인(GL)의 OFF레벨기간은 ON레벨기간보다도 압도적으로 길기 때문에 상기 작용이 액정표시에 주는 영향이 크므로 TFT(26)가 OFF레벨기간의 게이트라인(GL)으로의 노이즈를 억제하여 로우레벨전압을 안정시키기 위해서도 TFT(25)와 동일 정도이거나 그 이상의 값(W/L)으로 하는 것이 바람직하다.

TFT(21)가 TFT(25)를 ON레벨(하이레벨)로 시키는 것인 것에 대하여 TFT(24)는 TFT(25)를 OFF레벨(로우레벨)로 하게 하는 것이기 때문에 TFT(24)의 값(W/L)은 TFT(21)의 그것과 동일 정도가 바람직하다.

고온조건하에서도 시프트레지스터의 오동작을 방지하는 데는, TFT(21)∼TFT(26)의 값(W/L)은 가능한 한 크게 하는 것이 바람직하다. 그러나 TFT(21)∼TFT(26)는 크게 하면 그만큼 시프트레지스터 전체의 면적이 커지기 때문에 사용환경조건이나 회로배치를 고려하여 상기의 조건의 범위내에 있어서 그 값(W/L)을 설정하면 좋다. 또한 TFT(21)∼TFT(26)의 값(W/L)과 내용(耐用)온도의 관계에 대해서는 후술하는 실시예에 따라서 다시 고찰한다.

이하 이 실시형태에 관련되는 시프트레지스터의 동작에 대하여 설명한다. 도 8은 도 4에 나타내는 시프트레지스터의 동작을 나타내는 타이밍챠트이다.

타이밍(T0∼T1)의 사이, 스타트신호(Dst)가 하이레벨로 되면 1단째의 단(RS(1))의 TFT(21)가 ON하고, 이 신호가 TFT(21)의 드레인으로부터 소스에 출력된다. 이에 따라 1번째의 단(RS(1))의 배선(Ca(1))의 노드전위가 하이레벨로 된다. 이에 따라 TFT(25), TFT(22)의 게이트전압이 하이레벨로 되고, TFT(25, 22)가 ON한다. 또 TFT(22)가 ON한 것에 의해 TFT(23)를 통하여 공급되는 전원전압(Vdd)이 TFT(26)의 게이트에 공급되지 않게 되어 TFT(26)가 ON한다. 또 TFT(22)가 ON함으로써 TFT(23)를 통하여 공급되는 전원전압(Vdd)이 TFT(26)의 게이트에 공급되지 않게 되어 TFT(26)이 OFF한다. 단 이 기간에 있어서는 클록신호(CK1)가 로우레벨이기 때문에 출력신호(OUT1)의 레벨은 로우레벨인 상태이다.

다음으로 타이밍(T1)에 있어서 클록신호(CK1)가 하이레벨로 변화하면 이것이 1번째의 단(RS(1))의 TFT(25)의 드레인으로부터 소스에 출력되고 출력신호(OUT1)의 레벨이 하이레벨로 변화한다. 이 때 배선(Ca(1))의 전위는 부트스트랩효과에 의해 높은 전압까지 상승하기 때문에 TFT(25)의 포화게이트전압까지 도달하고, 출력신호(OUT1)는 대략 클록신호(CK1)의 하이레벨과 등전위로 된다. 이 후 출력신호(OUT1)는 타이밍(T2)까지의 사이에서 클록신호(CK1)가 로우레벨로 변화하면 로우레벨에 가까워진다.

또 타이밍(T1∼T2)의 기간에서는 하이레벨로 된 1번째의 단(RS(1))의 출력신호(OUT1)에 의해 2번째의 단(RS(2))의 TFT(21)이 ON하고, 배선(Ca(2))의 노드의 전위가 하이레벨로 된다. 이에 따라 2번째의 단(RS(2))의 TFT(25), TFT(22)가 ON하고, 다시 TFT(26)가 OFF한다.

다음으로 타이밍(T2)에 있어서 클록신호(CK2)가 하이레벨로 변화하면 이것이 2번째의 단(RS(2))의 TFT(25)의 드레인으로부터 소스에 출력되어 출력신호(OUT2)의 레벨이 하이레벨로 변화한다. 이 때 배선(Ca(2))의 노드의 전위는 부트스트랩효과에 의해 높은 전압까지 상승하기 때문에 TFT(25)의 포화게이트전압까지 도달하고 출력신호(OUT2)는 대략 클록신호(CK2)의 하이레벨과 등전위로 된다. 또 하이레벨의 출력신호(OUT2)가 1번째의 단(RS(1))의 TFT(24)의 게이트에 공급됨으로써 1번째의 단(RS(1))에 있어서 TFT(24)가 ON하고, 배선(Ca(1))의 노드의 하이레벨전압이 기준전압(Vss)으로 된다. 이 후 출력신호(OUT2)는 타이밍(T3)까지의 사이에서 클록신호(CK2)가 로우레벨로 변화하면 로우레벨에 가까워진다.

또 타이밍(T2∼T3)의 기간에서는 하이레벨로 된 2번째의 단(RS(2))의 출력신호(OUT2)에 의해 3번째의 단(RS(3))의 TFT(21)가 ON하고, 배선(Ca(3))의 노드의 전위가 하이레벨로 된다. 이에 따라 3번째의 단(RS(3))의 TFT(25), TFT(22)가 ON하고, 다시 TFT(26)가 OFF한다.

다음으로 타이밍(T3)에 있어서 클록신호(CK1)가 하이레벨로 변화하면 이것이 3번째의 단(RS(3))의 TFT(25)의 드레인으로부터 소스에 출력되어 출력신호(OUT3)의 레벨이 하이레벨로 변화한다. 이 때 배선(Ca(3))의 전위는 부트스트랩효과에 의해 높은 전압까지 상승하기 때문에 TFT(25)의 포화게이트전압까지 도달하고, 출력신호(OUT3)는 대략 클록신호(CK1)의 하이레벨과 등전위로 된다. 또 하이레벨의 출력신호(OUT3)가 2번째의 단(RS(2))의 TFT(24)의 게이트에 공급됨으로써 2번째의 단(RS(2))에 있어서 TFT(24)가 ON하고 배선(Ca(2))의 하이레벨전압을 기준전압(Vss)으로 한다. 이하 마찬가지로 하여 타이밍(Tn)(다음의 타이밍(T0))까지의 사이에서 1주사기간(Q) 이내에 각 단의 출력신호(OUT1∼OUTn)가 차례로 하이레벨로 된다. 이와 같이 출력신호(OUT1∼OUTn)의 하이레벨의 전위는 다음 단에 시프트되어도 체감하는 일이 없다. 그리고 1주사기간(Q) 후에 다시 스타트신호(Dst)가 하이레벨로 되고, 이 후 단(RS(1))∼단(RS(n))에서 상기의 동작이 반복된다.

게이트라인(GL)의 최종단(RS(n))에 있어서 하이레벨의 출력신호(OUTn)의 출력 후에 배선(Ca(n))의 노드는 하이레벨인 상태이지만, 출력신호(OUTn)에 의해 구동개시하는 더미단(RS(n＋1))의 출력신호(OUTn＋1)에 의해 최종단(RS(n))의 TFT(24)가 ON하고, 배선(Ca(n))의 노드는 기준전압(Vss)으로 변화한다. 마찬가지로 더미단(RS(n＋2))의 출력신호(OUTn＋2)에 의해 더미단(RS(n＋1))의 TFT(24)가 ON하고, 배선(Ca(n＋1))의 노드는 기준전압(Vss)으로 변화한다. 그리고 더미단(RS(n＋2))의 배선(Ca(n＋2))의 노드는 하이레벨의 리셋신호(Dend)가 더미단(RS(n＋2))의 TFT(24)에 공급되는 것으로 하이레벨로부터 기준전압(Vss)으로 변화한다.

그런데 상기한 시프트레지스터는 이상적으로는 도 8에 나타내는 타이밍챠트에 따라서 동작하는 것인데, 온도의 상승에 동반하여 TFT(21)∼TFT(26)의 특성이 변화하기 때문에 온도가 높아지면 높아질수록 오동작할 가능성이 높아진다. 즉 특히 TFT(25)의 게이트와 TFT(21)의 소스의 사이에서 플로팅상태로 되어 있는배선(Ca)의 전위가 클록신호(CK1 또는 CK2)와 동기하여 상승하고, TFT(25), TFT(22)가 ON해 버린다는 오동작 혹은 정상인 동작불능을 일으킬 가능성이 높아진다.

이하 상기한 시프트레지스터가 오동작함으로써 이것을 이용한 전자장치에 어떠한 영향을 미치는지에 대하여 설명한다. 상기한 시프트레지스터는 예를 들면 액정표시장치나 촬상장치의 드라이버로서 이용되는데, 여기에서는 액정표시장치에 이용한 경우를 예로서 설명한다.

이 실시형태에 관련되는 시프트레지스터를 적용한 게이트드라이버(152)는 컨트롤러로부터의 제어신호군(Gcnt)에 따라서 게이트라인(GL)을 차례로 선택하여 소정의 전압을 출력한다. 이 제어신호군(Gcnt)에 상기한 클록신호(CK1, CK2), 스타트신호(Dst), 전원전압(Vdd) 및 기준전압(Vss)이 포함된다.

이하 상기의 시프트레지스터를 적용한 게이트드라이버(152)가 정상으로 기능하고 있는 경우와 오동작하고 있는 경우에 있어서, 액정표시장치의 동작에 어떠한 변화가 나타나는지에 대하여 설명한다. 또한 이하의 설명에 있어서 표시영역(151)의 화소TFT(161)와 드레인드라이버(153)는 오동작하는 일 없이 항상 정상으로 기능하고 있는 것으로 한다.

게이트드라이버(152)가 정상으로 기능하고 있는 경우 본래 하이레벨의 신호를 출력해야 할 단 이외의 복수의 단으로부터 게이트라인(GL)에 출력되는 전압의 레벨은 화소TFT(161)의 상한값전압보다 훨씬 낮게 억제되어 있다. 따라서 게이트드라이버(152)의 각 단으로부터 차례로 출력되는 출력신호에 의해 게이트라인(GL)에 1개씩 하이레벨의 신호가 출력되고, 대응하는 1라인분의 화소 TFT(161)가 ON한다.

드레인드라이버(153)는 컨트롤러로부터 공급되는 화상데이터(Data)를 1행분씩 받아들여가고, 게이트라인(GL)의 선택에 맞추어서 대응하는 신호를 각 드레인라인(DL)에 출력한다. 이렇게 하여 드레인라인(DL)에 출력된 신호는 ON하고 있는 화소TFT(161)를 통하여 화소용량(162)에 기입된다. 그리고 화소용량(162)에 기입된 신호에 따라서 액정의 배향상태가 변화하고 투과하는 빛의 양이 조정됨으로써 액정표시소자의 화면상에 화상이 표시된다.

한편 게이트드라이버(152)가 상기한 바와 같은 오동작을 한 경우에는 본래 하이레벨의 신호를 출력해야 하지 않을 단으로부터 게이트라인(GL)에 출력된 전압이 화소TFT(161)의 상한값전압에 가깝거나, 또는 상한값전압을 넘어서 화소TFT(161)가 잘못하여 드레인전류를 흘리는 경우가 있다. 이 경우 드레인드라이버(153)로부터 드레인라인(DL)에 출력된 신호가 본래적으로 신호를 기입해야 할 화소용량(162)만이 아니고 화소TFT(161)를 통하여 신호를 기입해야 하지 않을 화소용량(162)에도 기입되어 버린다. 이에 따라 액정의 배향상태가 본래의 것과는 다른 것으로 되어 액정표시소자상에 표시되는 화상이 본래 표시되어야 할 화상과는 다른 것으로 되어 버린다.

이상 설명한 바와 같이 이 실시형태에 관련되는 시프트레지스터에서는 TFT(21)∼TFT(26)의 값(W/L)을 상기한 조건의 범위내에 설정함으로써 고온조건하에서도 장기간 정상으로 동작할 수 있다. 이 때문에 예를 들면 이 시프트레지스터를게이트드라이버(152)로서 적용한 액정표시장치에서는 액정표시소자의 화소TFT(161)로의 출력신호의 노이즈가 적고, 화소용량(162)에 본래 기입해야 하지 않을 데이터가 기입되어 버리는 일이 없다. 이에 따라 액정표시소자상에 표시되는 화상의 품위가 높아진다.

또한 TFT(21)∼TFT(26)의 값(W/L)을 크게 하면 할수록 고온조건하에서도 시프트레지스터가 정상으로 동작할 수 있게 된다. 그러나 시프트레지스터의 면적이 커져 버리고, 상기한 액정표시장치에서 표시에어리어(151)와 게이트드라이버(152)를 동일한 기판(19)상에 형성하고 있기 때문에 액정표시소자의 면적이 상대적으로 작아져 버린다. 특히 TFT(21∼26)가 어몰퍼스실리콘TFT인 경우 폴리실리콘TFT나 단결정실리콘트랜지스터에 비하여 하나의 트랜지스터사이즈가 크기 때문에 필연적으로 영향이 크다. 이 때문에 TFT(21)∼TFT(26)의 값(W/L)의 크기는 제한되어 버린다. 시프트레지스터의 동작안정성과 TFT(21)∼TFT(26)의 값(W/L)의 바람직한 밸런스에 대해서는 후술하는 실시예에서 고찰한다.

상기의 실시형태에 나타낸 게이트드라이버(152)의 시프트레지스터로서 표 1에 나타내는 바와 같이 TFT(21)의 값(W/L)을 120, TFT(25)의 값(W/L)을 320으로 고정한 경우에 있어서, TFT(22)∼TFT(24), TFT(26)의 값(W/L)이 다른 것((A)∼(J))을 작성했다. 또한 TFT(21)의 W/L을 120으로 한 것은 비교예로서 TFT(21)의 값(W/L)을 60으로 한 시프트레지스터가 구동능력이 낮고, TFT(21)의 값(W/L)을 120으로 한 시프트레지스터에 비하여 오동작이 발생하는 온도의 하한이 낮았기 때문이다. 여기에서 TFT(21), TFT(25)는 상기한 이유에 의해 그 값(W/L)을 고정했다. 또한 시프트레지스터는 65℃ 이하의 환경하에서 정상으로 동작하는 것이 바람직하다.

[표 1]

여기에서 표 중의 전체의 TFT(21)∼TFT(26)의 채널길이(L)는 9㎛로 설정되어 있다. 덧붙여서 TFT(25), TFT(26)의 채널길이(L)를 12㎛로 하고, 다른 TFT(21)∼TFT(24)의 채널길이(L)를 9㎛로 해도 전체 9㎛의 시프트레지스터와 비교하여 현저한 차는 얻어지지 않았다.

그리고 표 1(A)∼(J)에 나타내는 10종류의 시프트레지스터를 여러 가지 온도조건하에서 구동하고, 그 온도특성에 대하여 고찰했다. 그 결과를 표 2에 나타낸다. 표 2에 있어서, “G”는 그 온도조건하에서 시프트레지스터가 장기간 정상으로 동작한 것을, “NG”는 그 온도조건하에서 시프트레지스터를 장기간 구동시키면 오동작을 일으킨, 또는 동작하지 않은 것을 나타내고 있다.

[표 2]

이 결과로부터 다음과 같은 것을 도출할 수 있다.

표 1, 표 2의 (A), (B), (C)로부터 알 수 있는 바와 같이 65℃까지 시프트레지스터를 정상으로 동작시키기 위해서는 TFT(26)의 값(W/L)을 TFT(25)의 값(W/L)과 동등하거나 그것보다 크게 하면 좋다. TFT(26)의 값(W/L)을 TFT(25)의 값(W/L)보다도 크게 하면 TFT(23), TFT(22)의 값(W/L)에 따라서는 90℃까지 시프트레지스터를 정상으로 동작시킬 수 있기 때문에 더욱 바람직하다.

표 1, 표 2의 (A), (D), (E)로부터 알 수 있는 바와 같이 65℃까지 시프트레지스터를 정상으로 동작시키기 위해서는 TFT(23)의 값(W/L)을 TFT(25)의 값(W/L)의 20분의 1보다 크게 하면 좋다. TFT(23)의 값(W/L)을 TFT(25)의 값(W/L)의 5분의 1 정도로까지 하면 90℃까지 시프트레지스터를 정상으로 동작시킬 수 있기 때문에 더욱 바람직하다.

표 1, 표 2의 (A), (F), (G), (H)로부터 알 수 있는 바와 같이 65℃까지 시프트레지스터를 정상으로 동작시키기 위해서는 TFT(23)의 값(W/L)을 TFT(22)의 값(W/L)보다 크게 하면 좋다. TFT(23)의 값(W/L)을 TFT(22)의 값(W/L)의 2배 정도까지 크게 하면 90℃까지 시프트레지스터를 정상으로 동작시킬 수 있기 때문에 더욱 바람직하다.

표 1, 표 2의 (A), (I), (J)로부터 알 수 있는 바와 같이 65℃까지 시프트레지스터를 정상으로 동작시키기 위해서는 TFT(24)의 값(W/L)을 TFT(21)의 값(W/L)의 2/3보다 크게 하면 좋다. TFT(24)의 값(W/L)을 TFT(21)와 비교하여 4/3 정도로 크게 하면 90℃까지 시프트레지스터를 정상으로 동작시킬 수 있기 때문에 더욱 바람직하다.

그리고 TFT(21)의 값(W/L)을 TFT(25), TFT(26)의 값(W/L)보다 작고, TFT(23), TFT(22)의 값(W/L)보다 크게 하며, TFT(24)의 값(W/L)을 TFT(25), TFT(26)의 값(W/L)보다 작고 TFT(23), TFT(22)의 값(W/L)보다 크게 설정하면 정상으로 동작하기 쉬워서 80℃의 환경하에서 종합적인 시프트레지스터의 수명이 길어졌다.

본 발명은 상기의 실시형태에 한정되지 않고 여러 가지의 변형, 응용이 가능하다. 이하 본 발명에 적용 가능한 상기의 실시형태의 변형형태에 대하여 설명한다.

상기의 실시형태에서는 시프트레지스터의 각 단(RS(1), RS(2), …)은 6개의 TFT(21)∼TFT(26)에 의하여 구성되는 것으로 하고 있었지만, 도 9에 나타내는 바와 같은 각 단(RS(1), RS(2), …)의 구성의 7개의 시프트레지스터에서도 대략 똑같은효과를 얻을 수 있었다. 여기에서 추가된 TFT(27)의 값(W/L)은 2이며, 전압(Vdd1)을 상기의 실시형태의 전원전압(Vdd)과 등전위로 하고, 전압(Vdd2)은 전압(Vdd1)보다 낮은 전압으로 한 이외는 도 4의 시프트레지스터와 같다. 또한 도 4, 도 9의 TFT(23)는 트랜지스터 이외의 저항소자로 치환할 수도 있다.

상기의 실시형태에서는 시프트레지스터를 전계효과트랜지스터인 어몰퍼스실리콘TFT(21)∼TFT(26)의 조합에 의하여 구성하는 것으로 하고 있었지만, 이들을 어몰퍼스실리콘TFT 이외의 폴리실리콘트랜지스터로 치환해도 좋다. 또 상기의 시프트레지스터를 구성하는 TFT(21)∼TFT(26)으로서 n채널형의 것을 사용한 것을 예로 하고 있었지만, 전체 p채널형의 것으로 해도 좋다. 이 때 각 신호의 하이, 로우의 레벨은 n채널형의 경우에 비하여 반전되도록 하면 좋다.

상기의 실시형태에서는 시프트레지스터의 적용예로서 액정표시장치의 게이트드라이버(152)를 들었지만, 이 이외의 타입의 표시장치, 예를 들면 유기EL표시장치나 플라즈마디스플레이패널 등의 드라이버에도 적용할 수 있다. 또 표시장치만이 아니고 복수의 화소가 종횡으로 소정 순서로 배치된 지문센서 등의 포토센서를 구동하기 위한 드라이버로서도 적용할 수 있다. 이 경우 촬상한 화상의 품위를 높은 것으로 할 수 있다. 나아가서는 이와 같은 드라이버로서 이용할 뿐만 아니라 데이터처리장치에서 직렬의 데이터를 병렬의 데이터로 변환하는 경우 등에도 적용할 수 있다.

도 10은 더블게이트트랜지스터를 포토센서로서 적용하여 촬상소자를 갖는 촬상장치의 구성을 나타내는 블록도이다. 이 촬상장치는 예를 들면 지문센서로서 사용되는 것으로, 컨트롤러(70), 촬상에어리어(71), 톱게이트드라이버(72), 버텀게이트드라이버(73) 및 드레인드라이버(74)로 구성되어 있다.

촬상에어리어(71)는 매트릭스상으로 배치된 복수의 더블게이트트랜지스터(81)로 구성된다. 더블게이트트랜지스터(81)의 톱게이트전극(91)은 톱게이트라인(TGL)에, 버텀게이트전극(92)은 버텀게이트라인(BGL)에, 드레인전극(93)은 드레인라인(DL)에, 소스전극(94)은 접지된 그라운드라인(GrL)에 각각 접속되어 있다. 촬상에어리어(71)의 아랫쪽에는 더블게이트트랜지스터(81)의 반도체층을 여기하는 파장역의 빛을 발광하는 백라이트가 재치되어 있다.

촬상에어리어(71)를 구성하는 더블게이트트랜지스터(81)는 톱게이트전극(91)에 인가되어 있는 전압이 ＋25(V)이고, 버텀게이트전극(92)에 인가되어 있는 전압이 0(V)이면 톱게이트전극(91)과 반도체층의 사이에 배치되는 질화실리콘으로 이루어지는 게이트절연막과 반도체층에 축적되어 있는 정공이 토출되어 리셋된다. 더블게이트트랜지스터(81)는 소스전극(94)과 드레인전극(93)간이 0(V)이고, 톱게이트전극(91)에 인가되어 있는 전압이 －15(V)이며, 버텀게이트전극(92)에 인가되어 있는 전압이 0(V)로 되고, 반도체층으로의 빛의 입사에 의하여 발생한 정공-전자쌍 중의 정공이 상기 반도체층 및 상기 게이트절연막에 축적되는 포토센스상태로 된다. 이 소정기간에 축적되는 정공의 양은 광량에 의존하고 있다.

포토센스상태에 있어서, 백라이트가 더블게이트트랜지스터(81)를 향하여 빛을 조사하는데, 이대로는 더블게이트트랜지스터(81)의 반도체층의 아랫쪽에 위치하는 버텀게이트전극(92)이 차광하기 때문에 반도체층에는 충분한 캐리어가 생성되지 않는다. 이 때 더블게이트트랜지스터(81) 윗쪽의 절연막상에 손가락을 재치하면 손가락의 오목부(지문형상을 결정하는 홈에 해당한다)의 바로 아래에 해당하는 더블게이트트랜지스터(81)의 반도체층에는 절연막 등으로 반사된 빛이 별로 입사되지 않는다.

이와 같이 빛의 입사량이 적어서 충분한 양의 정공이 반도체층내에 축적되지 않고, 톱게이트전극(91)에 인가되어 있는 전압이 －15(V)이며, 버텀게이트전극(92)에 인가되어 있는 전압이 ＋10(V)로 되면 반도체층내에 공핍층이 퍼지고 n채널이 핀치오프되어 반도체층이 고저항으로 된다. 한편 포토센스상태에 있어서 손가락의 볼록부(손가락의 홈과 홈의 사이의 산)의 바로 아래에 해당하는 더블게이트트랜지스터(81)의 반도체층에는 절연막 등으로 반사된 빛이 입사되어 충분한 양의 정공이 반도체층내에 축적된 상태에서 이와 같은 전압이 인가된 경우는 축적되어 있는 정공이 톱게이트전극(91)에 끌어당겨져서 홀딩됨으로써 반도체층의 버텀게이트전극(92)측에 n채널이 형성되고, 반도체층이 저저항으로 된다. 이들 판독상태에 있어서의 반도체층의 저항값의 차이가 드레인라인(DL)의 전위의 변화로 되어 나타난다.

톱게이트드라이버(72)는 촬상에어리어(71)의 톱게이트라인(TGL)에 접속되고, 컨트롤러(70)로부터의 제어신호군(Tcnt)에 따라서 각 톱게이트라인(TGL)에 ＋25(V) 또는 －15(V)의 신호를 선택적으로 출력한다. 톱게이트드라이버(72)는 출력신호의 레벨의 상이, 이에 따른 입력신호의 레벨의 상이 및 출력신호 및 입력신호의 위상의 차이를 제외하고 도 4 또는 도 10에 나타내는 게이트드라이버(152), 톱게이트드라이버(72), 버텀게이트드라이버(73)를 구성하는 시프트레지스터와 실질적으로 동일한 구성을 갖고 있다.

버텀게이트드라이버(73)는 촬상에어리어(71)의 버텀게이트라인(BGL)에 접속되고, 컨트롤러(70)로부터의 제어신호군(Bcnt)에 따라서 각 버텀게이트라인(BGL)에 ＋10(V) 또는 0(V)의 신호를 출력한다. 버텀게이트드라이버(73)는 출력신호의 레벨의 상이, 이에 따른 입력신호의 레벨의 상이 및 출력신호 및 입력신호의 위상의 차이를 제외하고 도 4 또는 도 10에 나타내는 게이트드라이버(152), 톱게이트드라이버(72), 버텀게이트드라이버(73)를 구성하는 시프트레지스터와 실질적으로 동일한 구성을 갖고 있다.

드레인드라이버(74)는 촬상에어리어(71)의 드레인라인(DL)에 접속되고, 컨트롤러(70)로부터의 제어신호군(Dcnt)에 따라서 후술하는 소정의 기간에 있어서 전체의 드레인라인(DL)에 정전압(＋10(V))을 출력하고, 전하를 프리챠지시킨다. 드레인드라이버(74)는 프리챠지 후의 소정의 기간에 있어서 더블게이트트랜지스터(81)의 반도체층에 빛의 입사, 비입사에 응하여 채널이 형성되어 있는지 아닌지에 따라서 변화하는 각 드레인라인(DL)의 전위를 판독하고, 화상데이터(DATA)로서 컨트롤러(70)에 공급한다.

컨트롤러(70)는 제어신호군(Tcnt, Bcnt)에 의하여 각각 톱게이트드라이버(72), 버텀게이트드라이버(73)를 제어하고, 양 드라이버(72, 73)로부터 라인마다 소정의 타이밍으로 소정레벨의 신호를 출력시킨다. 이에 따라 촬상에어리어(71)의 각 라인을 차례로 리셋상태, 포토센스상태, 판독상태로 하게 한다. 컨트롤러(70)는 또 제어신호군(Dcnt)에 의해 드레인드라이버(74)에 드레인라인(DL)의 전위변화를 판독시키고, 화상데이터(DATA)로서 차례로 받아들여 간다.

도 11은 도 3 또는 도 10의 게이트드라이버(152), 톱게이트드라이버(72), 버텀게이트드라이버(73)로서 적용되는 시프트레지스터의 회로구성을 나타내는 도면이다. 도시하는 바와 같이 이 시프트레지스터는 표시에어리어(151)의 게이트라인(GL)의 수와 같은 n개의 단(RS(1)∼RS(n))(n: 짝수)으로 구성되어 있다.

게이트드라이버(152)로서 적용되는 경우 이 시프트레지스터에는 컨트롤러(150)로부터의 제어신호군(Gcnt)으로서 클록신호(CK1, CK2), 전원전압(Vdd), 기준전압(Vss(＜Vdd)), 스타트신호(Dst) 및 리셋신호(Dend)가 공급된다. 이 중 전원전압(Vdd) 및 기준전압(Vss)은 전체의 단(RS(1)∼RS(n))에, 클록신호(CK1)는 홀수번째의 단(RS(1), RS(3), …, RS(n－1))에, 클록신호(CK2)는 짝수번째의 단(RS(2), RS(4), …, RS(n))에, 스타트신호(Dst)는 1번째의 단(RS(1))만에, 리셋신호(Dend)는 n번째의 단(RS(n))만에 공급되고 있다.

각 단의 구성은 대략 같기 때문에 1번째의 단(RS(1))을 예로서 설명하면, 이 단(RS(1))은 TFT(161)와 똑같이 a-Si의 반도체층으로 이루어지는 6개의 TFT(1∼6)을 갖고 있다. TFT(1∼6)는 모두 동일한 채널형(여기에서는 n채널형)의 전계효과트랜지스터이다.

TFT(1)의 게이트에는 스타트신호(Dst)가 공급된다. TFT(1)의 드레인에는 전원전압(Vdd)이 공급되어 있다. TFT(1)의 소스는 TFT(2)의 게이트와, TFT(5)의 게이트와, TFT(6)의 드레인에 접속되어 있다. 이 TFT(1)의 소스, TFT(2)의 게이트, TFT(5)의 게이트 및 TFT(6)의 드레인으로 둘러싸여서 접속된 배선의 것을, 노드(A1)라 부르는 것으로 한다(또한 2단째 이후는 각각 A2∼An으로 한다). 스타트신호(Dst)가 하이레벨이 되어 TFT(1)가 ON하면 전원전압(Vdd)과 등전위의 전압이 소스로부터 출력되는 것에 의하여 노드(A1)에 전압이 인가된다.

TFT(2)의 드레인에는 클록신호(CK1)가 공급되고, TFT(2)가 ON하고 있을 때에 클록신호(CK1)의 레벨이 대략 그대로 출력신호(OUT1)로서, 그 소스로부터 1라인째의 게이트라인(GL)에 출력된다. 또 TFT(2)의 소스는 TFT(3)의 드레인에 접속되어 있다.

TFT(4)의 게이트와 드레인에는 전원전압(Vdd)이 공급되고, 항상 ON상태로 되어 있다. TFT(4)는 전원전압(Vdd)을 공급할 때의 부하로서 기능하고, 그 소스로부터 전원전압(Vdd)을 대략 그대로 TFT(5)의 드레인에 공급한다. TFT(4)는 TFT 이외의 저항소자 등으로 치환하는 것도 가능하다. TFT(5)의 소스에는 기준전압(Vss)이 공급되어 있으며, TFT(5)가 ON했을 때에 TFT(4)의 소스와 TFT(5)의 드레인의 사이에 축적된 전하를 방출하여 TFT(3)의 게이트전압을 기준전압(Vss)으로 한다.

TFT(3)의 게이트는 TFT(4)의 소스 및 TFT(5)의 드레인에 접속되어 있으며, TFT(5)가 OFF하고 있을 때에 TFT(4)를 통하여 공급되는 전원전압(Vdd)에 의하여 ON한다. TFT(5)가 ON하고 있는 사이는 TFT(4)의 소스와 TFT(5)의 사이의 배선에 축적된 전하가 방출되기 때문에 TFT(3)의 게이트전압은 로우레벨로 되고, OFF한다.

TFT(6)의 게이트에는 다음의 단인 2번째의 단(RS(2))의 출력신호(OUT2)가 공급된다. TFT(6)의 드레인은 노드(A1)에 접속되어 있으며, 소스에는 기준전압(Vss)이 공급되어 있다. 출력신호(OUT2)가 하이레벨로 되면 TFT(6)가 ON하고, 노드(A1)에 축적되어 있는 전하를 방출시킨다.

1번째 이외의 홀수번째의 단(RS(3), RS(5), …, RS(n－1))의 구성은 TFT(1)의 게이트에 앞의 단(RS(2), RS(4), …, RS(n－2))의 출력신호(OUT2, OUT4, …, OUTn－2)가 공급되는 이외는 1번째의 단(RS(1))과 같다.

n번째 이외의 홀수번째의 단(RS(2), RS(4), …, RS(n－2))의 구성은 TFT(1)의 게이트에 앞의 단(RS(1), RS(3), …, RS(n－3)의 출력신호(OUT1, OUT3, …, OUTn－3)가 공급되는 것과, TFT(2)의 드레인에 클록신호(CK2)가 공급되는 것 이외는 1번째의 단(RS(1))과 같다. n번째의 단(RS(n))의 구성은 TFT(6)의 게이트에 리셋신호(Dend)가 공급되는 이외는 다른 짝수번째의 단(RS(2), RS(4), …, RS(n－2))과 같다.

또 게이트드라이버(152), 톱게이트드라이버(72), 버텀게이트드라이버(73)를 구성하는 시프트레지스터는 TFT(1∼6)의 조합에 의하여 구성되어 있으며, TFT(1∼6)는 표시에어리어(151)에 포함되는 TFT(161)와 실질적으로 동일한 구조를 갖고 있다. 따라서 게이트드라이버(152), 톱게이트드라이버(72), 버텀게이트드라이버(73)는 표시에어리어(151)의 TFT(161)측의 기판상에 동일프로세스로 일괄하여 형성되는 것으로 할 수 있다.

이하 이 실시형태에 관련되는 디지털스틸카메라의 동작에 대하여 설명한다. 전체의 동작을 설명하기 전에 우선 상기의 게이트드라이버(152)를 구성하는 시프트레지스터의 동작에 대하여 도 12의 타이밍챠트를 참조해서 설명한다. 게이트드라이버(152)로서 사용되는 경우에는 각 제어신호는 어느 쪽이나 컨트롤러(150)로부터 제어신호군(Gcnt)으로서 공급되는 것이다.

또한 이 타이밍챠트에 있어서, 클록신호(CK1, CK2), 스타트신호(Dst) 및 리셋신호(Dend)의 하이레벨은 어느 쪽이나 전원전압(Vdd)과 동등하다. 한편 이들 신호의 로우레벨은 어느 쪽이나 기준전압(Vss)과 동등하다. 1주사기간(Q)은 표시부(210)에 있어서의 1수평기간으로 된다.

또 이 타이밍챠트에 따라서 시프트동작을 개시하기 전(T0보다 전)은 출력신호(OUT1∼OUTn)는 어느 쪽이나 로우레벨로 되어 있다. 또 단(RS(1)∼RS(n))의 어느 쪽에 있어서도 노드(A1∼An)에 전하가 축적되어 있지 않고, TFT(2) 및 TFT(5)는 ON, TFT(3)는 OFF의 상태로 되어 있다.

타이밍(T0∼T1)의 사이 스타트신호(Dst)가 하이레벨로 되면 1단째의 단(RS(1))의 TFT(1)가 ON하고, 전원전압(Vdd)이 TFT(1)의 드레인으로부터 소스에 출력된다. 이에 따라 1번째의 단(RS(1))의 노드(A1)에 전하가 축적되고, 그 전위가 하이레벨로 되어 TFT(2) 및 TFT(5)가 ON한다. TFT(5)가 ON함으로써 TFT(4)의 소스와 TFT(5)의 드레인의 사이에 축적된 전하가 방출되고, TFT(3)가 OFF한다. 이 기간은 1번째의 단(RS(1))의 TFT(2)는 ON하는데, 클록신호(CK1)는 로우레벨이기 때문에 출력신호(OUT1)의 레벨은 로우레벨인 상태이다.

다음으로 타이밍(T1)에 있어서, 클록신호(CK1)가 하이레벨로 변화하면 이것이 1번째의 단(RS(1))의 TFT(2)의 드레인으로부터 소스에 출력되고,출력신호(OUT1)의 레벨이 하이레벨로 변화한다. 이 때 노드(A1)의 전위는 이른바 부트스트랩효과에 의해 전원전압(Vdd)의 2배 정도로까지 상승하기 때문에 TFT(2)의 포화게이트전압에까지 도달하므로 TFT(2)의 드레인전류는 포화전류로 되고, 출력신호(OUT1)의 레벨은 신속하게 클록신호(CK1)의 하이레벨과 대략 등전위로 된다. 즉 출력신호(OUT1)의 하이레벨은 대략 전원전압(Vdd)으로 된다. 이 후 타이밍(T2)까이의 사이에서 클록신호(CK1)가 하강하면 출력신호(OUT1)는 로우레벨로 시프트해 간다.

또 타이밍(T1∼T2)의 기간에서는 하이레벨로 된 1번째의 단(RS(1))의 출력신호(OUT1)에 의해 2번째의 단(RS(2))의 TFT(1)가 ON한다. 이에 따라 2번째의 단(RS(2))의 TFT(1)의 소스로부터 전원전압(Vdd)이 출력되는 것으로 노드(A2)의 전위가 하이레벨이 되며, 2번째의 단(RS(2))의 TFT(2) 및 TFT(5)가 ON하고, TFT(3)가 OFF한다.

다음으로 타이밍(T2)에 있어서, 클록신호(CK2)가 하이레벨로 변화하면 이것이 2번째의 단(RS(2))의 TFT(2)의 드레인으로부터 소스에 출력되고, 출력신호(OUT2)의 레벨이 하이레벨로 변화한다. 이에 따라 이번에는 1번째의 단(RS(1))의 TFT(6)가 ON하고, 노드(A1)는 축적된 전하가 TFT(6)를 경유하여 방출되어서 기준전압(Vss)으로 되기 때문에 출력신호(OUT1)는 로우레벨상태가 유지되고, 또 이에 동반하여 1번째의 단(RS(1))의 TFT(2) 및 TFT(5)가 OFF하고, TFT(3)가 ON한다. 이 때문에 출력신호(OUT1)의 전위는 확실하게 기준전압(Vss)이 되고, 이 상태가 적어도 타이밍(Tn＋1)까지 계속된다. 이 후 타이밍(T3)까지의 사이에서 클록신호(CK2)가 하강하면 출력신호(OUT2)는 로우레벨이 된다.

또 타이밍(T2∼T3)의 기간에서는 하이레벨로 된 2번째의 단(RS(2))의 출력신호(OUT2)에 의해 3번째의 단(RS(3))의 TFT(1)가 ON한다. 이에 따라 3번째의 단(RS(3))의 TFT(1)의 소스로부터 전원전압(Vdd)이 출력되는 것으로 노드(A3)의 전위가 하이레벨이 되어 3번째의 단(RS(3))의 TFT(2) 및 TFT(5)가 ON하고, TFT(3)가 OFF한다.

다음으로 타이밍(T3)에 있어서, 클록신호(CK1)가 하이레벨로 변화하면 이것이 3번째의 단(RS(3))의 TFT(2)의 드레인으로부터 소스에 출력되어 출력신호(OUT3)의 레벨이 하이레벨로 변화한다. 이에 따라 이번에는 2번째의 단(RS(2))의 TFT(6)가 ON하고, 노드(A2)에 축적된 전하는 2번째의 단(RS(2))의 TFT(1) 및 1번째의 단(RS(1))의 TFT(3)를 경유하는 일 없이 TFT(6)를 경유하여 방출되어 기준전압(Vss)으로 되기 때문에 출력신호(OUT1)는 로우레벨상태가 유지되고, 또 이에 동반하여 2번째의 단(RS(2))의 TFT(2) 및 TFT(5)가 OFF하고, TFT(3)가 ON한다. 즉 2번째의 단(RS(2))에서는 TFT(2)의 게이트전압이 로우레벨이 되고, 또한 TFT(3)가 ON하기 때문에 출력신호(OUT2)의 전위는 확실하게 기준전압(Vss)이 되고, 이 상태가 적어도 타이밍(Tn＋1)까지 계속된다. 이 후 타이밍(T3)까지의 사이에서 클록신호(CK1)가 하강하면 출력신호(OUT3)는 로우레벨이 된다.

또 타이밍(T3∼T4)의 기간에서는 하이레벨로 된 3번째의 단(RS(3))의 출력신호(OUT3)에 의해 4번째의 단(RS(4))의 TFT(1)가 ON한다. 이에 따라 4번째의 단(RS(4))의 TFT(1)의 소스로부터 전원전압(Vdd)이 출력되는 것으로 노드(A4)의 전위가 하이레벨이 되어 4번째의 단(RS(4))의 TFT(2) 및 TFT(5)가 ON하고, TFT(3)가 OFF한다.

이하 4번째 이후의 단(RS(4), RS(5), …)이 1주사기간(Q)씩 상기와 똑같은 동작을 해 가는 것에 의하여 출력신호(OUT4, OUT5, …)가 1주사기간(Q)내의 소정 기간씩 하이레벨로 변화해 간다. 그리고 타이밍(Tn－1∼Tn)의 기간에서는 하이레벨로 된 n－1번째의 단(RS(n))의 출력신호(OUTn－1)에 의해 n번째의 단(RS(n))의 TFT(1)가 ON한다. 이에 따라 n번째의 단(RS(n))의 TFT(1)의 소스로부터 전원전압(Vdd)이 출력되는 것으로 노드(An)의 전위가 하이레벨로 되어 n번째의 단(RS(n))의 TFT(2) 및 TFT(5)가 ON하고, TFT(3)가 OFF한다.

다음으로 타이밍(Tn)에 있어서, 클록신호(CK2)가 하이레벨로 변화하면 이것이 n번째의 단(RS(n))의 TFT(2)의 드레인으로부터 소스로 출력되고, 출력신호(OUTn)의 레벨이 하이레벨로 변화한다. 이 후 타이밍(Tn＋1)까지의 사이에서 클록신호(CK2)가 하강하면 출력신호(OUTn)는 로우레벨이 된다.

그리고 타이밍(Tn＋1)이 되면 이번에는 리셋신호(Dend)의 레벨이 하이레벨로 변화한다. 이에 따라 n번째의 단(RS(n))의 TFT(1)가 ON하는 것으로 노드(A2)에 축적된 전하가 방출되어 2번째의 단(RS(2))의 TFT(2) 및 TFT(5)가 OFF하고, TFT(3)가 ON한다. 그리고 다음으로 하이레벨의 스타트신호(Dst)가 공급되기까지의 사이 단(RS(1)∼RS(n))의 어느 쪽에 있어서도 노드(A1∼An)에 전하는 축적되어 있지 않고, TFT(2) 및 TFT(5)는 ON, TFT(3)는 OFF의 상태로 된 상태가 유지된다.

이상과 같이 하여 1번째의 단(RS(1))으로부터 n번째의 단(RS(n))까지의 출력신호가 시트해 가는 사이에 하나의 TFT(1)의 게이트, 드레인 및 소스의 전위가 어떻게 변화하는가에 대하여 3번째의 단(RS(3))의 TFT(1)를 예로서 설명한다. 도 12의 아래 3단에는 3번째의 단(RS(3))의 TFT(1)의 게이트, 드레인 및 소스의 전위레벨의 변화를 나타내고 있다.

도시하는 바와 같이 TFT(1)의 게이트전압은 타이밍(T2∼T3)의 기간에서 2번째의 단(RS(2))의 출력신호(OUT2)가 하이레벨이 되어 있을 때만 하이레벨(대략 Vdd)로 된다. TFT(1)의 드레인에는 전원전압(Vdd)이 항상 공급되어 있기 때문에 드레인전압은 항상 전원전압(Vdd)이다. TFT(1)의 소스전압은 타이밍(T2)에서 노드(A3)에 전하가 축적되면 Vdd보다도 그 상한값전압만큼 낮은 전압레벨로 된다. 타이밍(T3∼T4)의 기간에서 클록신호(CK1)가 하이레벨이 되어 있을 때는 상기한 부트스트랩효과에 의해 전원전압(Vdd)의 2배 정도의 레벨이 된다. 타이밍(T4)에서 4번째의 단(RS(4))의 출력전압이 하이레벨이 된 이후는 다시 로우레벨이 된다.

이와 같이 시프트레지스터의 한 번의 주사에 있어서의 k번째의 단(RS(k))의 TFT(1)의 게이트전압은 적어도 스타트신호(Dst) 또는 전단의 출력신호(OUTk－1)가 한 번 하이레벨의 상태 이외에서는 항상 로우레벨(기준전압(Vss))이기 때문에 각 TFT(1)의 게이트전압이 드레인전압 및 소스전압이 낮은 쪽에 대하여 상대적으로 플러스로 되어 있는 기간은 클록신호(CK1, CK2), 스타트신호(Dst) 및 리셋신호(Dend)가 함께 하이레벨전압이 전원전압(Vdd)과 동등하고, 로우레벨전압이 기준전압(Vss)과 동등한 경우 클록신호(CK1 또는 CK2)가 한번 하이레벨인 기간에 지나지 않는다.

또 클록신호(CK1, CK2), 스타트신호(Dst) 및 리셋신호(Dend)의 하이레벨전압이 TFT(1)의 게이트-드레인간의 기생용량으로 감쇄된 전압, 예를 들면 타이밍(T3∼T4)의 기간의 노드(A3)의 전위보다 낮은 경우는 TFT(1)의 게이트전압은 항상 소스전압 및 드레인전압보다 낮은 것이 된다. 이 때문에 k번째의 단(RS(k))의 TFT(1)의 게이트상한값전압의 플러스방향으로의 시프트는 억제할 수 있다.

이상 설명한 바와 같이 이 실시형태에 있어서, 게이트드라이버(152)를 구성하는 시프트레지스터는 각 단의 TFT(1)의 게이트전압이 드레인 및 소스전압에 대하여 상대적으로 플러스로 되어 있는 기간이 짧다. TFT는 그 특성상 게이트전압이 드레인 및 소스전압에 대하여 상대적으로 플러스가 되면 그 상한값특성이 플러스보다도 시프트하기 쉽지만, 게이트전압이 드레인 및 소스전압에 대하여 상대적으로 마이너스가 되어도 그 상한값특성이 마이너스로 시프트하는 일은 별로 없다.

바꾸어 말하면 이 실시형태의 시프트레지스터는 장기간 사용하고 있어도 TFT(1)의 특성이 변화하기 어렵기 때문에 TFT(1)가 본래적으로 ON해야 할 타이밍으로 ON하지 않고 노드(A1∼An)에 전하를 축적할 수 없게 된다는 경우가 발생하기 어렵다. 이 때문에 장기간 안정되게 동작하여 내구성이 높은 것으로 된다.

또 이 시프트레지스터를 게이트드라이버(152)로서 적용한 표시부(210)의 고장은 당연한 것으로서 적어지고, 이것을 포함하는 디지털스틸카메라의 내구성도 높은 것으로 된다.

이 실시형태에 있어서, 표시부(210)를 구성하는 액정표시장치에 적용된 게이트드라이버(152)는 도 11에 나타내는 구성을 갖고, 컨트롤러(150)로부터 출력되는 제어신호에 의해 도 12에 나타내는 타이밍챠트에 따라서 동작하는 시프트레지스터에 의하여 구성되는 것으로 하고 있었다. 그러나 상기의 게이트드라이버(152)로서 적용 가능한 시프트레지스터는 이것에 한정되는 것은 아니다.

도 13은 게이트드라이버(152), 톱게이트드라이버(72), 버텀게이트드라이버(73)로서 적용 가능한 다른 시프트레지스터의 회로구성을 나타내는 도면이다. 도 11에 나타내는 시프트레지스터와의 차이에 대하여 설명하면, TFT(1)의 드레인에는 홀수번째의 단(RS(1), RS(3), …, RS(n－1))에서 클록신호(CK2)가, 짝수번째의 단(RS(2), RS(4), …, RS(n))에서 클록신호(CK2)가 각각 공급되고 있다. 클록신호(CK1, CK2), 스타트신호(Dst) 및 리셋신호(Dend)는 함께 하이레벨전압이 전원전압(Vdd)과 동등하고, 로우레벨전압이 기준전압(Vss)과 동등하다.

다음으로 도 13의 시프트레지스터의 동작에 대하여 도 11의 시프트레지스터와 다른 점을 도 14의 타이밍챠트를 참조하여 설명한다. 타이밍(T0∼T1)의 기간에 있어서, 스타트신호(Dst)가 하이레벨이 되고, 1번째의 단(RS(1))의 TFT(1)가 ON했을 때는 이 TFT(1)의 드레인에 공급되는 클록신호(CK2)가 하이레벨이 되고, 노드(A1)에 전하가 축적된다.

타이밍(T1∼T2)의 기간에 있어서, 1번째의 단(RS(1))의 출력신호(OUT1)가 하이레벨로 되고, 2번째의 단(RS(2))의 TFT(1)가 ON했을 때는, 이 TFT(1)의 드레인에 공급되는 클록신호(CK1)가 하이레벨로 되어 노드(A2)에 전하가 축적된다. 이하 마찬가지로 하여 타이밍(Tn－1∼Tn)의 기간에 있어서, n－1번째의 단(RS(n－1))의 출력신호(OUTn－1)가 하이레벨로 되고, n번째의 단(RS(n))의 TFT(1)가 ON했을 때는,이 TFT(1)의 드레인에 공급되는 클록신호(CK2)가 하이레벨로 되어 노드(An)에 전하가 축적된다.

이 시프트레지스터에 있어서, 도 14의 아래 3단에 나타내는 바와 같이 3번째의 단(RS(3))을 예로서 TFT(1)의 게이트, 드레인 및 소스의 전위레벨의 변화를 설명하면, 타이밍(T2∼T3)의 기간에서 2번째의 단(RS(2))의 출력신호(OUT2)가 하이레벨이 되어 있을 때만 하이레벨(대략 Vdd)로 된다. 드레인전압은 클록신호(CK2)가 하이레벨로 되어 있을 때만 하이레벨(대략 Vdd)로 된다. 소스전압은 타이밍(T2)에서 노드(A3)에 전하가 축적되면 Vdd보다도 그 상한값전압만큼 낮은 전압레벨로 되고, 타이밍(T3∼T4)의 기간에서 클록신호(CK1)가 하이레벨이 되어 있는 사이 전원전압(Vdd)의 2배 정도 레벨이 된다.

여기에서 TFT(1)의 드레인전압이 게이트전압보다 높은 기간이 충분히 길면 게이트상한값전압이 마이너스측으로 시프트해 버리고, OFF시의 리크전류에서 노드(A)의 전위가 상승하여 오동작을 일으킬 염려가 있는데, 이 시프트레지스터에서는 TFT(1)의 드레인전압이 하이레벨로 되어 있는 기간이 도 11에 나타낸 시프트레지스터보다도 짧아진다. 즉 TFT(1)의 게이트-드레인간 및 소스-드레인간의 전위차가 발생하는 기간이 짧다. 이 때문에 TFT(1)에 걸리는 전압스트레스가 도 11에 나타낸 시프트레지스터보다도 작고, 리크전류도 작으며, TFT(1)의 소자특성이 악화하기 어렵기 때문에 장기간의 사용에 의해서도 고장나기 어려운 것으로 된다.

도 15는 게이트드라이버(152), 톱게이트드라이버(72), 버텀게이트드라이버(73)로서 적용 가능한 또다른 시프트레지스터의 회로구성을 나타내는 도면이다. 도 11에 나타내는 시프트레지스터와의 차이에 대하여 설명하면, 전압신호(V1)가 공급되어 있다. 전압신호(V1)의 하이레벨은 전원전압(Vdd)의 레벨보다도 낮은데, 노드(A1∼An)에 TFT(2) 및 TFT(5)를 ON하는 데 충분한 만큼의 전하를 축적시킬 수 있을 정도의 레벨이다. 한편 로우레벨은 기준전압(Vss)과 같다. 클록신호(CK1, CK2), 스타트신호(Dst) 및 리셋신호(Dend)는 함께 하이레벨전압이 전원전압(Vdd)과 동등하고, 로우레벨전압이 기준전압(Vss)과 동등하다.

다음으로 도 15의 시프트레지스터의 동작에 대하여 도 11의 시프트레지스터와 다른 점을 도 16의 타이밍챠트를 참조해서 설명한다. 이 타이밍챠트에 따른 동작에서는 전압신호(V1)는 항상 하이레벨로 유지되어 있다.

타이밍(T0∼T1)의 기간에 있어서, 스타트신호(Dst)가 하이레벨이 되고, 1번째의 단(RS(1))의 TFT(1)가 ON했을 때는 전압신호(V1)가 이 TFT(1)의 드레인으로부터 소스에 출력되고, 노드(A1)에 전하가 축적된다. 이 때 노드(A1)의 전위는 전원전압(Vdd)보다도 낮은 전압신호(V1)보다도 더욱 TFT(1)의 상한값전압만큼 낮지만, TFT(2) 및 TFT(5)의 상한값전압보다는 높아진다. 이에 따라 1번째의 단(RS(1))의 TFT(2) 및 TFT(5)가 ON하고, TFT(3)가 OFF한다. 그리고 타이밍(T1)에 있어서 클록신호(CK1)가 상승하면 출력신호(OUT1)의 레벨이 하이레벨이 된다.

이하 마찬가지로 하여 타이밍(Tn－1∼Tn)의 기간에서는 n－1번째의 단(RS(n－1))의 출력신호(OUTn－1)가 하이레벨이 되고, n번째의 단(RS(n))의 TFT(1)가 ON한다. 이에 따라 노드(An)에 전압신호(V1)보다도 더욱 TFT(1)의 상한값전압만 낮은 전위로 되는 만큼의 전하가 축적되고, n번째의 단(RS(n))의 TFT(2) 및 TFT(5)가ON하고, TFT(3)가 OFF한다. 그리고 타이밍(Tn)에 있어서 클록신호(CK2)가 상승하면 출력신호(OUTn)의 레벨이 하이레벨이 된다.

이 시프트레지스터에 있어서, 하나의 TFT(1)의 게이트, 드레인 및 소스의 전위가 어떻게 변화하는가에 대하여 도 16의 아래 3단을 참조해서 3번째의 단(RS(3))의 TFT(1)를 예로서 설명한다. 도시하는 바와 같이 TFT(1)의 게이트전압은 타이밍(T2∼T3)의 기간에서 2번째의 단(RS(2))의 출력신호(OUT2)가 하이레벨이 되어 있을 때만 대략 전원전압(Vdd)과 동등한 레벨로 된다.

TFT(1)의 드레인전압은 전압신호(V1)의 레벨, 즉 전원전압(Vdd)보다도 약간 낮은 레벨로 유지되어 있다. TFT(1)의 소스전압은 타이밍(T2)에서 노드(A3)에 전하가 축적되면 전압신호(V1)보다도 그 상한값전압만큼 낮은 전압레벨로 되고, 타이밍(T3∼T4)의 기간에서 클록신호(CK1)가 하이레벨이 되어 있을 때에 이것보다도 대략 전원전압(Vdd)만큼 높은 레벨이 된다.

즉 이 때의 TFT(1)의 소스전압은 전원전압(Vdd)보다는 약간 높아지지만 전원전압(Vdd)의 2배의 전압보다는 충분히 낮은 레벨로 되어 있다. 따라서 TFT(1)에서는 게이트가 OFF레벨시의 게이트-드레인간의 전위차가 보다 작아지고, 소스전압이 최대시의 게이트-소스간의 전위차가 작아진다. 마찬가지로 TFT(2)의 게이트전압, TFT(5)의 게이트전압 및 TFT(6)의 드레인전압도 도 11의 시프트레지스터의 경우만큼 커지지 않는다. 이 때문에 TFT(1, 2, 5, 6)에 커다란 전압스트레스가 걸리는 일이 없고, 도 11의 시프트레지스터에 비하여 TFT(1, 2, 5, 6)의 소자특성이 악화하기 어렵기 때문에 장기간의 사용에 의해서도 고장나기 어려운 것으로 된다.

도 15의 시프트레지스터는 또 도 17의 타이밍챠트에 따라서 동작할 수도 있다. 이 타이밍챠트에 따른 동작에서는 전압신호(V1)는 클록신호(CK1 또는 CK2)의 어느 쪽인가가 하이레벨로 되어 있는 기간만큼 하이레벨로 변화한다. 이 타이밍챠트에 따른 동작에 대하여 도 16의 타이밍챠트에 따른 동작과의 차이를 설명한다.

타이밍(T0∼T1)의 기간에서 스타트신호(Dst)가 하이레벨이 되어 있을 때만 전압신호(V1)가 하이레벨로 되어 노드(A1)에 전하가 축적된다. 타이밍(T1∼T2)의 기간에서 출력신호(OUT1)가 하이레벨로 되어 있을 때만 전압신호(V1)가 하이레벨로 되어 노드(A2)에 전하가 축적된다. 이하 마찬가지로 하여 타이밍(Tn－1∼Tn)의 기간에서는 출력신호(OUTn－1)가 하이레벨로 되어 있을 때만 전압신호(V1)가 하이레벨로 되어 노드(An)에 전하가 축적된다.

이 동작에 의한 경우 도 17의 아래 3단에 3번째의 단(RS(1))을 예로서 나타내는 바와 같이 TFT(1)의 게이트-드레인간 및 소스-드레인간에 전위차가 발생하는 시간이 도 16의 동작에 의한 경우보다도 짧아서 TFT(1)에 걸리는 전압스트레스가 작다. 이 때문에 도 16의 동작에 의한 경우보다도 TFT(1)의 소자특성이 악화하기 어려우므로 장기간의 사용에 의해서도 고장나기 어려운 것으로 된다.

도 18은 게이트드라이버(152), 톱게이트드라이버(72), 버텀게이트드라이버(73)로서 적용 가능한 또다른 시프트레지스터의 회로구성을 나타내는 도면이다. 도 13에 나타내는 시프트레지스터와의 차이에 대하여 설명하면, TFT(1)의 드레인에는 홀수번째의 단(RS(1), RS(3), …, RS(n－1))에 있어서 클록신호(CK1’)가, 짝수번째의 단(RS(2), RS(4), …, RS(n))에 있어서 클록신호(CK2’)가 각각 공급되어 있다. 클록신호(CK1’ 및 CK2’)의 하이레벨은 전원전압(Vdd)의 레벨보다도 낮은데, 노드(A1∼An)에 TFT(2) 및 TFT(5)를 ON하는 데 충분한 만큼의 전하를 축적시킬 수 있을 정도의 레벨이다.

다음으로 도 18의 시프트레지스터의 동작에 대하여 도 13에 나타내는 시프트레지스터와의 차이를 도 19의 타이밍챠트를 참조해서 설명한다. 타이밍(T0∼T1)에 있어서 스타트신호(Dst)가 하이레벨이 되었을 때는 클록신호(CK2’)가 하이레벨로 되어 노드(A1)에 전하가 축적된다. 타이밍(T1∼T2)에 있어서 출력신호(OUT1)가 하이레벨이 되었을 때는 클록신호(CK1’)가 하이레벨로 되어 노드(A2)에 전하가 축적된다. 이하 마찬가지로 하여 타이밍(Tn－1∼Tn)에 있어서 출력신호(OUTn－1)가 하이레벨이 되었을 때는 클록신호(CK1’)가 하이레벨로 되어 노드(An)에 전하가 축적된다.

도 19의 아래 3단에 3번째의 단(RS(3))의 TFT(1)를 예로서 나타내는 바와 같이 각 TFT(1)의 소스전압은 최대레벨로 되었을 때에도 전원전압(Vdd)보다는 약간 높아지지만 전원전압(Vdd)의 2배의 전압보다는 충분히 낮은 레벨로 되어 있다. 마찬가지로 TFT(2)의 게이트전압, TFT(5)의 게이트전압 및 TFT(6)의 드레인전압도 도 13의 시프트레지스터의 경우만큼 커지지 않는다. 이 때문에 TFT(1, 2, 5, 6)에 커다란 전압스트레스가 걸리는 일이 없다. 또한 도 15의 시프트레지스터에 비하여 TFT(1)의 게이트-드레인간 및 소스-드레인간에 전위차가 발생하고 있는 기간이 짧다. 도 13, 도 15의 시프트레지스터에 비하여 TFT(1, 2, 5, 6)의 소자특성이 악화하기 어렵기 때문에 장기간의 사용에 의해서도 고장나기 어려운 것으로 된다.

[제 2 실시형태]

이 실시형태에 관련되는 디지털스틸카메라는 제 1 실시형태에 나타낸 것과 대략 같은데, 도 2에 점선으로 나타내는 각도센서(240)를 갖고 있는 점이 다르다. 또 표시부(210)의 게이트드라이버(152)로서 적용되는 시프트레지스터가 제 1 실시형태의 것과 달리 순방향과 역방향의 양방향에 출력신호를 시프트할 수 있는 것을 이용하고 있다. 또 이에 맞추어서 컨트롤러(150)로부터 제어신호군(Gcnt)으로서 출력되는 신호도 약간 다르다.

각도센서(240)는 렌즈유닛부(202)의 카메라본체부(201)에 대한 각도를 검출한다. 각도센서(240)의 검출신호는 CPU(222)에 입력되고, CPU(222)는 이 검출신호에 따라서 표시주사방향(게이트드라이버(152)로서 적용되는 시프트레지스터의 시프트동작방향)을 순방향으로 하는지 역방향으로 하는지를 나타내는 제어신호를 표시부(210)에 보낸다.

도 20은 이 실시형태에 있어서, 게이트드라이버(152)로서 적용되는 시프트레지스터의 회로구성을 나타내는 도면이다. 이 시프트레지스터도 표시에어리어(151)의 게이트라인(GL)의 수와 같은 n개의 단(RS(1)∼RS(n))으로 구성되고, 단(RS(1)∼RS(n))의 각각은 도 11에 나타낸 시프트레지스터와 똑같이 6개의 TFT(1∼6)로 구성되어 있다. 여기에서도 TFT(1∼6)는 어느 쪽이나 n채널형의 전계효과트랜지스터이다.

도 20에 나타내는 시프트레지스터에 대하여 도 11에 나타내는 것과 다른 부분을 설명하면, 각 단(RS(1)∼RS(n))의 TFT(1)의 드레인에는 전원전압(Vdd) 대신에전압신호(V1)가 공급된다. 각 단(RS(1)∼RS(n))의 TFT(6)의 소스에는 기준전압(Vss) 대신에 전압신호(V2)가 공급된다.

1번째의 단(RS(1))의 TFT(1)의 게이트에는 스타트신호(Dst) 대신에 제어신호(D1)가 공급된다. n번째의 단(RS(n))의 TFT(6)의 게이트에는 리셋신호(Dend) 대신에 제어신호(D2)가 공급된다. 전압신호(V1, V2)는 순방향동작시와 역방향동작시에서 레벨이 다르고, 또 제어신호(D1, D2)는 순방향동작시와 역방향동작시에서 하이레벨로 되는 타이밍이 다르다.

이하 이 실시형태에 관련되는 디지털스틸카메라의 동작에 대하여 설명한다. 우선 상기의 게이트드라이버(152)를 구성하는 시프트레지스터의 동작에 대하여 순방향시프트시키는 경우와 역방향시프트시키는 경우로 나누고, 도 21, 도 22의 타이밍챠트를 참조해서 설명한다.

또한 이들 타이밍챠트에 있어서, 클록신호(CK1, CK2), 전압신호(V1, V2), 제어신호(D1, D2)의 하이레벨은 어느 쪽이나 전원전압(Vdd)과 동등하다. 한편 이들 신호의 로우레벨은 어느 쪽이나 기준전압(Vss)와 동등하다. 1주사기간(Q)은 표시부(210)에 있어서의 1수평기간으로 된다.

또 이들 타이밍챠트에 따라서 시프트동작을 개시하기 전(T0보다 전)은 출력신호(OUT1∼OUTn)는 어느 쪽이나 로우레벨로 되어 있다. 또 단(RS(1)∼RS(n))의 어느 쪽에 있어서도 노드(A1∼An)에 전하가 축적되어 있지 않고, TFT(2) 및 TFT(5)는 ON, TFT(3)는 OFF의 상태로 되어 있다.

도 21은 순방향시프트시키는 경우의 동작을 나타내는 타이밍챠트이다. 이경우 전압신호(V1)의 레벨은 전원전압(Vdd)과 동등한 하이레벨로 유지되고, 전압신호(V2)의 레벨은 기준전압(Vss)과 동등한 로우레벨로 유지된다. 또 제어신호(D1)는 타이밍(T0)으로부터 (T1)의 사이의 일정기간만큼 하이레벨이 된다. 제어신호(D2)는 타이밍(Tn)으로부터 타이밍(Tn＋1)의 일정기간만큼 하이레벨이 된다.

즉 제 1 실시형태에 있어서, 제어신호(D1)를 스타트신호(Dst)로, 제어신호(D2)를 리셋신호(Dend)로 치환하면 도 12의 타이밍챠트를 이용하여 설명한 시프트레지스터의 동작과 같아진다. 따라서 1주사기간(Q)내의 일정기간씩 출력신호(OUT1∼OUTn)가 차례로 하이레벨이 되어 시프트해 간다.

한편 도 22는 역방향시프트시키는 경우의 동작을 나타내는 타이밍챠트이다. 이 경우 전압신호(V1)의 레벨은 기준전압(Vss)과 동등한 로우레벨로 유지되고, 전압신호(V2)의 레벨은 전원전압(Vdd)과 동등한 하이레벨로 유지된다. 또 제어신호(D2)는 타이밍(T0)으로부터 (T1)의 사이의 일정기간만큼 하이레벨이 된다. 제어신호(D1)는 타이밍(Tn)으로부터 타이밍(Tn＋1)의 일정기간만큼 하이레벨이 된다.

타이밍(T0∼T1)의 사이 제어신호(D2)가 하이레벨이 되면 n번째의 단(RS(n))의 TFT(6)가 ON하고, 하이레벨의 전압신호(V2)가 TFT(6)의 소스로부터 드레인으로 출력된다. 이에 따라 n번째의 단(RS(n))의 노드(An)에 전하가 축적되어 TFT(2) 및 TFT(5)가 ON하며, TFT(3)가 OFF한다. 이 기간은 n번째의 단(RS(n))의 TFT(2)는 ON하지만, 클록신호(CK2)는 로우레벨이기 때문에 출력신호(OUT2)의 레벨은 로우레벨인 상태이다.

다음으로 타이밍(T1)에 있어서, 클록신호(CK2)가 하이레벨로 변화하면, 이것이 n번째의 단(RS(n))의 TFT(2)의 드레인으로부터 소스에 출력되고, 출력신호(OUTn)의 레벨이 하이레벨로 변화한다. 이 후 타이밍(T2)까지의 사이에서 클록신호(CK2)가 하강하면 출력신호(OUTn)는 로우레벨이 된다.

또 타이밍(T1∼T2)의 기간에서는 하이레벨로 된 n번째의 단(RS(n))의 출력신호(OUTn)에 의해 n－1번째의 단(RS(n－1)의 TFT(6)가 ON한다. 이에 따라 n－1번째의 단(RS(n－1)의 TFT(6)의 드레인으로부터 하이레벨의 전압신호(V2)가 출력되는 것으로 노드(An－1)의 전위가 하이레벨이 되어 n－1번째의 단(RS(n－1))의 TFT(2) 및 TFT(5)가 ON하고, TFT(3)가 OFF한다.

다음으로 타이밍(T2)에 있어서, 클록신호(CK1)가 하이레벨로 변화하면, 이것이 n－1번째의 단(RS(n－1))의 TFT(2)의 드레인으로부터 소스에 출력되고, 출력신호(OUTn－1)의 레벨이 하이레벨로 변화한다. 이에 따라 이번에는 n번째의 단(RS(n))의 TFT(1)가 ON하여 노드(An)에 축적된 전하가 방출되고, n번째의 단(RS(n))의 TFT(2) 및 TFT(5)가 OFF하고, TFT(3)가 ON한다. 이 후 타이밍(T3)까지의 사이에서 클록신호(CK1)가 하강하면 출력신호(OUTn－1)는 로우레벨이 된다.

또 타이밍(T1∼T2)의 기간에서는 하이레벨로 된 n－1번째의 단(RS(n－1)의 출력신호(OUTn－1)에 의해 n－2번째의 단(RS(n－2))의 TFT(6)가 ON한다. 이에 따라 n－2번째의 단(RS(n－2)의 TFT(6)의 드레인으로부터 하이레벨의 전압신호(V2)가 출력되는 것으로 노드(An－2)의 전위가 하이레벨로 되어 n－2번째의 단(RS(n－2))의 TFT(2) 및 TFT(5)가 ON하고, TFT(3)가 OFF한다.

이하 n－2번째 이전의 단(RS(n－2), RS(n－3), …)이 앞의 단의 방향을 향하여 1주사기간(Q)씩 상기와 똑같은 동작을 반복해 가는 것에 의해서 출력신호(OUTn－2, OUTn－3, …)가 1주사기간(Q)내의 소정기간씩 하이레벨로 변화해 간다. 그리고 타이밍(Tn－1∼Tn)의 기간에서는 하이레벨로 된 2번째의 단(RS(2))의 출력신호(OUT2)에 의해 1번째의 단(RS(1))의 TFT(6)가 ON한다. 이에 따라 1번째의 단(RS(1))의 노드(A1)에 전하가 축적되어 TFT(2) 및 TFT(5)가 ON하고, TFT(3)가 OFF한다.

다음으로 타이밍(Tn)에 있어서, 클록신호(CK1)가 하이레벨로 변화하면, 이것이 1번째의 단(RS(1))의 TFT(2)의 드레인으로부터 소스에 출력되고, 출력신호(OUT1)의 레벨이 하이레벨로 변화한다. 이 후 타이밍(Tn＋1)까지의 사이에서 클록신호(CK1)가 하강하면 출력신호(OUT1)는 로우레벨이 된다.

그리고 타이밍(Tn＋1)이 되면 이번에는 제어신호(D1)의 레벨이 하이레벨로 변화한다. 이에 따라 1번째의 단(RS(1))의 TFT(1)가 ON하는 것으로 노드(A1)에 축적된 전하가 방출되어 2번째의 단(RS(2))의 TFT(2) 및 TFT(5)가 OFF하고, TFT(3)가 ON한다. 그리고 제어신호(D2)가 하이레벨로 변화하기까지의 사이 단(RS(1)∼RS(n))의 어느 쪽에 있어서도 노드(A1∼An)에 전하는 축적되어 있지 않고, TFT(2) 및 TFT(5)는 ON, TFT(3)는 OFF의 상태가 유지된다.

다음으로 이 실시형태에 관련되는 디지털카메라 전체의 동작을 설명하는데, 다음의 점을 제외하고 제 1 실시형태의 것과 같다. 제 1 실시형태의 것과 다른 점에 대하여 설명하면, 각도센서(240)는 렌즈유닛부(202)의 카메라본체부(201)에 대한 각도를 검출하고, 그 검출신호를 CPU(222)에 입력한다. 그러면 CPU(222)는 입력된 검출신호에 따른 제어신호를 표시부(210)에 공급한다.

표시부(210)에서는 컨트롤러(150)가, 렌즈유닛부(202)의 촬상렌즈(202a)가 표시부(210)와 반대측에 있는 것을 나타내는 제어신호가 CPU(222)로부터 공급된 경우에는 순방향시프트로 되도록 게이트드라이버(152)에 제어신호군(Gcnt)으로서 공급하는 제어신호(D1, D2) 및 전압신호(V1, V2)를 전환한다. 촬상렌즈(202a)가 표시부(210)측에 있는 것을 나타내는 제어신호가 CPU(222)로부터 공급된 경우에는 역방향시프트로 되도록 게이트드라이버(152)에 제어신호군(Gcnt)으로서 공급하는 제어신호(D1, D2) 및 전압신호(V1, V2)를 전환한다.

이하 이 실시형태에 관련되는 디지털스틸카메라로 화상을 촬영할 때의 동작, 특히 렌즈유닛부(202)의 방향과 표시부(210)에 표시되는 화상의 관계에 대하여 구체예를 나타내어 설명한다. 여기에서는 모드설정키(212a)를 녹화모드에 설정하고 있는 것으로 하고, 각도센서(240)의 검출신호에 따라서 CPU(222)는 표시에어리어(151)의 주사방향(게이트드라이버(152)를 구성하는 시프트레지스터의 시프트방향)을 바꾸기 위한 제어신호를 표시부(210)에 보내고 있는 것으로 한다.

우선 도 23A에 나타내는 바와 같이 촬영자에서 보아 정면측에 있는 물체의 화상을 촬영하는 경우의 디지털스틸카메라의 동작에 대하여 설명한다. 이 경우 촬영자는 렌즈유닛부(202)의 촬상렌즈(202a)를 카메라본체부(201)의 표시부(210)와 같은 측에 오도록, 즉 렌즈유닛부(202)를 카메라본체부(201)에 대하여 대략 0°의위치에 오도록 회전운동시켜서 화상의 촬영을 실시한다. 이 때 게이트드라이버(152)에 의한 표시에어리어(151)의 주사방향은 순방향으로 된다.

이 상태에서는 도 23A에 나타내는 바와 같이 표시에어리어(151)의 화소(P(1, 1)∼P(n, m))의 배치는 표시에어리어(151)의 본래의 상하좌우의 방향과 일치해 있다. 또 렌즈유닛부(202)의 상하좌우방향이 화상의 본래의 상하좌우방향과 일치한다. 이 때 촬상렌즈(202a)에 의하여 결상된 화상에 따라서 도 23A의 왼쪽으로부터 오른쪽으로 수평주사되고 위로부터 아래로 수직주사되는 것으로 CCD촬상장치(220)의 각 화소로부터 전기신호가 출력되고, 대응하는 화상데이터가 RAM(224)의 VRAM영역에 전개된다.

한편 표시부(210)에 있어서는, 도 23B에 나타내는 수평방향의 화살표방향에 따라서 전개된 화상데이터가 받아들여지고, 1수평기간내에서 표시에어리어(151)의 1번째로부터 m번째의 드레인라인(DL)에 출력된다. 또 게이트드라이버(152)는 표시에어리어(151)의 1번째로부터 n번째의 순(도 23B에서는 위로부터 아래의 순)으로 게이트라인(GL)을 차례로 선택해 간다.

이에 따라 CCD촬상장치(220)에 있어서 본래적으로 위에 있는 화상으로부터 출력된 신호에 대응하는 화상데이터가 표시에어리어(151)의 본래적인 위의 화소(도 23B의 상측)에, CCD촬상장치(220)에 있어서 본래적으로 왼쪽에 있는 화소로부터 출력된 신호에 대응하는 화상데이터가 표시에어리어(151)의 본래적인 왼쪽의 화소(도 23B의 좌측)에 표시되는 것으로 되고, 도 23B에 나타내는 바와 같이 촬영한 화상과 동일방향의 화상이 표시된다.

다음으로 도 24A에 나타내는 바와 같이 예를 들면 촬영자 자체가 피사체가 되는, 피사체가 표시부(210)측에 있을 때에 화상을 촬영하는 경우의 디지털스틸카메라의 동작에 대하여 설명한다. 이 경우 촬영자는 렌즈유닛부(202)의 촬상렌즈(202a)를 카메라본체부(201)의 표시부(210)의 반대측에 오도록, 즉 렌즈유닛부(202)를 카메라본체부(201)에 대하여 대략 180°의 위치에 오도록 회전운동시켜서 화상의 촬영을 실시한다. 이 때 게이트드라이버(152)에 의한 표시에어리어(151)의 주사방향은 역방향으로 된다.

이 상태에서는 도 24A에 나타내는 바와 같이 표시에어리어(151)의 화소(P(1, 1)∼P(n, m))의 배치는 표시에어리어(151)의 본래의 상하좌우의 방향과 반대로 되어 있다. 또 렌즈유닛부(202)의 상하좌우방향이 화상의 상하좌우방향과 일치한다. 이 때 촬상렌즈(202a)에 의하여 결상된 화상에 따라서 도 24A의 오른쪽으로부터 왼쪽으로 수평주사되고 위로부터 아래로 수직주사되어 CCD촬상장치(220)의 각 화소로부터 전기신호가 출력되고, 대응하는 화상데이터가 RAM(224)의 VRAM영역에 전개된다.

한편 표시부(210)에 있어서는, 도 24B에 나타내는 수평방향의 화살표방향에 따라서 전개된 화상데이터가 받아들여지고, 1수평기간내에서 표시에어리어(151)의 1번째로부터 m번째의 드레인라인(DL)에 출력된다. 또 게이트드라이버(152)는 표시에어리어(151)의 1번째로부터 n번째의 순(도 24B에서는 아래로부터 위의 순)으로 게이트라인(GL)을 차례로 선택해 간다.

이에 따라 CCD촬상장치(220)에 있어서 본래적으로 위에 있는 화소로부터 출력된 신호에 대응하는 화상데이터가 표시에어리어(151)의 본래적인 아래의 화소(도 24B의 하측)에, CCD촬상장치(220)에 있어서 본래적으로 왼쪽에 있는 화소로부터 출력된 신호에 대응하는 화상데이터가 표시에어리어(151)의 본래적인 오른쪽의 화소(도 24B의 우측)에 표시되는 것으로 되고, 도 24B에 나타내는 바와 같이 촬영한 화상에 대한 경면화상이 표시된다.

이상 설명한 바와 같이 이 실시형태에 관련되는 디지털스틸카메라의 게이트드라이버(152)로서 적용되는 시프트레지스터에서는 순방향으로 동작하는 경우에는 TFT(1)는 노드(A1∼An)에 전하를 축적시키기 위한 트랜지스터로서 기능하고, TFT(6)는 축적된 전하를 방출시키기 위한 트랜지스터로서 기능한다. 한편 역방향으로 동작하는 경우에는 TFT(1)는 노드(A1∼An)에 축적된 전하를 방출시키기 위한 트랜지스터로서 기능하고, TFT(6)는 전하를 축적시키기 위한 트랜지스터로서 기능한다.

TFT(1, 6)에 이와 같은 기능을 갖게 할 수 있기 때문에 각 단(RS(1)∼RS(n))을 구성하는 TFT(1∼6)의 수는 제 1 실시형태에서 게이트드라이버(152)로서 적용되고 있던 시프트레지스터와 같게 할 수 있다. 이 때문에 제 1 실시형태의 것에 비하여 면적이 그다지 커지지 않고, 게이트드라이버(152)를 표시에어리어(151)와 동일한 기판상에 형성해도 화상표시영역의 상대적인 면적이 작아지지 않는다.

또 게이트드라이버(152)에 순방향과 역방향의 양방향으로 시프트동작할 수 있는 시프트레지스터를 적용한 것에 의해 컨트롤러(150)∼게이트드라이버(152)에 공급하는 제어신호군(Gcnt)을 제어하는 것만으로 표시부(210)상에CCD촬상장치(220)로 촬영한 화상의 경면화상을 표시할 수 있다. 즉 이 실시형태에 관련되는 디지털스틸카메라에서는 VRAM영역에 전개된 화상데이터의 판독을 위해 복잡한 제어를 실시하지 않아도 표시부(201)에 경면화상을 표시할 수 있다.

이 실시형태에 있어서, 게이트드라이버(152)는 도 20에 나타내는 구성을 갖고, 컨트롤러(150)로부터 출력되는 제어신호에 의해 도 21 또는 도 22에 나타내는 타이밍챠트에 따라서 동작하는 시프트레지스터에 의하여 구성되는 것으로 하고 있었다. 그러나 이 실시형태에 있어서, 게이트드라이버(152)로서 적용 가능한 시프트레지스터의 구동방법은 이것에 한정되는 것은 아니고, 시프트레지스터의 구성도 이것에 한정되는 것은 아니다.

도 25, 도 26은 도 20에 나타내는 시프트레지스터의 다른 동작을 나타내는 타이밍챠트이다. 순방향동작을 하는 경우 도 25에 나타내는 바와 같이 전압신호(V2)가 로우레벨로 유지되는 것은 도 21의 경우와 같지만, 전압신호(V1)는 클록신호(CK1) 또는 (CK2)가 하이레벨이 되어 있을 때만 하이레벨로 된다. 예를 들면 타이밍(T0∼T1)의 기간에 있어서, 제어신호(D1)가 하이레벨이 되었을 때는 클록신호(CK1)도 하이레벨로 되어 1번째의 단(RS(1))의 TFT(1)가 ON하고, 노드(A1)에 전하가 축적된다.

한편 역방향동작을 하는 경우 도 26에 나타내는 바와 같이 전압신호(V1)가 로우레벨로 유지되는 것은 도 22의 경우와 같지만, 전압신호(V2)는 클록신호(CK1) 또는 (CK2)가 하이레벨이 되어 있을 때만 하이레벨로 된다. 예를 들면 타이밍(T0∼T1)의 기간에 있어서, 제어신호(D2)가 하이레벨로 되었을 때는 클록신호(CK2)도하이레벨로 되어 n번째의 단(RS(n))의 TFT(1)가 ON하고, 노드(An)에 전하가 축적된다.

이들의 경우 TFT(1) 및 TFT(6)의 각각의 게이트-드레인간, 소스-드레인간에 전위차가 발생하는 시간이 도 21, 도 22의 타이밍챠트에 따라서 동작시킨 경우보다도 짧아진다. 이에 따라 TFT(1) 및 TFT(6)에 걸리는 전압스트레스를 작게 할 수 있어서 특성악화를 초래하기 어렵기 때문에 장기간의 사용에 견딜 수 있는 것으로 된다.

도 27은 이 실시형태에 있어서, 게이트드라이버(152)로서 적용 가능한 다른 시프트레지스터의 회로구성을 나타내는 도면이다. 도 20에 나타내는 시프트레지스터와의 차이에 대하여 설명하면, 홀수번째의 단(RS(1), RS(3), …, RS(n－1))에 있어서 TFT(1)의 드레인에는 전압신호(V2)가, TFT(6)의 소스에는 전압신호(V1)가 공급되어 있다. 짝수번째의 단(RS(2), RS(4), …, RS(n))에 있어서, TFT(1)의 드레인에는 전압신호(V1)가, TFT(6)의 소스에는 전압신호(V2)가 공급되어 있다.

다음으로 도 27의 시프트레지스터의 동작에 대하여 도 28, 도 29의 타이밍챠트를 참조해서 설명한다. 순방향동작을 하는 경우 타이밍(T0∼T1)의 기간에 있어서 제어신호(D1)가 하이레벨이 되면 1번째의 단(RS(1))의 TFT(1)가 ON하고, 하이레벨로 된 전압신호(V2)에 의해 노드(A1)에 전하가 축적된다. 타이밍(T1∼T2)의 기간에 있어서, 클록신호(CK1)가 하이레벨이 되면 1번째의 단(RS(1))의 출력신호(OUT1)가 하이레벨로 된다. 이에 따라 2번째의 단(RS(2))의 TFT(1)가 ON하고, 하이레벨로 된 전압신호(V1)에 의해 노드(A2)에 전하가 축적된다.

다음의 타이밍(T2∼T3)의 기간에 있어서, 클록신호(CK2)가 하이레벨이 되면 2번째의 단(RS(2))의 출력신호(OUT2)가 하이레벨로 된다. 이에 따라 3번째의 단(RS(3))의 TFT(1)가 ON하고, 하이레벨로 된 전압신호(V2)에 의해 노드(A3)에 전하가 축적된다. 또 하이레벨로 된 출력신호(OUT2)에 의해 1번째의 단(RS(1))의 TFT(6)가 ON한다. 이 때 전압신호(V1)는 로우레벨로 되어 있기 때문에 노드(A1)에 축적된 전하가 방출된다.

이하 마찬가지로 하여 타이밍(Tn∼Tn＋1)의 기간에 있어서 클록신호(CK2)가 하이레벨로 되면 n번째의 단(RS(n))의 출력신호(OUTn)가 하이레벨로 된다. 이에 따라 n－1번째의 단(RS(n－1))의 TFT(6)가 ON하고, 전압신호(V1)가 로우레벨로 되어 있는 것으로부터 노드(An－1)에 축적된 전하가 방출된다. 그리고 타이밍(Tn＋1)이 되면 제어신호(D2)가 하이레벨로 되어 n번째의 단(RS(n))의 TFT(6)가 ON한다. 이 때 전압신호(V2)는 로우레벨로 되어 있기 때문에 노드(An)에 축적된 전하가 방출된다.

한편 역방향동작을 하는 경우 타이밍(T0∼T1)의 기간에 있어서 제어신호(D2)가 하이레벨로 되면 n번째의 단(RS(n))의 TFT(6)가 ON하고, 하이레벨로 된 전압신호(V2)에 의해 노드(An)에 전하가 축적된다. 타이밍(T1∼T2)의 기간에 있어서 클록신호(CK2)가 하이레벨로 되면 n번째의 단(RS(n))의 출력신호(OUTn)가 하이레벨로 된다. 이에 따라 n－1번째의 단(RS(n－1))의 TFT(6)가 ON하고, 하이레벨로 된 전압신호(V2)에 의해 노드(An－1)에 전하가 축적된다.

다음의 타이밍(T2∼T3)의 기간에 있어서 클록신호(CK1)가 하이레벨로 되면 n－1번째의 단(RS(n－1))의 출력신호(OUTn－1)가 하이레벨로 된다. 이에 따라 n번째의 단(RS(n))의 TFT(1)가 ON하고, 전압신호(V1)가 로우레벨로 되어 있는 것으로부터 노드(An)에 축적된 전하가 방출된다.

이하 마찬가지로 하여 타이밍(Tn∼Tn＋1)의 기간에 있어서 클록신호(CK1)가 하이레벨로 되면 1번째의 단(RS(1))의 출력신호(OUT1)가 하이레벨로 된다. 이에 따라 2번째의 단(RS(2))의 TFT(1)가 ON하고, 전압신호(V1)가 로우레벨로 되어 있는 것으로부터 노드(A2)에 축적된 전하가 방출된다. 그리고 타이밍(Tn＋1)이 되면 제어신호(D1)가 하이레벨로 되어 1번째의 단(RS(1))의 TFT(1)가 ON한다. 이 때 전압신호(V2)는 로우레벨로 되어 있기 때문에 노드(A1)에 축적된 전하가 방출된다.

도 30은 이 실시형태에 있어서 게이트드라이버(152)로서 적용 가능한 다른 시프트레지스터의 회로구성을 나타내는 도면이다. 도 20에 나타내는 시프트레지스터의 차이에 대하여 설명하면, 홀수번째의 단(RS(1), RS(), …, RS(n＋1))에 있어서 TFT(1)의 드레인에는 전압신호(V2)가, TFT(6)의 소스에는 전압신호(V4)가 공급되어 있다. 짝수번째의 단(RS(2), RS(4), …, RS(n))에 있어서 TFT(1)의 드레인에는 전압신호(V1)가, TFT(6)의 소스에는 전압신호(V3)가 공급되어 있다.

다음으로 도 30의 시프트레지스터의 동작에 대하여 도 31, 도 32의 타이밍챠트를 참조해서 설명한다. 이 시프트레지스터의 동작은 홀수번째의 단(RS(1), RS(3), …, RS(n－1))에 있어서 TFT(6)의 소스에 공급되는 전압신호를 V4로 치환하고 짝수번째의 단(RS(2), RS(4), …, RS(n))에 있어서 TFT(6)의 소스에 공급되는 전압신호를 V3로 치환하면 도 27의 시프트레지스터의 것과 대략 같다.

그러나 도 31에 나타내는 순방향동작을 하는 경우에 있어서 각 단(RS(1)∼RS(n))의 TFT(6)의 소스전압(전압신호(V3, V4))은 로우레벨로 유지되어 있다. 또 도 32에 나타내는 역방향동작을 하는 경우에 있어서 각 단(RS(1)∼RS(n))의 TFT(1)의 드레인전압(전압신호(V1, V2))은 로우레벨로 유지되어 있다. 즉 순방향동작에서는 TFT(1)에 대하여, 역방향동작에서는 TFT(6)에 대하여 게이트-드레인간 및 소스-드레인간에 전위차가 발생하는 시간이 짧다. 이 때문에 TFT(1) 및 TFT(6)에 걸리는 전압스트레스를 작게 할 수 있기 때문에 TFT(1) 및 TFT(6)의 소자특성이 악화하기 어려워서 장기간의 사용에 의해서도 고장나기 어려운 것으로 된다.

또한 이 실시형태에서 나타낸 각 시프트레지스터에 있어서 TFT(1)의 드레인 또는 TFT(6)의 소스에 공급하는 전압신호(V1∼V6)의 하이레벨은 노드(A1∼An)에 축적시키는 전하에 의하여 TFT(2) 및 TFT(5)를 ON하는 데 충분한 전압레벨이면 전원전압(Vdd)보다 낮아도 좋다. 이에 따라 TFT(1) 및 TFT(6), 나아가서는 TFT(2) 및 TFT(5)에 걸리는 전압스트레스를 상기의 각 타이밍챠트에 따라서 시프트레지스터를 동작시킨 경우보다도 작게 할 수 있다.

제 2 실시형태의 TFT(1), TFT(2), TFT(3), TFT(4), TFT(5), TFT(6)의 각각의 값(W/L)은 표 1 및 표 2에 나타내는, 상기 제 1 실시형태의 TFT(21), TFT(25), TFT(26), TFT(23), TFT(22), TFT(24)의 값(W/L)으로 함으로써 장기간 정상으로 동작하는 것이 가능하게 된다.

[다른 실시형태]

본 발명은 상기 제 1, 제 2 실시형태에 한정되는 것은 아니고, 다양한 변형, 응용을 실시할 수 있다. 이하 본 발명을 적용한 다른 실시형태에 대하여 설명한다.

상기의 제 2 실시형태에서는 게이트드라이버(152)로서 적용된 시프트레지스터를 순방향에서 시프트동작시키는지 역방향에서 시프트동작시키는지는 각도센서(240)가 검출한 렌즈유닛부(202)의 카메라본체부(201)에 대한 각도에 따라서 자동적으로 설정되는 것으로 하고 있었다. 그러나 순방향동작시키는지 역방향동작시키는지는 사용자가 키입력부(212)의 키를 조작함으로써 선택하도록 해도 좋다.

도 11, 도 13, 도 15, 도 18, 도 20, 도 27 및 도 30에 나타내는 시프트레지스터를 액정표시장치의 게이트드라이버(152)로서 적용한 경우를 예로서 설명했다. 그러나 액정표시장치 이외의 표시장치, 예를 들면 플라즈마디스플레이, 필드이미션디스플레이, 유기EL표시장치 등의 라인을 선택하기 위한 드라이버로서도 이용할 수 있다. 나아가서는 이들 시프트레지스터는 도 10에 나타내는 바와 같이 촬상화소가 종횡으로 소정의 배열(예를 들면 매트릭스상의 배열)로 배치된 촬상소자를 구동하는 드라이버로서도 이용할 수 있다.

또 도 11, 도 13, 도 15, 도 18, 도 20, 도 27 및 도 30에 나타낸 시프트레지스터는 촬상소자 또는 표시소자를 구동하기 위한 드라이버로서의 용도 이외에도 적용할 수 있다. 예를 들면 이들 시프트레지스터는 데이터처리장치 등에 있어서 직렬의 데이터를 병렬의 데이트로 변환하는 경우 등의 용도에도 적용할 수 있다.

상기 제 1, 제 2 실시형태에 나타낸 시프트레지스터를 구성하는 TFT(1∼6)는 모두 n채널형의 것이었다. 이에 대해 p채널형의 것을 이용할 수도 있다. 예를 들면 모두 p채널형의 것을 이용한 경우에는 각 신호의 하이, 로우레벨이 n채널형의 것에 비하여 반전되도록 하면 좋다.

상기 제 1, 제 2 실시형태에서는 본 발명을, 정지화상을 촬영하는 디지털스틸카메라에 적용한 경우를 예로서 설명했지만, 동화상을 촬영하고, 촬영하고 있는 화상을 시인하기 위한 파인더용 액정표시장치 등을 이용한 비디오카메라에도 적용할 수 있다. 비디오카메라에 있어서 액정표시장치의 방향을 촬상렌즈에 대하여 회전운동할 수 있는 구성으로 한 경우에 제 2 실시형태에서 나타낸 시프트레지스터를 액정표시장치의 게이트드라이버로서 이용하여 경면화상을 표시시킬 수 있다.

이상 설명한 바와 같이 본 발명의 시프트레지스터에는 제 1 또는 제 2 트랜지스터의 특성변동이 적어서 장기간 안정되게 동작할 수 있다.

또 제 1, 제 2 전압신호의 하이레벨의 레벨이나 그 기간을 조정함으로써 제 1, 제 2 트랜지스터가 고장나는 일이 적어져서 장기간 안정되게 동작할 수 있게 된다.

또 제 1, 제 2 트랜지스터의 어느 쪽에서 배선에 전하를 축적시키고, 축적된 전하를 방출시키는지를 전환할 수 있도록 하는 것으로 순방향과 역방향의 양방향에서 시프트동작을 실시하는 것이 가능하게 된다.

또한 본 발명의 시프트레지스터를 드라이버로서 적용한 전자장치도 내구성이우수한 것으로 된다.

또 드라이버로서 순방향과 역방향의 양방향으로 시프트동작 가능한 것을 적용함으로써 상하방향을 반전한 화상을 용이하게 표시할 수 있게 된다.

Claims

복수의 단으로 이루어지는 시프트레지스터이고,

상기 시프트레지스터의 각 단은,

제 1 제어단자를 갖고, 한쪽의 단으로부터 상기 제 1 제어단자에 공급된 소정 레벨의 신호에 의하여 ON하고, 해당 소정 레벨의 신호를 제 1 전류로의 일단으로부터 제 1 전류로의 타단에 출력하는 제 1 트랜지스터와,

제 2 제어단자를 갖고, 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 외부로부터 제 2 전류로의 일단에 공급되는 제 1 또는 제 2 신호를 출력신호로서 상기 제 2 전류로의 타단으로부터 출력하는 제 2 트랜지스터와,

외부로부터 공급되는 전원전압을 출력하는 부하와,

제 3 제어단자를 갖고, 상기 제 3 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 상기 부하를 통하여 상기 외부로부터 공급되는 상기 전원전압을 제 3 전류로의 일단으로부터 상기 제 3 전류로의 타단에 출력하고, 상기 부하로부터 출력된 상기 전원전압을 소정 레벨의 전압으로 변위시키는 제 3 트랜지스터와,

제 4 제어단자를 갖고, 상기 제 4 제어단자와 상기 부하의 사이의 배선에 인가된 전압에 따라서 ON하고, 제 4 전류로의 일단이 상기 제 2 트랜지스터의 상기 제 2 전류로의 타단과 접속되고, 상기 제 4 전류로의 타단으로부터 상기 제 4 전류로의 일단에 기준전압을 출력하는 제 4 트랜지스터를 구비하고,

값(상기 제 4 트랜지스터의 채널폭/상기 제 4 트랜지스터의 채널길이)이 값(상기 제 2 트랜지스터의 채널폭/상기 제 2 트랜지스터의 채널길이)과 같거나 그것보다 큰 것을 특징으로 하는 시프트레지스터.
제 1 항에 있어서,

제 5 제어단자를 갖고, 상기 제 5 제어단자를 다른쪽의 단의 출력신호에 의하여 ON함으로써 상기 제 2 트랜지스터의 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 상기 배선에 인가된 전압을 리셋하는 제 5 트랜지스터를 구비하는 것을 특징으로 하는 시프트레지스터.
복수의 단으로 이루어지는 시프트레지스터이고,

상기 시프트레지스터의 각 단은,

제 1 제어단자를 갖고, 한쪽의 단으로부터 상기 제 1 제어단자에 공급된 소정 레벨의 신호에 의하여 ON하고, 해당 소정 레벨의 신호를 제 1 전류로의 일단으로부터 제 1 전류로의 타단에 출력하는 제 1 트랜지스터와,

제 2 제어단자를 갖고, 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 외부로부터 제 2 전류로의 일단에 공급되는 제 1 또는 제 2 신호를 출력신호로서 상기 제 2 전류로의 타단으로부터 출력하는 제 2 트랜지스터와,

제 3 제어단자를 갖고, 제 3 전류로의 일단으로부터 상기 제 3 전류로의 타단에 전원전압을 출력하는 제 3 트랜지스터와,

제 4 제어단자를 갖고, 상기 제 4 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 상기 제 3 트랜지스터로부터 공급되는 상기 전원전압을 제 4 전류로의 일단으로부터 상기 제 4 전류로의 타단에 출력하고, 상기 제 3 트랜지스터로부터 출력된 상기 전원전압을 소정 레벨의 전압으로 변위시키는 제 4 트랜지스터와,

제 5 제어단자를 갖고, 상기 제 5 제어단자와 상기 제 3 트랜지스터의 사이의 배선에 인가된 전압에 따라서 ON하고, 제 5 전류로의 일단이 상기 제 2 트랜지스터의 상기 제 2 전류로의 타단과 접속되고, 상기 제 5 전류로의 타단으로부터 상기 제 5 전류로의 일단에 기준전압을 출력하는 제 5 트랜지스터를 구비하고,

값(상기 제 3 트랜지스터의 채널폭/상기 제 3 트랜지스터의 채널길이)이 값(상기 제 2 트랜지스터의 채널폭/상기 제 2 트랜지스터의 채널길이)의 20분의 1보다 큰 것을 특징으로 하는 시프트레지스터.
제 3 항에 있어서,

제 6 제어단자를 갖고, 상기 제 6 제어단자를 다른쪽의 단의 출력신호에 의하여 ON함으로써 상기 제 2 트랜지스터의 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 상기 배선에 인가된 전압을 리셋하는 제 6 트랜지스터를 구비하는 것을 특징으로 하는 시프트레지스터.
복수의 단으로 이루어지는 시프트레지스터이고,

상기 시프트레지스터의 각 단은,

제 1 제어단자를 갖고, 한쪽의 단으로부터 상기 제 1 제어단자에 공급된 소정 레벨의 신호에 의하여 ON하고, 해당 소정 레벨의 신호를 제 1전류로의 일단으로부터 제 1 전류로의 타단에 출력하는 제 1 트랜지스터와,

제 2 제어단자를 갖고, 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 외부로부터 제 2 전류로의 일단에 공급되는 제 1 또는 제 2 신호를 출력신호로서 상기 제 2 전류로의 타단으로부터 출력하는 제 2 트랜지스터와,

제 3 제어단자를 갖고, 제 3 전류로의 일단으로부터 상기 제 3 전류로의 타단에 전원전압을 출력하는 제 3 트랜지스터와,

제 4 제어단자를 갖고, 상기 제 4 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 상기 제 3 트랜지스터로부터 공급되는 상기 전원전압을 제 4 전류로의 일단으로부터 상기 제 4 전류로의 타단에 출력하고, 상기 제 3 트랜지스터로부터 출력된 상기 전원전압을 소정 레벨의 전압으로 변위시키는 제 4 트랜지스터와,

제 5 제어단자를 갖고, 상기 제 5 제어단자와 상기 제 3 트랜지스터의 사이의 배선에 인가된 전압에 따라서 ON하고, 제 5 전류로의 일단이 상기 제 2 트랜지스터의 상기 제 2 전류로의 타단과 접속되고, 상기 제 5 전류로의 타단으로부터 상기 제 5 전류로의 일단에 기준전압을 출력하는 제 5 트랜지스터와,

제 6 제어단자를 갖고, 상기 제 6 제어단자를 다른쪽의 단의 출력신호에 의하여 ON함으로써 상기 제 2 트랜지스터의 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 상기 배선에 인가된 전압을 리셋하는 제 6 트랜지스터를 구비하고,

값(상기 제 5 트랜지스터의 채널폭/상기 제 5 트랜지스터의 채널길이)이 값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 시프트레지스터.
제 5 항에 있어서

값(상기 제 2 트랜지스터의 채널폭/상기 제 2 트랜지스터의 채널길이)이 값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 시프트레지스터.
제 5 항에 있어서,

값(상기 제 5 트랜지스터의 채널폭/상기 제 5 트랜지스터의 채널길이)이 값(상기 제 6 트랜지스터의 채널폭/상기 제 6 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 시프트레지스터.
제 5 항에 있어서,

값(상기 제 2 트랜지스터의 채널폭/상기 제 2 트랜지스터의 채널길이)이 값(상기 제 6 트랜지스터의 채널폭/상기 제 6 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 시프트레지스터.
제 5 항에 있어서,

값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)이 값(상기 제 3 트랜지스터의 채널폭/상기 제 3 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 시프트레지스터.
제 5 항에 있어서,

값(상기 제 6 트랜지스터의 채널폭/상기 제 6 트랜지스터의 채널길이)이 값(상기 제 3 트랜지스터의 채널폭/상기 제 3 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 시프트레지스터.
제 5 항에 있어서,

값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)이 값(상기 제 4 트랜지스터의 채널폭/상기 제 4 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 시프트레지스터.
제 5 항에 있어서,

값(상기 제 6 트랜지스터의 채널폭/상기 제 6 트랜지스터의 채널길이)이 값(상기 제 4 트랜지스터의 채널폭/상기 제 4 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 시프트레지스터.
복수의 단으로 이루어지는 시프트레지스터이고,

상기 시프트레지스터의 각 단은,

제어단자에 한쪽측의 단의 출력신호가 공급되고, 공급로의 일단에 제 1 전압신호가 공급되는 제 1 트랜지스터와,

제어단자에 다른쪽측의 단의 출력신호가 공급되고, 전류로의 일단에 제 2 전압신호가 공급되는 제 2 트랜지스터와,

상기 제 1, 제 2 트랜지스터의 각각의 전류로의 타단에 제어단자가 접속되고, 그 사이의 배선에 상기 제 1 또는 제 2 트랜지스터를 통하여 공급되는 상기 제 1 또는 제 2 전압신호에 의해 ON 또는 OFF되고, ON하고 있을 때에 전류로의 일단에 공급된 제 1 또는 제 2 클록신호를 전류로의 타단으로부터 해당 단의 출력신호로서 출력시키는 제 3 트랜지스터를 구비하고,

상기 제 1, 제 2 트랜지스터의 적어도 한쪽은 제어단자에 공급된 한쪽측 또는 다른쪽측의 단의 출력신호에 의해 상기 배선에 축적된 전하를 방출할 수 있도록 구성되어 있는 것을 특징으로 하는 시프트레지스터.
제 13 항에 있어서,

상기 복수의 단의 한쪽의 단의 제 1, 제 2 트랜지스터의 한쪽은 외부로부터 제 1 제어신호가 제어단자에 공급되어 ON하고, 상기 배선에 전하를 축적시키며,

상기 복수의 단의 다른쪽의 단의 제 1, 제 2 트랜지스터의 다른쪽은 외부로부터 제 2 제어신호가 제어단자에 공급되어 ON하고, 상기 배선에 축적된 전하를 방출시키는 것을 특징으로 하는 시프트레지스터.
제 13 항에 있어서,

상기 제 1, 제 2 전압신호의 레벨을 전환함으로써 상기 제 1, 제 2 트랜지스터의 한쪽을 통하여 상기 배선에 전하를 축적할 수 있도록 하고, 상기 제 1, 제 2 트랜지스터의 다른쪽을 통하여 상기 배선에 축적된 전하를 방출할 수 있도록 한 것을 특징으로 하는 시프트레지스터.
제 15 항에 있어서,

상기 제 1, 제 2 전압신호는 그 한쪽이 로우레벨로 유지되도록 레벨이 전환되는 것을 특징으로 하는 시프트레지스터.
제 13 항에 있어서,

상기 제 1 클록신호와 제 2 클록신호는 서로 위상이 180° 다른 것을 특징으로 하는 시프트레지스터.
제 13 항에 있어서,

상기 복수의 단의 각각을 구성하는 각 트랜지스터는 동일채널형의 전계효과트랜지스터인 것을 특징으로 하는 시프트레지스터.
제 13 항에 있어서,

상기 제 1, 제 2 트랜지스터의 각각의 전류로의 타단에 제어단자가 접속되고, ON, OFF의 타이밍이 상기 제 3 트랜지스터와 동기하며, ON하고 있을 때에 전류로의 일단에 부하를 통하여 전압원으로부터 공급된 신호를 전류로의 타단으로부터 방출시키는 제 4 트랜지스터와,

제어단자가 상기 부하를 통하여 상기 전압원에 접속되고, 상기 제 4 트랜지스터가 ON하고 있을 때에 상기 전압원으로부터 접속되는 신호에 의하여 ON하는 동시에 전류로의 일단이 상기 제 3 트랜지스터의 전류로의 타단에 접속된 제 5 트랜지스터를 추가로 구비하는 것을 특징으로 하는 시프트레지스터.
(A) 제 1 제어단자를 갖고, 한쪽의 단으로부터 상기 제 1 제어단자에 공급된 소정 레벨의 신호에 의하여 ON하고, 해당 소정 레벨의 신호를 제 1 전류로의 일단으로부터 제 1 전류로의 타단에 출력하는 제 1 트랜지스터와,

제 2 제어단자를 갖고, 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 외부로부터 제 2 전류로의 일단에 공급되는 제 1 또는 제 2 신호를 출력신호로서 상기 제 2 전류로의 타단으로부터 출력하는 제 2 트랜지스터와,

제 3 제어단자를 갖고, 제 3 전류로의 일단으로부터 상기 제 3 전류로의 타단에 전원전압을 출력하는 제 3 트랜지스터와,

제 4 제어단자를 갖고, 상기 제 4 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하고, 상기 제 3 트랜지스터로부터 공급되는 상기 전원전압을 제 4 전류로의 일단으로부터 상기 제 4 전류로의 타단에 출력하고, 상기 제 3 트랜지스터로부터 출력된 상기 전원전압을 소정 레벨의 전압으로 변위시키는 제 4 트랜지스터와,

제 5 제어단자를 갖고, 상기 제 5 제어단자와 상기 제 3 트랜지스터의 사이의 배선에 인가된 전압에 따라서 ON하고, 제 5 전류로의 일단이 상기 제 2 트랜지스터의 상기 제 2 전류로의 타단과 접속되고, 상기 제 5 전류로의 타단으로부터 상기 제 5 전류로의 일단에 기준전압을 출력하는 제 5 트랜지스터와,

제 6 제어단자를 갖고, 상기 제 6 제어단자를 다른쪽의 단의 출력신호에 의하여 ON함으로써, 상기 제 2 트랜지스터의 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 상기 배선에 인가된 전압을 리셋하는 제 6 트랜지스터를 각 단에 갖는 시프트레지스터와,

(B) 상기 시프트레지스터의 상기 제 2 트랜지스터로부터의 상기 출력신호에 따라서 구동되는 구동소자를 구비하고,

값(상기 제 5 트랜지스터의 채널폭/상기 제 5 트랜지스터의 채널길이)이 값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

값(상기 제 2 트랜지스터의 채널폭/상기 제 2 트랜지스터의 채널길이)이 값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

값(상기 제 5 트랜지스터의 채널폭/상기 제 5 트랜지스터의 채널길이)이 값(상기 제 6 트랜지스터의 채널폭/상기 제 6 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

값(상기 제 2 트랜지스터의 채널폭/상기 제 2 트랜지스터의 채널길이)이 값(상기 제 6 트랜지스터의 채널폭/상기 제 6 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)이 값(상기 제 3 트랜지스터의 채널폭/상기 제 3 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

값(상기 제 6 트랜지스터의 채널폭/상기 제 6 트랜지스터의 채널길이)이 값(상기 제 3 트랜지스터의 채널폭/상기 제 3 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

값(상기 제 1 트랜지스터의 채널폭/상기 제 1 트랜지스터의 채널길이)이 값(상기 제 4 트랜지스터의 채널폭/상기 제 4 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

값(상기 제 6 트랜지스터의 채널폭/상기 제 6 트랜지스터의 채널길이)이 값(상기 제 4 트랜지스터의 채널폭/상기 제 4 트랜지스터의 채널길이)보다 큰 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

상기 구동소자는 액정표시소자인 것을 특징으로 하는 전자장치.
제 20 항에 있어서,

상기 구동소자는 포토센서인 것을 특징으로 하는 전자장치.