KR101365233B1 - 시프트 레지스터, 액정 디스플레이의 게이트 구동장치와 데이터라인 구동장치 - Google Patents

시프트 레지스터, 액정 디스플레이의 게이트 구동장치와 데이터라인 구동장치 Download PDF

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Abstract

적어도 두 개의 시프트 레지스터 유닛을 포함하는 일종의 시프트 레지스터가 공개된다. 그 중 하나의 시프트 레지스터 유닛에는 상승신호 박막트랜지스터, 상승구동 박막트랜지스터, 저감신호 박막트랜지스터, 저감구동 박막트랜지스터와 차단구동 박막트랜지스터를 포함한다. 이러한 시프트 레지스터에 저감구동 박막트랜지스터의 수량을 증가시키고, 한 프레임씩 건너 뛰어 교대로 인가되는 클럭신호의 방식을 추가하여, 저감구동 박막트랜지스터의 듀티비를 낮춤으로써, 저감구동 박막트랜지스터의 바이어싱 작용을 효과적으로 방지하며, 나아가 시프트 레지스터 유닛의 신뢰성을 보장할 수 있다. 또한 일종의 액정 디스플레이 게이트 구동장치와 데이터라인 구동장치가 더 공개된다.

Description

시프트 레지스터, 액정 디스플레이의 게이트 구동장치와 데이터라인 구동장치{Shift register, gate driving device and data line driving device for liquid crystal display}
본 발명은 일종의 시프트 레지스터, 액정 디스플레이의 게이트 구동장치와 데이터라인 구동장치에 관한 것이다.
종래 기술 중의 시프트 레지스터 유닛은 구동신호를 출력하기 위한 신호출력단자가 구비된다. 구동신호가 하이 레벨인 경우, 시프트 레지스터 유닛은 하나의 박막 트랜지스터의 통전을 제어하고, 구동신호가 낮은 레벨인 경우 시프트 레지스터 유닛은 하나의 박막 트랜지스터의 차단을 제어한다.
액정 디스플레이는 통상적으로 순차 주사방식을 채택하는데, 어떤 행 또는 어떤 열까지 주사하였을 때, 상응하는 시프트 레지스터 유닛은 하이 레벨의 구동신호를 출력하고, 나머지 시프트 레지스터는 로우 레벨의 구동신호를 출력하게 된다. 하나의 시프트 레지스터 유닛의 경우, 대부분의 시간 동안 구동신호는 로우 레벨임을 알 수 있다.
구동신호가 로우 레벨인 동안, 구동신호는 입력된 클럭신호의 간섭을 받기가 쉬워 소음이 발생한다. 소음을 억제하기 위하여, 시프트 레지스터 유닛은 통상적으로 구동신호가 로우 레벨인 동안 구동신호를 풀다운하기 위한 저감신호(depression signal) 박막 트랜지스터를 포함한다. 저감신호 박막 트랜지스터의 게이트와 연결되는 노드는 저감신호 박막 트랜지스터의 통전을 제어하며, 이로써 신호 출력단의 게이트전극 구동신호 레벨을 낮출 수 있다.
종래 기술 중의 시프트 레지스터 유닛에 존재하는 문제점은, 통상적으로 저감신호 박막트랜지스터의 게이트전극과 연결되는 노드가 대부분의 시간 동안 하이 레벨을 유지하는데, 이와 같이 대부분의 시간 동안 저감신호 박막 트랜지스터가 통전 상태를 유지함으로써 저감신호 박막 트랜지스터의 역치전압에 비교적 큰 편향이동을 발생시킨다는 것이다. 만약 저감신호 박막트랜지스터의 역치전압이 끊임없이 상승할 경우, 저감신호 박막트랜지스터는 통전이 불가능하게 되어 소음을 억제하는 작용을 일으키지 못하고 시프트 레지스터의 전체 성능에 영향을 줄 수 있다.
본 발명이 해결하려는 과제는, 상기 종래 기술의 문제점을 감안하여, 박막트랜지스터의 듀티비를 낮추어, 저감구동 박막트랜지스터의 바이어싱 작용을 효과적으로 방지할 수 있는 시프트 레지스터, 액정 디스플레이의 게이트 구동장치와 데이터라인 구동장치를 제공하는 데 있다.
본 발명의 실시예에서는 적어도 두 개의 시프트 레지스터 유닛을 포함하는 일종의 시프트 레지스터를 제공하며, 그 중 하나의 시프트 레지스터 유닛에는 제1 클럭신호를 수신하여, 온 상태에서 출력단으로 고전압 신호를 출력하는 상승신호(boost signal) 박막트랜지스터와;
프레임 개시 신호 또는 다른 시프트 레지스터 유닛의 출력신호를 수신하여 상승신호 박막트랜지스터를 온 시키는 상승구동(boost driving) 제1 박막트랜지스터와;
리셋신호 또는 다른 시프트 레지스터의 출력신호를 수신하여 상승신호 박막트랜지스터를 온 시키는 상승구동 제2 박막트랜지스터와;
리셋신호 또는 다른 시프트 레지스터의 출력신호를 수신하여, 온 상태에서 출력단에 저전압 신호를 출력하는 저감신호(depression signal) 제1 박막트랜지스터와;
제2 클럭신호를 수신하여 저감신호 박막트랜지스터를 온 시키는 저감구동(depression driving) 제1 박막트랜지스터와;
제3 클럭신호를 수신하여 저감신호 박막트랜지스터를 온 시키는 저감구동 제2 박막트랜지스터와;
저감구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제2 박막트랜지스터와;
저감구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제3 박막트랜지스터와;
상승구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 저감신호 제2 박막트랜지스터와 저감신호 제3 박막트랜지스터를 오프시키는 차단구동(close-up driving) 제1 박막트랜지스터와;
저감구동 제2 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제4 박막트랜지스터와;
저감구동 제2 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제5 박막트랜지스터와;
상승구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 저감신호 제4 박막트랜지스터와 저감신호 제5 박막트랜지스터를 오프시키는 차단구동 제2 박막트랜지스터를 포함하며,
또한 상기 시프트 레지스터 유닛과 인접한 다른 하나의 시프트 레지스터 유닛의 상승신호 박막트랜지스터, 저감구동 제1 박막트랜지스터, 저감구동 제2 박막트랜지스터는 각각 제4 클럭신호, 제5 클럭신호, 제6 클럭신호를 수신한다.
본 발명의 실시예에서 제공하는 시프트 레지스터는 박막트랜지스터의 듀티비를 낮추어, 저감구동 박막트랜지스터의 바이어싱 작용을 효과적으로 방지하며, 이로써 시프트 레지스터 유닛의 신뢰성을 보장할 수 있다.
도 1a는 본 발명인 시프트 레지스터 유닛의 구조도이다.
도 1b는 도 1에 도시된 시프트 레지스터 유닛의 입출력 시퀀스도이다.
도 2a는 본 발명의 또 다른 시프트 레지스터 유닛의 구조도이다.
도 2b는 도 3에 도시된 시프트 레지스터 유닛의 입출력 시퀀스도이다.
이하 구체적인 실시예를 통하여 첨부도면을 결합하여 본 발명에 대해 좀 더 상세한 설명을 하고자 한다.
본 발명의 실시예에서는 적어도 두 개의 시프트 레지스터 유닛을 포함하는 일종의 시프트 레지스터를 공개한다.
도 1a에 도시된 바와 같이, 본 발명의 실시예에서 시프트 레지스터 중 적어도 하나의 시프트 레지스터 유닛은 제1 클럭신호(CLK)를 수신하고, 온 상태에서 출력단으로 고전압 신호를 출력하는 상승신호 박막트랜지스터(T3)와; 프레임 개시신호 또는 하나 앞선 시프트 레지스터 유닛의 출력신호를 수신하여 상승신호 박막트랜지스터(T3)를 온(on)시키는 상승구동 제1 박막트랜지스터(T1)와; 다음 시프트 레지스터의 출력신호를 수신하여 상승신호 박막트랜지스터(T3)를 온 시키는 상승구동 제2 박막트랜지스터(T2)와; 다음 시프트 레지스터의 출력신호를 수신하여, 온 상태에서 출력단으로 저전압신호를 출력하는 저감신호 제1 박막트랜지스터(T4)와; 제2 클럭신호(CLKB1)를 수신하여 저감신호 제2 박막트랜지스터(T10)와 저감신호 제3 박막트랜지스터(T11)를 온시키는 저감구동 제1 박막트랜지스터(T5)와; 제3 클럭신호(CLKB2)를 수신하여 저감신호 제4 박막트랜지스터(T10-1)와 저감신호 제5 박막트랜지스터(T11-1)를 온시키는 저감구동 제2 박막트랜지스터(T5-1)와; 저감구동 제1 박막트랜지스터(T5)의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제2 박막트랜지스터(T10)와; 저감구동 제1 박막트랜지스터(T5)의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제3 박막트랜지스터(T11)와; 저감구동 제2 박막트랜지스터(T5-1)의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제4 박막트랜지스터(T10-1)와; 상승구동 제1 박막트랜지스터(T1)의 출력신호를 수신하여, 온 상태에서 저감신호 제2 박막트랜지스터(T10)와 저감신호 제3 박막트랜지스터(T11)를 오프(off)시키는 차단구동 제1 박막트랜지스터(T6)와; 상승구동 제1 박막트랜지스터(T1)의 출력신호를 수신하여, 온 상태에서 저감신호 제4 박막트랜지스터(T10-1)와 저감신호 제5 박막트랜지스터(T11-1)를 오프시키는 차단구동 제2 박막트랜지스터(T6-1)를 포함한다.
도 2a에 도시된 바와 같이, 본 발명의 실시예 중 시프트 레지스터의 또 다른 시프트 레지스터 유닛의 상승신호 박막트랜지스터(t3), 저감구동 제1 박막트랜지스터(t5), 저감구동 제2 박막트랜지스터(t5-1)는 각각 제4 클럭신호(CLKB), 제5 클럭신호(CLK1), 제6 클럭신호(CLK2)를 수신한다.
본 발명의 실시예에서 제공하는 시프트 레지스터 유닛이 수신하는 제2 클럭신호, 제3 클럭신호는 하나의 프레임씩 건너뛰어 교대로 클럭신호를 출력한다.
본 발명의 실시예에서 제공하는 시프트 레지스터 유닛이 수신하는 제5 클럭신호, 제6 클럭신호는 하나의 프레임씩 건너뛰어 교대로 클럭신호를 출력한다.
설명해야 할 점은, 액정 디스플레이 분야에서 사용되는 박막트랜지스터의 경우, 드레인전극과 소스전극은 호환이 가능하므로, 본 발명의 실시예에서 제시하는 박막트랜지스터의 소스전극은 박막트랜지스터의 드레인전극일 수 있고, 박막트랜지스터의 드레인전극 역시 박막트랜지스터의 소스전극일 수 있다.
이하 도 1a와 도 1b를 결합하여, 본 발명의 실시예의 시프트 레지스터 유닛의 작동 원리를 설명한다.
도 1b에 도시된 시퀀스도의 제1 프레임 중 일부분을 선택하여 그 중 앞의 2개의 단계를 선택한다. 제1 단계에서, 입력(INPUT) 신호는 프레임 개시신호(STV)로서 하이 레벨이고, 상승구동 제1 박막트랜지스터(T1)는 온되며, PU 노드전압은 상승된다. 차단구동 제1 박막트랜지스터(T6), 차단구동 제2 박막트랜지스터(T6-1)가 온되면 PD1, PD2 노드전압이 로우 레벨이 되도록 하기 때문에, 저감신호 제2 박막트랜지스터(T10), 저감신호 제3 박막트랜지스터(T11)가 오프된다. 보조 박막트랜지스터(T8), (T8-1)가 온되면 저감구동 제1 박막트랜지스터(T5), 저감구동 제2 박막트랜지스터(T5-1)의 전하를 석방한다. 상승신호 박막트랜지스터(T3)가 온 되면, 이때 제1 클럭신호(CLK)는 하이 레벨이기 때문에, 신호출력단(OUT)의 출력신호(OUTPUT)는 하이 레벨이고, 리셋신호 입력단(RESETIN) 입력신호(RESET)은 로우 레벨이며, 상승구동 제2 박막트랜지스터(T2), 저감신호 제1 박막트랜지스터(T4)는 오프된다.
제2 단계에서, 입력신호(INPUT) 신호는 로우 레벨이고, 상승구동 제1 박막트랜지스터(T1)는 오프된다. 리셋신호(RESET)는 하이 레벨이고, 상승구동 제2 박막트랜지스터(T2), 저감신호 제1 박막트랜지스터(T4)는 온되며, PU 노드는 전하를 석방하여 로우 레벨이 되며, 신호출력단(OUT)의 출력신호(OUTPUT)는 저감신호 제1 박막트랜지스터(T4)의 풀다운 작용에 의해 로우 레벨로 변한다. 제2 클럭신호(CLKB1)는 하이 레벨이고, 저감구동 제1 박막트랜지스터(T5)는 통전되며, PD1 노드가 상승하여 저감신호 제2 박막트랜지스터(T10), 저감신호 제3 박막트랜지스터(T11)를 온시키며, 신호출력단(OUT) 출력신호(OUTPUT)는 저감신호 제2 박막트랜지스터(T10), 저감신호 제3 박막트랜지스터(T11)의 풀다운 작용에 의해 로우 레벨로 변하기 때문에, 저감구동 박막트랜지스터의 듀티비(duty ratio)는 종래의 저감구동 박막트랜지스터의 듀티비보다 낮아지게 되어, 저감구동 박막트랜지스터의 바이어싱(biasing) 작용을 효과적으로 방지할 수 있다. 즉, 저감신호 제1 박막트랜지스터(T4), 저감신호 제2 박막트랜지스터(T10), 저감신호 제3 박막트랜지스터(T11)가 소음을 억제하는 역할을 하도록 함으로써, 시프트 레지스터 유닛의 신뢰성을 보장할 수 있다.
도 1b에 도시된 시퀀스도의 제2 프레임 일부분을 선택하여 그 중 앞의 2개 의 단계를 선택한다. 제1 단계에서, 입력(INPUT) 신호는 프레임 개시신호(STV)로서 하이 레벨이고, 상승구동 제1 박막트랜지스터(T1)는 온되며, PU 노드전압은 상승된다. 차단구동 제1 박막트랜지스터(T6), 차단구동 제2 박막트랜지스터(T6-1)가 온되면 PD1, PD2 노드전압이 로우 레벨로 변하기 때문에, 저감신호 제2 박막트랜지스터(T10), 저감신호 제3 박막트랜지스터(T11)가 오프된다. 보조 박막트랜지스터(T8), (T8-1)가 온되면 저감구동 제1 박막트랜지스터(T5), 저감구동 제2 박막트랜지스터(T5-1)의 전하를 석방한다. 상승신호 박막트랜지스터(T3)가 온 되면, 이때 제1 클럭신호(CLK)는 하이 레벨이기 때문에, 신호출력단(OUT)의 출력신호(OUTPUT)는 하이 레벨이고, 리셋신호 입력단(RESETIN)의 입력신호(RESET)은 로우 레벨이며, 상승구동 제2 박막트랜지스터(T2), 저감신호 제1 박막트랜지스터(T4)는 오프된다.
제2 단계에서, 입력신호(INPUT) 신호는 로우 레벨이고, 상승구동 제1 박막트랜지스터(T1)는 오프된다. 리셋신호(RESET)는 하이 레벨이고, 상승구동 제2 박막트랜지스터(T2), 저감신호 제1 박막트랜지스터(T4)는 온되며, PU 노드는 전하를 석방하여 로우 레벨이 되고, 신호출력단(OUT)의 출력신호(OUTPUT)는 저감신호 제1 박막트랜지스터(T4)의 풀다운 작용에 의해 로우 레벨로 변한다. 제3 클럭신호(CLKB1)는 하이 레벨이고, 저감구동 제2 박막트랜지스터(T5-1)는 통전되며, PD2 노드가 상승하여 저감신호 제4 박막트랜지스터(T10-1), 저감신호 제5 박막트랜지스터(T11-1)를 온시키며, 신호출력단(OUT)의 출력신호(OUTPUT)는 저감신호 제4 박막트랜지스터(T10-1), 저감신호 제5 박막트랜지스터(T11-1)의 풀다운 작용에 의해 로우 레벨로 변하기 때문에, 저감구동 박막트랜지스터의 듀티비는 종래의 저감구동 박막트랜지스터의 듀티비보다 낮아지게 되어, 저감구동 박막트랜지스터의 바이어싱 작용을 효과적으로 방지할 수 있다. 즉, 저감신호 제1 박막트랜지스터(T4), 저감신호 제4 박막트랜지스터(T10-1), 저감신호 제5 박막트랜지스터(T11-1)가 소음을 억제하는 역할을 하도록 함으로써, 시프트 레지스터 유닛의 신뢰성을 보장할 수 있다.
상기 시프트 레지스터의 작동 과정 중 보조 제1 박막트랜지스터(T8)와 보조 제2 박막트랜지스터(T8-1)는 각각 상승구동 제1 박막트랜지스터(T1)의 출력신호를 수신하여, 온 상태에서 저감구동 제1 박막트랜지스터(T5)와 저감구동 제2 박막트랜지스터(T5-1)의 전하를 석방한다. 보조 제3 박막트랜지스터(T7), 보조 제4 박막트랜지스터(T9)와 보조 제5 박막트랜지스터(T9-1)는 각각 제1 클럭신호(CLK), 제2 클럭신호(CLKB1)와 제3 클럭신호(CLKB2)를 수신하여, 온 상태에서 상승신호 박막트랜지스터(T3), 저감구동 제1 박막트랜지스터(T5)와 저감구동 제2 박막트랜지스터(T5-1)의 바이어싱 작용을 감소시킨다.
상기 시프트 레지스터 유닛 중 컨덴서(C1)의 양단은 각각 상승신호 박막트랜지스터(T3)의 게이트전극 및 신호출력단(OUT)과 연결되어, 시프트 레지스터 유닛이 작동할 때, PU 노드 부위의 신호 레벨이 제1 컨덴서(C1)의 커플링 작용에 의해 비교적 높은 하이 레벨까지 상승할 수 있다.
도 2a는 본 발명의 실시예의 또 다른 시프트 레지스터 유닛의 구조도이다.
도 2b는 도2a에 도시된 또 다른 시프트 레지스터 유닛의 입출력 시퀀스도이다.
도 2a, 2b에 도시된 또 다른 시프트 레지스터의 동작원리는 상기 시프트 레지스터의 동작원리와 유사하므로 여기서는 설명을 생략한다.
본 발명의 실시예에서는 상기 시프트 레지스터를 포함하는 액정 디스플레이의 게이트 구동장치 및 데이터라인 구동장치(미도시)를 더 제공하며, 상기 구동장치 및 데이터라인 구동장치는 액정 디스플레이의 디스플레이 패널에 설치될 수 있다.
본 발명의 실시예에서 제공하는 시프트 레지스터는 박막트랜지스터의 듀티비를 낮추어, 저감구동 박막트랜지스터의 바이어싱 작용을 효과적으로 방지하며, 이로써 시프트 레지스터 유닛의 신뢰성을 보장할 수 있다.
마지막으로, 이상의 실시예는 본 발명의 기술방안을 설명하기 위한 것일 뿐, 이를 한정하는 것은 아니며, 전술한 실시예를 참조하여 본 발명에 대해 가능한 한 상세히 설명하였으나, 본 분야의 통상의 기술자라면 전술한 각 실시예에 기재된 기술방안을 보정하거나, 또는 그 중 일부 기술특징을 동등하게 치환할 수 있으며, 이러한 보정 또는 치환에 의해 상응하는 기술방안의 본질이 본 발명의 각 실시예의 기술방안의 정신과 범위를 벗어나지 않도록 하여야 함을 이해하여야 한다.

Claims (8)

  1. 적어도 동일한 구조를 구비한 제1 및 제2 시프트 레지스터 유닛을 포함하며, 또한 그 중 상기 제1 시프트 레지스터 유닛은,
    제1 클럭신호를 수신하여, 온 상태에서 출력단으로 제1 전압 신호를 출력하는 상승신호(boost signal) 박막트랜지스터;
    프레임 개시 신호 또는 상기 제2 시프트 레지스터 유닛의 출력신호를 수신하여 상기 상승신호 박막트랜지스터를 온시키는 상승구동(boost driving) 제1 박막트랜지스터;
    리셋신호 또는 상기 제2 시프트 레지스터 유닛의 출력신호를 수신하여 상기 상승신호 박막트랜지스터를 온시키는 상승구동 제2 박막트랜지스터;
    리셋신호 또는 상기 제2 시프트 레지스터 유닛의 출력신호를 수신하여, 온 상태에서 출력단에 상기 제1 전압 신호보다 낮은 제2 전압 신호를 출력하는 저감신호(depression signal) 제1 박막트랜지스터;
    저감구동(depression driving) 제1 박막트랜지스터;
    저감구동 제2 박막트랜지스터;
    상기 저감구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제2 박막트랜지스터;
    상기 저감구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제3 박막트랜지스터;
    상기 상승구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 상기 저감신호 제2 박막트랜지스터와 상기 저감신호 제3 박막트랜지스터를 오프시키는 차단구동(close-up driving) 제1 박막트랜지스터;
    상기 저감구동 제2 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제4 박막트랜지스터;
    상기 저감구동 제2 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 출력단의 출력신호를 저감시키는 저감신호 제5 박막트랜지스터;
    상기 상승구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 상기 저감신호 제4 박막트랜지스터와 상기 저감신호 제5 박막트랜지스터를 오프시키는 차단구동 제2 박막트랜지스터;를 포함하며,
    또한 상기 저감구동 제1 박막트랜지스터는 제2 클럭신호를 수신하여 상기 저감신호 제2 박막트랜지스터와 상기 저감신호 제3 박막트랜지스터를 온시키고,
    상기 저감구동 제2 박막트랜지스터는 제3 클럭신호를 수신하여 상기 저감신호 제4 박막트랜지스터와 상기 저감신호 제5 박막트랜지스터를 온시키고,
    상기 제1 시프트 레지스터 유닛과 인접한 상기 제2 시프트 레지스터 유닛의 상승신호 박막트랜지스터, 저감구동 제1 박막트랜지스터, 저감구동 제2 박막트랜지스터는 각각 제4 클럭신호, 제5 클럭신호, 제6 클럭신호를 수신하는 것을 특징으로 하는 시프트 레지스터.
  2. 제 1항에 있어서,
    상기 제1 시프트 레지스터 유닛은 각각 상기 제1 시프트 레지스터 유닛의 상기 상승구동 제1 박막트랜지스터의 출력신호를 수신하여, 온 상태에서 상기 제1 시프트 레지스터 유닛의 상기 저감구동 제1 박막트랜지스터와 상기 저감구동 제2 박막트랜지스터의 전하를 방출하는 보조 제1 박막트랜지스터와 보조 제2 박막트랜지스터를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
  3. 제 1항에 있어서,
    상기 제1 시프트 레지스터 유닛은 각각 제1 클럭신호, 제2 클럭신호와 제3 클럭신호를 수신하여, 온 상태에서 상기 제1 시프트 레지스터 유닛의 상기 상승신호 박막트랜지스터, 상기 저감구동 제1 박막트랜지스터와 상기 저감구동 제2 박막트랜지스터의 바이어싱 작용을 감소시키는 보조 제3 박막트랜지스터, 보조 제4 박막트랜지스터와 보조 제5 박막트랜지스터를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
  4. 제 1항에 있어서,
    상기 제1 시프트 레지스터 유닛은 양단이 각각 상기 상승구동 제1 박막트랜지스터의 드레인전극과 출력단에 연결되는 콘덴서를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
  5. 제 1항에 있어서,
    상기 제1 시프트 레지스터 유닛이 수신하는 제2 클럭신호, 제3 클럭신호는 한 프레임씩 건너뛰어 교대로 출력되는 클럭신호인 것을 특징으로 하는 시프트 레지스터.
  6. 제 1항에 있어서,
    상기 제2 시프트 레지스터 유닛이 수신하는 제5 클럭신호, 제6 클럭신호는 한 프레임씩 건너뛰어 교대로 출력되는 클럭신호인 것을 특징으로 하는 시프트 레지스터.
  7. 청구항 1의 시프트 레지스터를 포함하는 액정 디스플레이 게이트 구동장치.
  8. 청구항 1의 시프트 레지스터를 포함하는 액정 디스플레이 데이터라인 구동장치.
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