JP2023097834A - 表示装置 - Google Patents

Abstract

【課題】表示装置の選択と電源線とを接続するＴＦＴの特性変動を抑制する。【解決手段】表示装置において、複数シフトレジスタ単位は、複数選択線に順次選択パルスを出力する。複数シフトレジスタ単位の各シフトレジスタ単位は、複数選択線の対応する選択線に選択パルスを出力する。各シフトレジスタ単位は、ＯＮ状態において、対応する選択線と選択パルスの非選択レベルを与える定電位配線とを導通する、並列に接続された第１導電型の複数薄膜トランジスタを含む。１フレーム周期内において、複数薄膜トランジスタは、異なる位相のクロック信号によってＯＮ／ＯＦＦされる。１フレーム周期における複数薄膜トランジスタそれぞれのＯＮ期間のデューティ比は、１２．５％以下である。【選択図】図４

Description

本開示は、表示装置に関する。

表示装置としては、液晶表示装置（ＬＣＤ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置が広く利用されている。これら表示装置は、データ信号を書き込む画素行を選択するための走査線を駆動（選択）するためのシフトレジスタを含む。

また、表示装置の素子（駆動トランジスタやＯＬＥＤ）の特性を測定し、その測定結果に基づきデータ信号を補正する、ＯＬＥＤ表示装置が知られている。このようなデータ信号の外部補償を行うＯＬＥＤ表示装置は、測定用の制御信号を測定制御線に出力するシフトレジスタを含む。

表示装置の応用の広がりに伴い、デザイン性の観点から、非矩形の表示装置の要求が高まっている。非矩形の表示装置を実現するためには、上述のようなシフトレジスタを含む駆動回路を、絶縁基板上に薄膜プロセスによって形成することが必要となる。また、表示装置は様々な環境で使用され得るため、信頼性に対する要求も高まっている。

米国特許出願第２０１８／０３０８４４４号 米国特許出願第２０１２／０１１３０８８号

表示装置の駆動回路は、走査線や発光制御線のような選択線を順次選択する。駆動回路は、選択線を、選択期間において低電位又は高電位の一方を与える配線に接続し、非選択期間において低電位又は高電位の他方を与える配線に接続する。駆動回路は、選択線と低電位又は高電位を与える配線とを導通する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）をＯＮ／ＯＦＦすることで、選択線と電位供給配線とを導通させる。

ＴＦＴが長い期間ＯＮ状態にされていると、バイアスストレスによって特性変動が発生し、駆動能力が低下し得る。選択線に低電位又は高電位を与えるＴＦＴの駆動能力が低下すると、表示装置の表示品質が低下し得る。

本開示の一態様に係る表示装置は、複数画素回路行と、前記複数回路行に接続された、複数選択線と、連結された複数シフトレジスタ単位を含むシフトレジスタと、を含む。前記複数シフトレジスタ単位は、前記複数選択線に順次選択パルスを出力する。前記複数シフトレジスタ単位の各シフトレジスタ単位は、前記複数選択線の対応する選択線に前記選択パルスを出力する。各シフトレジスタ単位は、ＯＮ状態において、前記対応する選択線と前記選択パルスの非選択レベルを与える定電位配線とを導通する、並列に接続された第１導電型の複数薄膜トランジスタを含む。１フレーム周期内において、前記複数薄膜トランジスタは、異なる位相のクロック信号によってＯＮ／ＯＦＦされる。前記１フレーム周期における前記複数薄膜トランジスタそれぞれのＯＮ期間のデューティ比は、１２．５％以下である。

本開示の一態様によれば、表示装置の選択と電源線とを接続するＴＦＴの特性変動を抑制できる。

液晶表示装置の構成例を模式的に示す。 液晶表示装置の断面構造を模式的に示す。 液晶表示装置の画素回路の例を示す。 液晶表示装置の画素回路の例を示す。 １段のシフトレジスタ（フリップフロップ又はシフトレジスタ単位とも呼ぶ）の回路構成を模式的に示している。 シフトレジスタ単位の入力信号、特定ノードの電位、及び出力信号の時間変化を示す、シーケンス図である。 走査ドライバに実装可能なシフトレジスタの一部を示す。 走査ドライバに実装可能なシフトレジスタの他の一部を示す。 図６Ａ、６Ｂに示す構成を有するシフトレジスタにおける信号のシーケンス図を示す。 図６Ａ、６Ｂに示す構成を有するシフトレジスタにおける信号の他のシーケンス図を示す。 クロック信号の数とｄｕｔｙ比との関係を模式的に示す。 アモルファスシリコンＮ型ＴＦＴの、ゲート信号のｄｕｔｙ比と特性変動の関係の測定結果を示す。 実施形態２において、一つの走査線に出力信号を出力する、両側のシフトレジスタ単位の構成例を示す。 実施形態２において、走査ドライバに実装可能なシフトレジスタの一部を示す。 実施形態２において、走査ドライバに実装可能なシフトレジスタの他の一部を示す。 実施形態２において、走査ドライバに実装可能なシフトレジスタの一部を示す。 実施形態２において、走査ドライバに実装可能なシフトレジスタの他の一部を示す。 実施形態３に係るシフトレジスタ単位の構成例を示す。 実施形態３において、走査ドライバに実装可能なシフトレジスタの一部を示す。 実施形態３において、走査ドライバに実装可能なシフトレジスタの他の一部を示す。

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。

＜概観＞
以下において、液晶表示装置（ＬＣＤ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置等の走査回路に適用可能な回路構成を説明する。本明細書の一実施形態に係る走査回路は、ＬＣＤやＯＬＥＤ表示装置における走査信号や、ＯＬＥＤ表示装置における発光制御信号等を出力可能なシフトレジスタを含む。シフトレジスタは、連結された複数のシフトレジスタ単単位を含む。

シフトレジスタは、走査線や発光制御線のような選択線を順次選択する。シフトレジスタは、選択期間において低電位又は高電位の一方を与える配線に接続し、非選択期間において低電位又は高電位の他方を与える配線に接続する。駆動回路は、選択線と低電位又は高電位を与える配線とを導通するＴＦＴをＯＮ／ＯＦＦすることで、選択線と電位供給配線とを導通させる。

ＴＦＴが長い期間ＯＮ状態にされていると、バイアスストレスによって特性変動が発生し、駆動能力が低下し得る。選択線に低電位又は高電位を与えるＴＦＴの駆動能力が低下すると、表示装置の表示品質が低下し得る。

本明細書の一実施形態に係る表示装置の走査回路は、選択線に順次選択パルスを出力するシフトレジスタを含む。シフトレジスタの各シフトレジスタ単位は、対応する選択線に選択パルスを出力し、ＯＮ状態において、対応する選択線と選択パルスの非選択レベルを与える配線とを導通する、並列に接続された第１導電型の複数薄膜トランジスタを含む。１フレーム周期内において、複数薄膜トランジスタは、異なる位相のクロック信号によってＯＮ／ＯＦＦされる。これにより、薄膜トランジスタのＯＮ期間のデューティ比を小さくすることができる。

以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

＜実施形態１＞
［全体構成］
図１は、液晶表示装置１０の構成例を模式的に示す。なお、本開示の特徴は、他の表示装置、例えば、ＯＬＥＤ表示装置に適用することができる。液晶表示装置１０は、液晶表示パネルと制御装置とを含む。液晶表示パネルは、ＴＦＴと液晶に電界を印加するための電極が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ ＴｒａｎｓｉｓＴｏｒ）基板１００と、対向基板２００と、ＴＦＴ基板１００と対向基板２００とを接合するシール部１５０を含む。ＴＦＴ基板１００と対向基板２００との間には、液晶材料が封入されている。

ＴＦＴ基板１００の表示領域１２５の外側に、走査ドライバ１３１、１３２及びドライバＩＣ１３４が配置されている。ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部のデバイスと接続される。走査ドライバ１３１、１３２及びドライバＩＣ１３４は制御装置に含まれる。これらは駆動回路とも呼ばれる。

走査ドライバ１３１、１３２は表示領域１２５を挟んで対向するように配置されている。図１の例において、走査ドライバ１３１、１３２は、それぞれ、表示領域１２５の左側及び右側に配置されている。走査ドライバ１３１、１３２は、ＴＦＴ基板１００の異なる走査線を駆動する又は各走査線を同時に駆動する。これらの一方が省略されていてもよい。

ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。ドライバＩＣ１３４は、走査ドライバ１３１、１３２に電源及びタイミング信号（制御信号）を与え、さらに、データ線に映像データに対応する信号を与える。

図２は、液晶表示装置１０の断面構造を模式的に示す。図２は、液晶表示装置１０の一部構成を示し、バックライトユニットを含む一部構成は省略されている。液晶表示パネルは、ＴＦＴ１００と、ＴＦＴ基板１００に対向する対向基板２００と、を含む。ＴＦＴ基板１００と対向基板２００との間には、液晶層１１１が挟まれている。液晶表示装置１０はさらに不図示のバックライトユニットを含む。

ＴＦＴ基板１００は、絶縁基板１０２を含む。絶縁基板１０２は、ガラス又は樹脂からなる絶縁性の透明基板である。絶縁基板１０２は、例えば矩形であり、その一つの主面が対向基板２００の一つの主面と対向している。絶縁基板１０２の液晶層１１１と反対側の主面上に、偏向板１０１が取り付けられている。

絶縁基板１０２の液晶層１１１に対する主面上には、液晶層１１１に電界を与えるための駆動電極（画素電極とも呼ばれる）１０３と共通電極（対向電極とも呼ばれる）１０４とが配列されている。駆動電極１０３と共通電極１０４との各ペアが、一つの画素の液晶に電界を与える。与えられえる電界によって、画素の透過光量が変化する。絶縁基板１０２上には、制御する画素を選択するための不図示のＴＦＴアレイが形成されている。

図２に示す構成例は、横電界制御型液晶表示装置である。横電界制御型液晶表示装置は、例えば、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）型又はＦＦＳ（Ｆｒｉｎｇｅ－Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）型液晶表示装置である。図２においては、複数の画素のうちの一つ画素の駆動電極及び共通電極のみが、それぞれ符号１０３及び１０４で指示されている。

駆動電極１０３と共通電極１０４を含む電極層を覆うように、配向膜１０５が積層されている。配向膜１０５は液晶層１１１と接触して、無電界時の液晶分子の配列状態（初期配向）を規定する。

図２の構成例において、対向基板２００は、カラーフィルタ（ＣＦ）を含むＣＦ基板である。なお、対向基板２００はカラーフィルタを含まなくてもよい。対向基板２００は、ガラス又は樹脂からなる絶縁基板１４１を含む。絶縁基板１４１は、例えば矩形である。絶縁基板１４１の液晶層１１１と反対側の主面上に、偏向板１４２が取り付けられている。

絶縁基板１４１の液晶層１１１の側の主面上に、画素を画定する格子状のブラックマトリックス１２４が積層されている。ブラックマトリックス１２４は、例えば、黒色樹脂又は、クロム系材料を用いた金属薄膜である。赤、緑、青のいずれかのカラーフィルタ１２３が、ブラックマトリックス１２４で囲まれている各画素の領域に形成されている。

カラーフィルタ１２３上に、絶縁性のオーバコート層１２２が積層されている。オーバコート層１２２は省略されてもよい。オーバコート層１２２上に、配向膜１２１が積層されている。配向膜１２１は、液晶層１１１に接触し、無電界時の液晶分子の配列状態（初期配向）を規定する。

不図示のバックライトユニットが、液晶表示パネルの背面（後側）に配置される。ＴＦＴ基板１００又は対向基板２００の一方が、画像を視認するユーザが存在する前側であり、他方が後側である。つまり、バックライトユニットは、図２が示す液晶表示パネルのＴＦＴ基板１００側又は対向基板２００側に配置される。

液晶層１１１は、各画素におけるバックライトユニットからの光の透過量を、駆動電極１０３と共通電極１０４との間の電界に応じて制御する。ドライバＩＣ１３４は、各画素の駆動電極１０３と共通電極１０４それぞれの電位を制御する。ドライバＩＣ１３４は、画像データに応じて、各画素の駆動電極１０３と共通電極１０４それぞれの電位を制御して、画素の透過光量を制御する。

［画素回路構成］
次に、液晶表示装置の画素回路の例を説明する。図３Ａ及び３Ｂは、それぞれ、液晶表示装置の画素回路の例を示す。図３Ａの画素回路例は、Ｎ型スイッチＴＦＴ２０２と、保持容量ＣＳＴと、共通電極と画素電極との間の液晶ＬＣとを含む。共通電極には、共通電位Ｖｃｏｍが与えられている。Ｎ型スイッチＴＦＴ２０２は、例えば、アモルファスシリコンＴＦＴ、酸化物半導体ＴＦＴ又は低温ポリシリコンＴＦＴであってよい。

走査ドライバ１３１及び／又は１３２が走査線２０６に選択パルスを出力し、Ｎ型スイッチ薄膜トランジスタ２０２をオン状態にする。選択パルスの選択レベル（パルスレベル）はハイレベルであり、非選択レベル（基準レベル）はローレベルである。

走査線２０６は走査ドライバ１３１、１３２の一方のみ又は双方に接続されている。データ線２０５は、ＯＮ状態のＮ型スイッチＴＦＴ２０２を介して、データ信号を画素電極及び保持容量ＣＳＴに与える。データ信号は、ドライバＩＣ１３４からデータ線２０５に与えられる。

図３Ｂの画素回路例は、Ｐ型スイッチＴＦＴ２１２と、保持容量ＣＳＴと、共通電極と画素電極との間の液晶ＬＣとを含む。共通電極には、共通電位Ｖｃｏｍが与えられている。Ｐ型スイッチＴＦＴ２１２は、例えば、低温ポリシリコンＴＦＴであってよい。

走査ドライバ１３１及び／又は１３２が走査線２０６に選択パルスを出力し、Ｐ型スイッチＴＦＴ２１２をオン状態にする。選択パルスの選択レベル（パルスレベル）はローレベルであり、非選択レベル（基準レベル）はハイレベルである。

走査線２０６は走査ドライバ１３１、１３２の一方のみ又は双方に接続されている。データ線２０５は、ＯＮ状態のＰ型スイッチＴＦＴ２１２を介して、データ信号を画素電極及び保持容量ＣＳＴに与える。データ信号は、ドライバＩＣ１３４からデータ線２０５に与えられる。

［走査ドライバ回路］
以下において、図３Ａに示すＮ型スイッチＴＦＴを含む画素回路を制御する走査ドライバの回路構成例を説明する。走査線は、図１に示すＸ軸方向に延び、Ｙ軸方向に配列されている。走査ドライバは、Ｙ軸方向に配列された走査線に順次、ゲート信号（選択信号）を出力する。

図４は、１段のシフトレジスタ（フリップフロップ又はシフトレジスタ単位とも呼ぶ）３１０の回路構成を模式的に示している。走査ドライバ１３１、１３２は、それぞれ、多段に連結された複数のシフトレジスタ単位３１０を含む、シフトレジスタを含む。走査ドライバ１３１、１３２の各シフトレジスタ単位は、図４に示す構成を有することができる。

図４に示すシフトレジスタ単位３１０の出力信号ＯＵＴは、図３Ａに示す画素回路のＮ型ＴＦＴ２０２のゲート信号である。シフトレジスタ単位は、高電位レベルの出力信号パルスをＮ型ＴＦＴ２０２のゲートに与える。これにより、Ｎ型ＴＦＴ２０２はＯＮされる。以下に説明する回路において、画素回路のＮ型ＴＦＴ２０２及びシフトレジスタ単位のＮ型ＴＦＴは、アモルファスシリコンＴＦＴであってよい。また、シフトレジスタ単位におけるトランジスタは、ＯＮ／ＯＦＦ動作するスイッチＴＦＴである。

シフトレジスタ単位３１０に入力される信号は、信号ＩＮ１、ＩＮ２、ＤＩＲ１、ＤＩＲ２、ＣＬＫ１～ＣＬＫ８を含む。信号ＤＩＲ１、ＤＩＲ２は、シフトレジスタのスキャン方向（シフト方向）を選択するための制御信号である。ＣＬＫ１～ＣＬＫ８は、クロック信号である。信号ＩＮ１は一方の前段のシフトレジスタ単位からの入力信号であり、信号ＩＮ２は他方の前段のシフトレジスタ単位からの入力信号である。シフトレジスタのスキャン方向に応じて、一方の入力信号のみがパルスを生成し、他方の入力信号はＶＧＬに維持される。なお、シフトレジスタにおける最初のシフトレジスタ単位へ入力信号は、スタート信号である。

また、一定の低電源電位ＶＧＬが、シフトレジスタ単位３１０に与えられる。シフトレジスタ単位に入力される信号ＩＮ１、ＩＮ２、ＤＩＲ１、ＤＩＲ２、ＣＬＫ１～ＣＬＫ８は、一定の高電源電位ＶＧＨ（ハイレベル）と、低電源電位ＶＧＬ（ローレベル）との間で変化する。

シフトレジスタ単位３１０は、出力線ＯＴから、出力信号ＯＵＴを走査線２０６に与える。シフトレジスタ単位３１０は、１３のトランジスタＴ０～Ｔ１２、並びに、二つの容量Ｃ１、Ｃ２を含む。

トランジスタＴ０のソース／ドレインの一方は、シフトレジスタのスキャン方向を制御する制御信号ＤＩＲ１が与えられ、他方はノードＮ１に接続されている。トランジスタＴ０のゲートには、入力信号ＩＮ１が与えられる。トランジスタＴ１のソース／ドレインの一方は、シフトレジスタのスキャン方向を制御する制御信号ＤＩＲ２が与えられ、他方はノードＮ１に接続されている。トランジスタＴ１のゲートには、入力信号ＩＮ２が与えられる。

トランジスタＴ２のソース／ドレインの一方は、低電源電位ＶＧＬが与えられ、他方はノードＮ１に接続されている。トランジスタＴ２のゲートはノードＮ２に接続されている。トランジスタＴ２のゲートには、容量Ｃ２を介してクロック信号ＣＬＫ１又はトランジスタＴ３を介して低電源電位ＶＧＬが与えられる。トランジスタＴ２は、ノードＮ１の電位を低電源電位ＶＧＬに下げるプルダウンＴＦＴである。トランジスタＴ２は、第３薄膜トランジスタの例である。

トランジスタＴ３のソース／ドレインの一方は、低電源電位ＶＧＬが与えられ、他方はノードＮ２に接続されている。トランジスタＴ３のゲートは、ノードＮ１に接続されている。トランジスタＴ３のゲートには、トランジスタＴ０若しくはＴ１を介して制御信号ＤＩＲ１若しくはＤＩＲ２、又は、トランジスタＴ２を介して低電源電位ＶＧＬが与えられる。

トランジスタＴ４のソース／ドレインの一方は、クロック信号ＣＬＫ１が与えられ、他方は出力線ＯＴに接続されている。トランジスタＴ４のゲートは、ノードＮ１に接続されている。トランジスタＴ４のゲートの電位は、トランジスタＴ３のゲートの電位と同一である。トランジスタＴ４は、ＯＮ状態において、選択パルスの選択レベル（ハイレベル）を与える、第２薄膜トランジスの例である。

トランジスタＴ５～Ｔ１２は、出力線ＯＴの電位を低電源電位ＶＧＬに下げるプルダウン用Ｎ型ＴＦＴである。トランジスタＴ５～Ｔ１２は、出力線ＯＴと低電源電位ＶＧＬを与える電源線との間で並列に接続されている。具体的には、トランジスタＴ５～Ｔ１２のソース／ドレインの一方は、出力線ＯＴに接続され、他方は低電源電位ＶＧＬを与える配線に接続される。

トランジスタＴ５のゲートはノードＮ２に接続されている。トランジスタＴ５のゲートの電位は、トランジスタＴ２のゲートの電位と同一である。トランジスタＴ６～Ｔ１２のゲートには、それぞれ、クロック信号ＣＬＫ２～ＣＬＫ８が与えられる。後述するように、トランジスタＴ６～Ｔ１２、Ｔ５は、順次ＯＮされて、出力線ＯＴに低電源電位ＶＧＬを与える。図４の構成例において、出力線をプルダウンする全てのトランジスタは、異なる位相のクロック信号により制御される。トランジスタＴ５～Ｔ１２は、例えば、同一のチャネル幅を有し、同一のプルダウン能力を有する。トランジスタＴ５～Ｔ１２は同一構造を有してよい。

容量Ｃ１の一端はノードＮ１に接続され、他端は出力線ＯＴに接続されている。容量Ｃ２の一端はノードＮ２に接続され、他端にはクロック信号ＣＬＫ１が与えられる。容量Ｃ１は、ノードＮ１の電位にブートストラップ効果を与えるブートストラップ容量である。容量Ｃ２は、ノードＮ２にクロック信号ＣＬＫ１及び低電源電位ＶＧＬを適切に与えることを可能とする。

図５は、シフトレジスタ単位３１０の入力信号、ノードＮ１の電位、ノードＮ２の電位、及び出力信号ＯＵＴの時間変化を示す、シーケンス図である。時刻ＴＭ１は、映像データの１フレーム（映像フレーム）に対応するシフトレジスタ単位３１０の制御の開始の時刻である。

図５の例において、制御信号ＤＩＲ１は常にハイレベル（ＶＧＨ）であり、制御信号ＤＩＲ２は常にローレベル（ＶＧＬ）である。これは、シフトレジスタのスキャン方向が、制御信号ＤＩＲ１が示す方向に維持されていることを意味する。

時刻ＴＭ１において、入力信号ＩＮ１がＶＧＬからＶＧＨに変化する。他の信号はＶＧＬである。入力信号ＩＮ１がＶＧＨとなるため、トランジスタＴ０がＯＮ状態となる。制御信号ＤＩＲ１がノードＮ１に与えられる。制御信号ＤＩＲ１はＶＧＨであり、ノードＮ１の電位は、ＶＧＬからＶ１に上昇する。ノードＮ１の電位Ｖ１は、実質的にＶＧＨであり、より正確には、トランジスタＴ０の閾値をＶｔとしたとき、（ＶＧＨ－Ｖｔ）となる。

ノードＮ１の電位が上昇することにより、トランジスタＴ３がＯＮ状態となる。ノードＮ２と、低電源電位線とがトランジスタＴ３を介して導通する。ノードＮ２の電位はＶＧＬである。また、ノードＮ１の電位が上昇することにより、トランジスタＴ４がＯＮ状態になる。クロック信号ＣＬＫ１はＶＧＬであり、出力信号ＯＵＴもＶＧＬである。

次に、時刻ＴＭ２において、入力信号ＩＮ１がＶＧＬとなり、トランジスタＴ０がオフ状態となる。さらに、クロック信号ＣＬＫ１がＶＧＬからＶＧＨに変化する。トランジスタＴ４はＯＮ状態であり、出力信号ＯＵＴの電位がハイレベルに上昇する。出力信号ＯＵＴの電位は実質的にＶＧＨであり、より正確には、トランジスタＴ０の閾値をＶｔとしたとき、（ＶＧＨ－Ｖｔ）である。

このときノードＮ１はフローティング状態である。したがって、ブートストラップ効果により、ノードＮ１の電位は、容量Ｃ１を介して、Ｖ１からＶ２に上昇する。電位Ｖ２は、（２ＶＧＨ－ＶＧＬ－Ｖｔ）であり、ノードＮ１の電位の最大値である。ノードＮ１の電位上昇により、トランジスタＴ４はＯＮ状態に維持される。

次に、時刻ＴＭ３において、クロック信号ＣＬＫ１がＶＧＬに変化する。これにより、ノードＮ１の電位はＶＧＬとなり、トランジスタＴ３及びＴ４はＯＦＦ状態となる。ノードＮ２はフローティング状態であり、電位はＶＧＬのままである。したがって、トランジスタＴ５はＯＦＦ状態である。

さらに、クロック信号ＣＬＫ２がＶＧＨに変化する。これにより、トランジスタＴ６がＯＮ状態となる。出力線ＯＴと低電源線とがトランジスタＴ６を介して導通し、出力信号ＯＵＴは、ローレベル（ＶＧＬ）に変化する。入力信号ＩＮ２が、次段のシフトレジスタ単位の出力に応じてＶＧＨに変化するが、信号ＤＩＲ２はＶＧＬであり、ノードＮ１の電位に変化はない。

時刻ＴＭ３からＴＭ４まで、クロック信号ＣＬＫ２～ＣＬＫ８は、この順で、ハイレベルのパルス（ＯＮパルス）を順次生成する。これにより、トランジスタＴ６～Ｔ１２が順次ＯＮ状態となる。図５に示す例において、連続するＯＮパルスの立ち下がりと立ち上がりは同時である。直前のＯＮパルスの立ち下がりから次のＯＮパルスの立ち上がりまでに経過時間が存在してもよい。また、連続するＯＮパルスの一部が重複する、つまり、次のＯＮパルスの立ち上がりの後に、直前のＯＮパルスの立ち下がりが存在してもよい。

時刻ＴＭ４において、クロック信号ＣＬＫ１がＶＧＨに変化するため、ノードＮ２の電位が容量Ｃ２を介してＶ３に上昇する。電位Ｖ３は、トランジスタＴ２及びＴ５のゲート容量、並びにトランジスタＴ３のドレイン容量を考慮した係数αを用いると、（ＶＧＨ－α）となる。トランジスタＴ２及びＴ５がＯＮ状態に変化し、出力信号ＯＵＴは、ＶＧＬに維持される。トランジスタＴ２は、トランジスタＴ５と同様にＯＮ／ＯＦＦする。

時刻ＴＭ４以降、クロック信号ＣＬＫ１～ＣＬＫ８の順で、ＯＮパルスの生成を繰り返す。これにより、トランジスタＴ５～Ｔ１２が、循環的に、順次ＯＮ及びＯＦＦされる。図５に示す例において、クロック信号ＣＬＫ１～ＣＬＫ８は、それぞれ、周期的にＯＮパルスを生成する。全てのクロック信号ＣＬＫ１～ＣＬＫ８は同期し、図５の例においてそれらのクロック周波数、クロック幅（ＯＮパルス幅）は共通である。また、全てのクロック信号ＣＬＫ１～ＣＬＫ８の位相は、異なる。クロック信号ＣＬＫ１～ＣＬＫ８のクロック周期は、パルス幅の８倍である。

図５に示す例において、また、連続するクロック信号は、同時にＶＧＨ又はＶＧＬとなる。例えば、時刻ＴＭ３から、次のフレーム周期のデータ書き込みのために入力信号ＩＮ１が立ち上がるまで（次のフレーム周期における時刻ＴＭ１まで）、トランジスタＴ５～Ｔ１２のいずれか一つがＯＮ状態であり、出力線ＯＴは低電源線と常に導通していてもよい。最後のプルダウンＴＦＴがＯＮ状態からＯＦＦ状態に変化してから次のフレーム周期における時刻ＴＭ１まで、出力線がフローティングであってもよい。

図６Ａは、走査ドライバ１３１又は１３２に実装可能なシフトレジスタの一部を示す。具体的には、図６Ａは、最上段のシフトレジスタ単位３１１及びその下段（次段又は前段）のシフトレジスタ単位３１２を示す。シフトレジスタ単位３１１、３１２は、それぞれ、図４及び５を参照して説明した回路構成を有し、動作することができる。本例において、シフトレジスタは、連結された８Ｎ段（Ｎは正の整数）のシフトレジスタ単位で構成されている。

各シフトレジスタ単位は、複数の信号端子を含む。一つの信号端子は出力信号ＯＵＴの出力信号端子である。他の信号端子は、図４及び５を参照して説明した信号ＩＮ１、ＩＮ２、ＤＩＲ１、ＤＩＲ２、ＣＬＫ１～ＣＬＫ８及び低電源電位ＶＧＬの入力信号端子である。

入力信号端子には、外部から信号及び低電源電位ＶＧＬが入力される。具体的には、制御信号ＤＩＲ１、ＤＩＲ２は、これらのための信号端子に入力される。最上段のシフトレジスタ単位３１１の信号ＩＮ１の信号端子には、スタート信号ＳＴ１が入力される。下段のシフトレジスタ単位３１２の信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位３１１の出力信号ＯＵＴ１が入力される。

シフトレジスタ単位３１２の信号ＩＮ２の信号端子には、その下段（前段）のシフトレジスタ単位（不図示）の出力信号ＯＵＴが入力される。シフトレジスタ単位３１１の信号ＩＮ２の信号端子には、下段（前段）のシフトレジスタ単位３１２の出力信号ＯＵＴ２が入力される。

クロック信号ＣＬＫ１～ＣＬＫ８の信号端子の各信号端子には、クロック信号ＣＡ～ＣＨのいずれかのクロック信号が入力される。シフトレジスタ単位３１１において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＡ～ＣＨがそれぞれ入力される。シフトレジスタ単位３１２において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＢ～ＣＨ、ＣＡがそれぞれ入力される。

図６Ｂは、走査ドライバ１３１又は１３２に実装可能なシフトレジスタの他の一部を示す。具体的には、図６Ｂは、最下段のシフトレジスタ単位３１６及びその上段（次段又は前段）のシフトレジスタ単位３１５を示す。シフトレジスタ単位３１５、３１６は、最上段から（８Ｎ－１）段目、８Ｎ段目のシフトレジスタ単位ある。シフトレジスタ単位３１５、３１６は、それぞれ、図４及び５を参照して説明した回路構成を有し、動作することができる。

シフトレジスタ単位３１１、３１２との相違を主に説明する。シフトレジスタ単位３１５の信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位（不図示）の出力信号ＯＵＴが入力される。シフトレジスタ単位３１６の信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位３１５の出力信号ＯＵＴ８Ｎ－１が入力される。

シフトレジスタ単位３１６の信号ＩＮ２の信号端子には、スタート信号ＳＴ２が入力される。シフトレジスタ単位３１５の信号ＩＮ２の信号端子には、下段（前段）のシフトレジスタ単位３１６の出力信号ＯＵＴ８Ｎが入力される。

シフトレジスタ単位３１５において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＧ、ＣＨ、ＣＡ～ＣＦがそれぞれ入力される。シフトレジスタ単位３１６において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＨ、ＣＡ～ＣＧがそれぞれ入力される。

シフトレジスタ単位は８グループに分類され、同一グループのシフトレジスタ単位の各クロック信号端子には、同一のクロック信号が入力される。異なるグループの間において、各クロック信号端子に入力されるクロック信号が異なる。具体的には、最上段から数えて、（８ｋ－７）段目のシフトレジスタ単位において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＡ～ＣＨがそれぞれ入力される。ｋは１以上の整数である。

（８ｋ－６）段目のシフトレジスタ単位において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＢ～ＣＨ、ＣＡがそれぞれ入力される。（８ｋ－５）段目のシフトレジスタ単位において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＣ～ＣＨ、ＣＡ、ＣＢがそれぞれ入力される。（８ｋ－４）段目のシフトレジスタ単位において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＤ～ＣＨ、ＣＡ～ＣＣがそれぞれ入力される。

（８ｋ－３）段目のシフトレジスタ単位において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＥ～ＣＨ、ＣＡ～ＣＤがそれぞれ入力される。（８ｋ－２）段目のシフトレジスタ単位において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＦ～ＣＨ、ＣＡ～ＣＥがそれぞれ入力される。（８ｋ－１）段目のシフトレジスタ単位において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＧ、ＣＨ、ＣＡ～ＣＦがそれぞれ入力される。８ｋ段目のシフトレジスタ単位において、クロック信号ＣＬＫ１～ＣＬＫ８の信号端子には、クロック信号ＣＨ、ＣＡ～ＣＧがそれぞれ入力される。

図７Ａは、図６Ａ、６Ｂに示す構成を有するシフトレジスタにおける信号のシーケンス図を示す。図７Ａが示す制御において、スキャン方向は、最上段のシフトレジスタ単位３１１から最下段のシフトレジスタ単位３１６に向かう。時刻ＴＭ１０は、各フレーム周期の開始時刻である。１フレーム期間において、制御信号ＤＩＲ１はハイレベル（ＶＧＨ）であり、制御信号ＤＩＲ２はローレベル（ＶＧＬ）である。時刻ＴＭ１０において、スタート信号ＳＴ１のパルスが生成される。その後、スタート信号ＳＴ１は、次のフレーム周期まで、ローレベル（ＶＧＬ）のままである。

スタート信号ＳＴ１のパルスの終了に合わせて、クロック信号ＣＡのパルスが生成される。スタート信号ＳＴ１のパルスの終了時刻は、クロック信号ＣＡのパルスの開始時刻と実質的に一致している。スタート信号ＳＴ１のパルスの終了後、クロック信号ＣＡ～ＣＨのパルスが順次、繰り返し生成される。クロック信号ＣＡ～ＣＨにおいて、直前のパルスの終了に合わせて、直後のパルスが生成される。図７Ａの例において、連続するパルスの終了時刻と開始時刻は実質的に一致している。これらは一致していなくてもよい。

シフトレジスタ単位は、最上段のシフトレジスタ単位３１１から最下段のシフトレジスタ単に３１６まで、順次ＯＮパルスを出力する。図７Ａにおいて、最初のシフトレジスタ単位３１１の出力信号ＯＵＴ１のパルスが生成され、その次に、次段のシフトレジスタ単位３１２の出力信号ＯＵＴ２のパルスが生成される。その後、後段のシフトレジスタ単位が順次パルスを出力し、最後に最下段のシフトレジスタ単位３１６の出力信号ＯＵＴ８Ｎにおいて、ＯＮパルスが生成される。

図７Ｂは、図６Ａ、６Ｂに示す構成を有するシフトレジスタにおける信号の他のシーケンス図を示す。図７Ｂが示す制御において、スキャン方向は、最下段のシフトレジスタ単位３１６から最上段のシフトレジスタ単位３１１に向かう。時刻ＴＭ１０は、各フレーム周期の開始時刻である。１フレーム期間において、制御信号ＤＩＲ１はローレベル（ＶＧＬ）であり、制御信号ＤＩＲ２はハイレベル（ＶＧＨ）である。時刻ＴＭ１０において、スタート信号ＳＴ２のパルスが生成される。その後、スタート信号ＳＴ２は、次のフレーム周期まで、ローレベル（ＶＧＬ）のままである。

スタート信号ＳＴ２のパルスの終了に合わせて、クロック信号ＣＨのパルスが生成される。スタート信号ＳＴ２のパルスの終了時刻は、クロック信号ＣＨのパルスの開始時刻と実質的に一致している。スタート信号ＳＴ２のパルスの終了後、クロック信号ＣＨ～ＣＡのパルスが順次、繰り返し生成される。クロック信号ＣＨ～ＣＡにおいて、直前のパルスの終了に合わせて、直後のパルスが生成される。図７Ｂの例において、連続するパルスの終了時刻と開始時刻は実質的に一致している。これらは一致していなくてもよい。

シフトレジスタ単位は、最下段のシフトレジスタ単位３１６から最上段のシフトレジスタ単に３１１まで、順次ＯＮパルスを出力する。図７Ｂにおいて、最初のシフトレジスタ単位３６１の出力信号ＯＵＴ８Ｎのパルスが生成され、その次に、次段のシフトレジスタ単位３１５の出力信号ＯＵＴ８Ｎ－１のパルスが生成される。その後、後段のシフトレジスタ単位が順次パルスを出力し、最後に最上段のシフトレジスタ単位３１１の出力信号ＯＵＴ１において、ＯＮパルスが生成される。

シフトレジスタ単位におけるプルダウン用のＮ型ＴＦＴは、ＯＮ状態における正バイアスストレスによって、Ｉｄ－Ｖｇ特性の変動（Ｖｔｈ変動）を起こす。例えばｎ型ＴＦＴにおいて、Ｖｔｈ電圧が高電圧側に変動する。これにより、プルダウン用ＴＦＴの駆動能力が低下し、ＴＦＴを正確に制御できなくなる。これは、ゲート絶縁膜への電荷注入や半導体膜中の順位形成が原因と考えられる。特性変動は、アモルファスシリコンにおいて特に大きく、酸化物半導体や低温ポリシリコン半導体等の他の半導体、また、プルアップ用のＰ型ＴＦＴにおいても発生し得る。プルアップ用ＴＦＴは、対象ノードを高電源電位ＶＧＨに引き上げるためのＴＦＴである。プルアップ用ＴＦＴのソース／ドレインの一方は対象ノードに接続され、他方は高電源電位の電源線に接続される。

本明細書の一実施形態は、上述のように、シフトレジスタ単位の出力線ＯＴに複数のプルダウン用トランジスタ（ＴＦＴ）Ｔ５～Ｔ１２を並列に接続し、異なるクロック信号ＣＬＫ１～ＣＬＫ８によってＯＮ／ＯＦＦ制御する。並列に接続されたプルダウン用ＴＦＴは、循環的に順次ＯＮ／ＯＦＦされる。

これにより、各プルダウン用ＴＦＴを低ｄｕｔｙ比で駆動する。この結果、ＯＮ状態の期間の比率が小さくなるため、プルダウン用ＴＦＴの特性変動を抑制できる。また、ＯＦＦ状態の期間の比率が大きくなるため、ＯＮ状態における特性変動と逆の特性変動が促進される。その結果、プルダウン用ＴＦＴの駆動能力の低下が効果的に抑制される。また、図４及び５を参照して説明したように、トランジスタＴ２は、ノードＮ１のプルダウン用ＴＦＴであり、そのＯＮ状態の期間の比率は、トランジスタＴ５と同様に小さくなる。そのため、トランジスタＴ２の駆動能力の低下を効果的に抑制することができる。

出力線に接続されたプルダウン用トランジスタのｄｕｔｙ比は、それらを制御するクロック信号の数に依存する。プルダウン用トランジスタのｄｕｔｙ比は、クロック信号のハイレベルのｄｕｔｙ比と一致する。図８は、クロック信号の数とｄｕｔｙ比との関係を模式的に示す。クロック信号の数が、２、４、８、１０。１６、そして２０の場合、ｄｕｔｙ比は、それぞれ、５０％、２５％、１２．５％、１０％、６．２５％、そして５％以下とすることができる。

図９は、アモルファスシリコンＮ型ＴＦＴの、ゲート信号のｄｕｔｙ比と特性変動の関係の測定結果を示す。測定は、アモルファスシリコンＮ型ＴＦＴのゲートに、異なるｄｕｔｙ比のゲート信号を、５００時間与え続けた。図９の測定結果が示すように、ｄｕｔｙ比が１００％から２５％まで、特性変動量は実質的に変化しない。ｄｕｔｙ比が２５％から１２．５％に低下する間に、特性変動量が大きく低下する。このように、プルダウン用ＴＦＴの特性変動を効果的に抑制するためには、ゲート信号のｄｕｔｙ比の値が重要であり、ｄｕｔｙ比を１２．５％以下とすることで、特性変動を大きく低減することができる。

上述のように、ＴＦＴの特性変動は、アモルファスシリコンにおいて最も大きく現れる。したがって、ｄｕｔｙ比を１２．５％以下とすることで、酸化物半導体や低温ポリシリコンを使用するプルダウンＴＦＴ又はプルアップＴＦＴにおいても、特性変動を効果的に抑制することができる。

図４及び５を参照して説明した構成例は、８個のプルダウン用トランジスタＴ５～Ｔ１２を、それぞれ異なるクロック信号ＣＬＫ１～ＣＬＫ８で制御する。トランジスタＴ５～Ｔ１２に重複しない（離れた）ＯＮ期間を与えることで、各プルダウン用トランジスタのｄｕｔｙ比を、１２．５％以下とすることができる。

出力線に接続するプルダウン用トランジスタの数は設計により決定され、８より多くとも８より少なくともよい。それらを制御するクロック信号を調整することで、各プルダウン用トランジスタのｄｕｔｙ比を１２．５％以下とすることができる。一つのクロック信号は、複数のプルダウン用トランジスタを同時に制御してもよい。

＜実施形態２＞
次に、各走査線２０６を、表示領域１２５の両側に配置されたシフトレジスタ単位で駆動する構成例を説明する。液晶表示装置の左右の額縁幅を近づけることで、液晶表示装置の表示特性を向上できる。表示領域１２５の両側にシフトレジスタ単位を配置することで、表示特性を向上しつつ、額縁領域を小さくすることができる。

図１０は、一つの走査線２０６に出力信号を出力する、両側のシフトレジスタ単位３２０Ａ、３２０Ｂの構成例を示す。シフトレジスタ単位３２０Ａ、３２０Ｂは、同時に同一幅の選択パルスを走査線２０６に出力する。図４に示す構成例との相違を主に説明する。図４と同様の符号を付された要素は、図４の要素と同様である。シフトレジスタ単位３２０Ａに入力される信号は、信号ＩＮ１、ＩＮ２、ＤＩＲ１、ＤＩＲ２、ＣＬＫ１、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８を含む。図４に示す構成例と比較して、クロック信号ＣＬＫ３、ＣＬＫ５、ＣＬＫ７が省略されている。

シフトレジスタ単位３２０Ａは、トランジスタＴ０Ａ～Ｔ６Ａ、Ｔ８Ａ、Ｔ１０Ａ、Ｔ１２Ａ、並びに、二つの容量Ｃ１Ａ、Ｃ２Ａを含む。これらは、それぞれ、図４のシフトレジスタ単位３１０における、トランジスタＴ０～Ｔ６、Ｔ８、Ｔ１０、Ｔ１２、並びに、容量Ｃ１、Ｃ２に対応し、同様の構成を有し、同様に動作する。ノードＮ１ＡはノードＮ１に対応し、それらの電位変化は同一である。ノードＮ２ＡはノードＮ２に対応し、それらの電位変化は同一である。

シフトレジスタ単位３２０Ｂは、トランジスタＴ０Ｂ～Ｔ５Ｂ、Ｔ７Ｂ、Ｔ９Ｂ、Ｔ１１Ｂ、並びに、二つの容量Ｃ１Ｂ、Ｃ２Ｂを含む。これらは、それぞれ、図４のシフトレジスタ単位３１０における、トランジスタＴ０～Ｔ５、Ｔ７、Ｔ９、Ｔ１１、並びに、容量Ｃ１、Ｃ２に対応し、同様の構成を有し、同様に動作する。トランジスタＴ７Ｂ、Ｔ９Ｂ、Ｔ１１Ｂは、第４薄膜トランジスタの例である。または、トランジスタＴ６Ａ、Ｔ８Ａ、Ｔ１０Ａ、Ｔ１２Ａは、第４薄膜トランジスタの例である。ノードＮ１ＢはノードＮ１に対応し、それらの電位変化は同一である。ノードＮ２ＢはノードＮ２に対応し、それらの電位変化は同一である。

図１１Ａは、走査ドライバ１３１に実装可能なシフトレジスタの一部を示す。具体的には、図１１Ａは、最上段のシフトレジスタ単位３３１Ａ及びその下段（次段又は前段）のシフトレジスタ単位３３２Ａを示す。シフトレジスタ単位３３１Ａ、３３２Ａは、それぞれ、図１０を参照して説明したシフトレジスタ単位３２０Ａの回路構成を有することができる。本例において、シフトレジスタは、連結された８Ｎ段（Ｎは正の整数）のシフトレジスタ単位で構成されている。

図６Ａに示す構成例との相違を主に説明する。各シフトレジスタ単位は、複数の信号端子を含む。一つの信号端子は出力信号ＯＵＴの出力信号端子である。他の信号端子は、信号ＩＮ１、ＩＮ２、ＤＩＲ１、ＤＩＲ２、ＣＬＫ１、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８及び低電源電位ＶＧＬの入力信号端子である。図６Ａのシフトレジスタ単位３１１、３１２と比較して、クロック信号ＣＬＫ３、ＣＬＫ５、ＣＬＫ７の入力端子が省略されている。

最上段のシフトレジスタ単位３３１Ａの信号ＩＮ１の信号端子には、スタート信号ＳＴ１が入力される。下段のシフトレジスタ単位３３２Ａの信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位３３１Ａの出力信号ＯＵＴ１が入力される。

シフトレジスタ単位３３２Ａの信号ＩＮ２の信号端子には、その下段（前段）のシフトレジスタ単位（不図示）の出力信号ＯＵＴが入力される。シフトレジスタ単位３３１Ａの信号ＩＮ２の信号端子には、下段（前段）のシフトレジスタ単位３３２Ａの出力信号ＯＵＴ２が入力される。

シフトレジスタ単位３３１Ａにおいて、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８の信号端子には、クロック信号ＣＡ、ＣＢ、ＣＤ、ＣＦ、ＣＨがそれぞれ入力される。シフトレジスタ単位３３２Ａにおいて、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８の信号端子には、クロック信号ＣＢ、ＣＣ、ＣＥ、ＣＧ、ＣＡがそれぞれ入力される。

図１１Ｂは、走査ドライバ１３１に実装可能なシフトレジスタの他の一部を示す。具体的には、図１１Ｂは、最下段のシフトレジスタ単位３３６Ａ及びその上段（次段又は前段）のシフトレジスタ単位３３５Ａを示す。シフトレジスタ単位３３５Ａ、３３６Ａは、最上段から（８Ｎ－１）段目、８Ｎ段目のシフトレジスタ単位ある。シフトレジスタ単位３３５Ａ、３３６Ａは、それぞれ、図１０を参照して説明したシフトレジスタ単位３２０Ａの回路構成を有することができる。

シフトレジスタ単位３３１Ａ、３３２Ａとの相違を主に説明する。シフトレジスタ単位３３５Ａの信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位（不図示）の出力信号ＯＵＴが入力される。シフトレジスタ単位３３６Ａの信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位３３５Ａの出力信号ＯＵＴ８Ｎ－１が入力される。

シフトレジスタ単位３３６Ａの信号ＩＮ２の信号端子には、スタート信号ＳＴ２が入力される。シフトレジスタ単位３３５Ａの信号ＩＮ２の信号端子には、下段（前段）のシフトレジスタ単位３３６Ａの出力信号ＯＵＴ８Ｎが入力される。

シフトレジスタ単位３３５Ａにおいて、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８の信号端子には、クロック信号ＣＧ、ＣＨ、ＣＢ、ＣＤ、ＣＦがそれぞれ入力される。シフトレジスタ単位３３６Ａにおいて、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８の信号端子には、クロック信号ＣＨ、ＣＡ、ＣＣ、ＣＥ、ＣＧがそれぞれ入力される。

図１１Ａ、１１Ｂに示すシフトレジスタの各段のシフトレジスタ単位の各クロック信号端子には、図６Ａ、６Ｂに示す構成例の同一段のシフトレジスタ単位の同一のクロック信号端子と同一のクロック信号が入力される。

図１２Ａは、走査ドライバ１３２に実装可能なシフトレジスタの一部を示す。具体的には、図１２Ａは、最上段のシフトレジスタ単位３３１Ｂ及びその下段（次段又は前段）のシフトレジスタ単位３３２Ｂを示す。シフトレジスタ単位３３１Ｂ、３３２Ｂは、それぞれ、図１０を参照して説明したシフトレジスタ単位３２０Ｂの回路構成を有することができる。本例において、シフトレジスタは、連結された８Ｎ段（Ｎは正の整数）のシフトレジスタ単位で構成されている。

図６Ａに示す構成例との相違を主に説明する。各シフトレジスタ単位は、複数の信号端子を含む。一つの信号端子は出力信号ＯＵＴの出力信号端子である。他の信号端子は、信号ＩＮ１、ＩＮ２、ＤＩＲ１、ＤＩＲ２、ＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７、及び低電源電位ＶＧＬの入力信号端子である。図６Ａのシフトレジスタ単位３１１、３１２と比較して、クロック信号ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８の入力端子が省略されている。

最上段のシフトレジスタ単位３３１Ｂの信号ＩＮ１の信号端子には、スタート信号ＳＴ１が入力される。下段のシフトレジスタ単位３３２Ｂの信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位３３１Ｂの出力信号ＯＵＴ１が入力される。

シフトレジスタ単位３３２Ｂの信号ＩＮ２の信号端子には、その下段（前段）のシフトレジスタ単位（不図示）の出力信号ＯＵＴが入力される。シフトレジスタ単位３３１Ｂの信号ＩＮ２の信号端子には、下段（前段）のシフトレジスタ単位３３２Ｂの出力信号ＯＵＴ２が入力される。

シフトレジスタ単位３３１Ｂにおいて、クロック信号ＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７の信号端子には、クロック信号ＣＡ、ＣＣ、ＣＥ、ＣＧがそれぞれ入力される。シフトレジスタ単位３３２Ｂにおいて、クロック信号ＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７の信号端子には、クロック信号ＣＢ、ＣＤ、ＣＦ、ＣＨがそれぞれ入力される。

図１２Ｂは、走査ドライバ１３２に実装可能なシフトレジスタの他の一部を示す。具体的には、図１２Ｂは、最下段のシフトレジスタ単位３３６Ｂ及びその上段（次段又は前段）のシフトレジスタ単位３３５Ｂを示す。シフトレジスタ単位３３５Ｂ、３３６Ｂは、最上段から（８Ｎ－１）段目、８Ｎ段目のシフトレジスタ単位ある。シフトレジスタ単位３３５Ｂ、３３６Ｂは、それぞれ、図１０を参照して説明したシフトレジスタ単位３２０Ｂの回路構成を有することができる。

シフトレジスタ単位３３１Ｂ、３３２Ｂとの相違を主に説明する。シフトレジスタ単位３３５Ｂの信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位（不図示）の出力信号ＯＵＴが入力される。シフトレジスタ単位３３６Ｂの信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位３３５Ｂの出力信号ＯＵＴ８Ｎ－１が入力される。

シフトレジスタ単位３３６Ｂの信号ＩＮ２の信号端子には、スタート信号ＳＴ２が入力される。シフトレジスタ単位３３５Ｂの信号ＩＮ２の信号端子には、下段（前段）のシフトレジスタ単位３３６Ｂの出力信号ＯＵＴ８Ｎが入力される。

シフトレジスタ単位３３５Ｂにおいて、クロック信号ＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７の信号端子には、クロック信号ＣＧ、ＣＡ、ＣＣ、ＣＥがそれぞれ入力される。シフトレジスタ単位３３６Ｂにおいて、クロック信号ＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７の信号端子には、クロック信号ＣＨ、ＣＢ、ＣＤ、ＣＦがそれぞれ入力される。

図１２Ａ、１２Ｂに示すシフトレジスタの各段のシフトレジスタ単位の各クロック信号端子には、図６Ａ、６Ｂに示す構成例の同一段のシフトレジスタ単位の同一のクロック信号端子と同一のクロック信号が入力される。また、図１０から１２Ｂを参照して説明した二つのシフトレジスタの入力信号及び出力信号の時間変化並びにシフトレジスタ動作は、図７Ａ及び７Ｂを参照して説明した通りである。

上記例において、各走査線２０６の両側のシフトレジスタ単位が出力する選択パルスの立ち上がり及び立下りは同時である。シフトレジスタ単位３２０Ａの走査線２０６のプルダウン用ＴＦＴの数は５であり、シフトレジスタ単位３２０Ｂのプルダウン用ＴＦＴの数は４である。このように、走査線の両側のシフトレジスタ単位のプルダウン用ＴＦＴの数の差が１以下であることで、効果的に額縁領域を小さくできる。

トランジスタＴ５Ａ及びＴ５Ｂは、同時にＯＮ／ＯＦＦされる。走査線２０６の他のプルダウン用ＴＦＴは、左右のシフトレジスタ単位３２０Ａ、３２０Ｂの間で、交互にＯＮされる。つまり、トランジスタ６Ａ、７Ｂ、８Ａ、９Ｂ、１０Ａ、１１Ｂ、１２Ａの順でＯＮされる。このように、両側のシフトレジスタ単位において、交互にＯＮするトランジスタを選択することで、二つのシフトレジスタ単位で走査線の電位を制御する構成において、表示品質への影響を低減できる。

＜実施形態３＞
以下に説明する本明細書の一実施形態は、シフトレジスタ単位の出力線（走査線）のプルダウンＴＦＴを、間欠的にＯＮ状態にする。出力線がプルダウンＴＦＴによって低電源電線と導通した後、当該プルダウンＴＦＴがＯＦＦされ、次のプルダウンＴＦＴがＯＮされるまで、出力線はフローティング状態となる。フローティング状態の出力線の電位は、ＶＧＬのままである。１以上のプルダウンＴＦＴがＯＮ状態であるプルダウン期間の間に全てのプルダウンＴＦＴもＯＦＦ状態であるフローティング期間を挿入することで、プルダウンＴＦＴの数を低減できる。

図１３は、本明細書の一実施形態に係るシフトレジスタ単位３５０の構成例を示す。図４に示すシフトレジスタ単位３１０と比較して、トランジスタＴ７、Ｔ９、及びＴ１１が省略されている。他の構成要素は、シフトレジスタ単位３１０の構成要素と共通である。また、シフトレジスタ単位３１０への入力信号において、トランジスタＴ７、Ｔ９、及びＴ１１をそれぞれ制御する、クロック信号ＣＬＫ３、ＣＬＫ５、及びＣＬＫ７が省略されている。他の信号は、シフトレジスタ単位３１０への入力信号と同様である。

クロック信号ＣＬＫ３、ＣＬＫ５、及びＣＬＫ７が省略されているため、出力線は、１ＣＬＫおきにプルダウンされる。クロック信号ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８のＯＮパルスの間に、フローティング期間が存在する。

図１４Ａは、走査ドライバ１３１又は１３２に実装可能なシフトレジスタの一部を示す。具体的には、図１４Ａは、最上段のシフトレジスタ単位３５１及びその下段（次段又は前段）のシフトレジスタ単位３５２を示す。シフトレジスタ単位３５１、３５２は、それぞれ、図１３を参照して説明した回路構成を有し、動作することができる。本例において、シフトレジスタは、連結された８Ｎ段（Ｎは正の整数）のシフトレジスタ単位で構成されている。

図６Ａに示す構成例と比較して、シフトレジスタ単位３５１、３５２において、クロック信号ＣＬＫ３、ＣＬＫ５、ＣＬＫ７の入力端子が省略されている。その他の部分は、図６Ａに示す構成例と同様である。

図１４Ｂは、走査ドライバ１３１又は１３２に実装可能なシフトレジスタの他の一部を示す。具体的には、図１４Ｂは、最下段のシフトレジスタ単位３５６及びその上段（次段又は前段）のシフトレジスタ単位３５５を示す。シフトレジスタ単位３５５、３５６は、最上段から（８Ｎ－１）段目、８Ｎ段目のシフトレジスタ単位ある。シフトレジスタ単位３５５、３５６は、それぞれ、図１３を参照して説明した回路構成を有し、動作することができる。

シフトレジスタ単位３５５の信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位（不図示）の出力信号ＯＵＴが入力される。シフトレジスタ単位３５６の信号ＩＮ１の信号端子には、上段（前段）のシフトレジスタ単位３５５の出力信号ＯＵＴ８Ｎ－１が入力される。

シフトレジスタ単位３１６の信号ＩＮ２の信号端子には、スタート信号ＳＴ２が入力される。シフトレジスタ単位３５５の信号ＩＮ２の信号端子には、下段（前段）のシフトレジスタ単位３５６の出力信号ＯＵＴ８Ｎが入力される。

シフトレジスタ単位３５５において、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８の信号端子には、クロック信号ＣＧ、ＣＨ、ＣＢ、ＣＤ、ＣＦがそれぞれ入力される。シフトレジスタ単位３５６において、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８の信号端子には、クロック信号ＣＨ、ＣＡ、ＣＣ、ＣＥ、ＣＧがそれぞれ入力される。

シフトレジスタの入力及び出力の信号の時間変化は、図７Ａ、７Ｂを参照して説明した通りである。本実施形態のシフトレジスタは、シフトレジスタ単位におけるクロック信号の入力が省略されていることを除いて、図４から図７Ｂを参照して説明した構成と同様である。

上記例において、フローティング期間とプルダウンＴＦＴの各ＯＮ期間とは同一長さを有する。フローティング期間は、ＯＮ期間より長くてもよい。例えば、図１３に示す構成例において、さらに、トランジスタＴ８及びＴ１２が省略されていてもよい。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ ＯＬＥＤ表示装置、１０５ データ線、１０６ 走査線、１２５ 表示領域、１３１、１３２ 走査ドライバ、１３４ ドライバＩＣ、３１０、３１１、３１２、３１５，３１６、３２０、３３１、３３２、３３５、３３６ ３５０，３５２，３５２，３５５，３５６ シフトレジスタ単位、Ｔ１～Ｔ１２ 薄膜トランジスタ、Ｃ１、Ｃ２ 容量

Claims (10)

1. 表示装置であって、
   複数画素回路行と、
   前記複数画素回路行に接続された、複数選択線と、
   連結された複数シフトレジスタ単位を含むシフトレジスタと、
   を含み、
   前記複数シフトレジスタ単位は、前記複数選択線に順次選択パルスを出力し、
   前記複数シフトレジスタ単位の各シフトレジスタ単位は、前記複数選択線の対応する選択線に前記選択パルスを出力し、
   各シフトレジスタ単位は、ＯＮ状態において、前記対応する選択線と前記選択パルスの非選択レベルを与えるための定電位配線とを導通する、並列に接続された第１導電型の複数薄膜トランジスタを含み、
   １フレーム周期内において、前記複数薄膜トランジスタは、異なる位相のクロック信号によってＯＮ／ＯＦＦされ、
   前記１フレーム周期における前記複数薄膜トランジスタそれぞれのＯＮ期間のデューティ比は、１２．５％以下である、
   表示装置。
2. 請求項１に記載の表示装置であって、
   前記複数薄膜トランジスタの各薄膜トランジスタは、Ｎ型アモルファスシリコン薄膜トランジスタであり、
   前記非選択レベルは、ローレベルである、
   表示装置。
3. 請求項１に記載の表示装置であって、
   各シフトレジスタ単位は、
   ＯＮ状態において、前記対応する選択線に前記選択パルスの選択レベルを与える、前記第１導電型の第２薄膜トランジスタと、
   ＯＮ状態において、前記定電位配線と、前記第２薄膜トランジスタのゲートを導通する、前記第１導電型の第３薄膜トランジスタと、
   をさらに含み、
   前記第３薄膜トランジスタは、前記複数薄膜トランジスタ内の一つの薄膜トランジスタと同一のクロック信号によって制御される、
   表示装置。
4. 請求項１に記載の表示装置であって、
   前記シフトレジスタは第１シフトレジスタであり、
   前記複数選択線を挟んで、前記第１シフトレジスタと反対側に配置された第２シフトレジスタをさらに含み、
   前記第２シフトレジスタは、
   前記複数選択線に、前記選択パルスを前記第１シフトレジスタと共に順次出力する、連結された複数第２シフトレジスタ単位を含み、
   前記複数第２シフトレジスタ単位の各第２シフトレジスタ単位は、ＯＮ状態において、対応する選択線と前記選択パルスの非選択レベルを与える定電位配線とを導通する、並列に接続された前記第１導電型の複数第４薄膜トランジスタを含み、
   前記１フレーム周期内において、前記複数第４薄膜トランジスタは、互いに異なる位相のクロック信号によってＯＮ／ＯＦＦされ、
   前記第１シフトレジスタの前記クロック信号と、前記複数第４薄膜トランジスタを制御する前記クロック信号とは、互いに異なる位相を有し、
   前記１フレーム周期における前記複数第４薄膜トランジスタそれぞれのＯＮ期間のデューティ比は、１２．５％以下である、
   表示装置。
5. 請求項４に記載の表示装置であって、
   前記第１シフトレジスタにおいて各選択線と前記非選択レベルを与える配線とを導通する薄膜トランジスタの数と、前記第２シフトレジスタにおいて各選択線と前記非選択レベルを与える定電位配線とを導通する薄膜トランジスタの数と、の間の差は、１以下である、
   表示装置。
6. 請求項５に記載の表示装置であって、
   前記第１シフトレジスタの前記複数薄膜トランジスタから選択された薄膜トランジスタと、前記複数第４薄膜トランジスタから選択された第４薄膜トランジスタとが、交互にＯＮされる、
   表示装置。
7. 請求項１に記載の表示装置であって、
   前記１フレーム周期において、前記複数薄膜トランジスタは、循環的に、順次ＯＮ／ＯＦＦされ、
   前記複数薄膜トランジスタの連続するＯＮ期間の間に、前記複数薄膜トランジスタの全てがＯＦＦ状態であるフローティング期間が存在し、
   前記フローティング期間において前記対応する選択線はフローティング状態である、
   表示装置。
8. 請求項７に記載の表示装置であって、
   前記連続するＯＮ期間は、それぞれ、前記フローティング期間以下である、
   表示装置。
9. 請求項１に記載の表示装置であって、
   前記１フレーム周期において、前記複数薄膜トランジスタは、循環的に、順次ＯＮ／ＯＦＦされ、
   前記複数薄膜トランジスタの連続するＯＮ期間の終了と開始が実質的に一致している、
   表示装置。
10. 請求項１に記載の表示装置であって、
    各選択線と前記定電位配線とを導通する全ての薄膜トランジスタは、異なる位相のクロック信号で制御されている、
    表示装置。

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