JP2008145690A - 液晶表示装置およびその駆動回路 - Google Patents

Abstract

【課題】本発明は、液晶表示パネルのアドレス線を駆動するアドレス線駆動回路において、表示制御信号の転送方向を切り替えて使用する際にも誤動作を防止できるようにする。
【解決手段】たとえば、ＤＩＲ信号がハイレベルのＦｏｒ信号のとき、３：１インターレース制御回路１１０からの表示制御信号は、データ入／出力端子１２ａ-1を介して、ドライバチップ１２ａの内部に取り込まれる。そして、アンド回路１２ａ-10 にハイレベルのＦｏｒ信号が供給されることにより、表示制御信号はシフトレジスタ１２ａ-6に転送される。この状態において、シフトレジスタ１２ａ-6でのデータ転送方向を切り替えるためのＵ／Ｄ制御信号が“ＨＩＧＨ”から“ＬＯＷ”に変化しても、データ入／出力端子１２ａ-1のデータ取り込み方向は変化せず、シフトレジスタ１２ａ-6からの表示制御信号が、３：１インターレース制御回路１１０からの表示制御信号と衝突するのを回避できる。
【選択図】 図２

Description

本発明は、液晶表示装置およびその駆動回路に関するもので、たとえば、液晶表示装置および液晶表示装置の液晶表示パネルを駆動する液晶ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に関する。

現在、液晶表示パネルを駆動する駆動回路に薄膜トランジスタ（ＴＦＴ）を用いた液晶表示装置（ＴＦＴ・ＬＣＤ）が実現されている。この液晶表示装置で使用される駆動回路は、通常、転送クロックによって表示制御信号（駆動信号）を転送することにより、液晶表示パネルのアドレス線を駆動するようになっている。

近年、フリッカのない交流駆動を実現できる液晶表示装置が提案されている（たとえば、特許文献１参照）。この液晶表示装置の場合、駆動回路として、表示制御信号の転送方向の切り替え制御機能をもつゲートドライバが用いられている。しかしながら、このゲートドライバには、以下のような問題があった。

一般的に、従来のゲートドライバは、表示制御信号の取り込み方向（ＵＰ／ＤＯＷＮ）の設定と転送方向の切り替えとを、共通のＵ／Ｄ制御信号によって制御するようになっている。そのため、表示制御信号の転送方向が逆転された際に、コントローラからの表示制御信号と内部の転送回路（Ｓ／Ｒ）からの表示制御信号とが衝突し、消費電流が増大する場合があった。

また、最近の液晶表示装置では、液晶表示パネルの大型化にともなって、複数のドライバチップを多段に接続して用いるようになっている。このため、最終段のドライバチップの最終データ出／入力端子がオープン状態（フローティング）となっている。これにより、表示制御信号の転送方向を逆転させて動作させた際に、最終段のドライバチップの最終データ出／入力端子がオープン入力の状態となる。その結果、意図しないデータがゲートドライバ内に取り込まれる危険性があり、表示不良という誤動作を招く可能性があった。
特登３０６１８３３号公報

本発明は、上記の問題点を解決すべくなされたもので、表示中に表示制御信号の転送方向を切り替えて使用する際にも、表示不良および消費電流異常といった誤動作を防止でき、常に正常動作することが可能な液晶表示装置およびその駆動回路を提供することを目的としている。

本願発明の一態様によれば、水平走査方向に沿った複数のアドレス線と垂直走査方向に沿った複数の信号線との交差部に、それぞれ画素を構成するための液晶表示素子を有した液晶パネルと、前記複数のアドレス線をそれぞれ駆動する、表示制御信号の転送方向切り替え制御機能を備えるアドレス線駆動回路と、前記複数の信号線をそれぞれ画像信号電圧により駆動する信号線駆動回路とを具備し、前記アドレス線駆動回路が、前記表示制御信号を取り込むシフトレジスタと、前記シフトレジスタでの前記表示制御信号の転送方向を切り替えるための切り替え回路と、前記表示制御信号の取り込み方向を設定するための設定回路と、を有してなることを特徴とする液晶表示装置が提供される。

また、本願発明の一態様によれば、水平走査方向に沿った複数のアドレス線と垂直走査方向に沿った複数の信号線との交差部に、それぞれ画素を構成するための液晶表示素子を有した液晶パネルの、前記複数のアドレス線をそれぞれ駆動する、表示制御信号の転送方向切り替え制御機能を備える液晶表示装置の駆動回路であって、前記駆動回路は少なくとも１つの半導体集積回路を含み、前記少なくとも１つの半導体集積回路は、前記表示制御信号を取り込むシフトレジスタと、前記シフトレジスタでの前記表示制御信号の転送方向を切り替えるための切り替え信号を生成する切り替え回路と、前記表示制御信号の取り込み方向を設定するための設定信号を生成する設定回路とを具備したことを特徴とする駆動回路が提供される。

上記の構成により、表示中に表示制御信号の転送方向を切り替えて使用する際にも、表示不良および消費電流異常といった誤動作を防止でき、常に正常動作することが可能な液晶表示装置およびその駆動回路を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、液晶表示パネルを駆動する駆動回路に薄膜トランジスタ（ＴＦＴ）を用いた液晶表示装置（ＴＦＴ・ＬＣＤ）の構成例を示すものである。なお、ここでは、フリッカレス駆動が可能な液晶表示装置として、液晶ＴＶを例に説明する。

図１において、入力端子１００には、たとえばＮＴＳＣ方式のビデオ信号が入力される。この入力ビデオ信号は二分岐され、一方はＡ／Ｄ変換器１０１に入力されてディジタル化される。二分岐された入力ビデオ信号の他方はＰＬＬ回路１０８に入力され、入力ビデオ信号に同期した基準クロック信号が生成される。この基準クロック信号をもとにして、タイミング制御回路１０９では、各部の制御に必要なタイミング信号が作られる。

Ａ／Ｄ変換器１０１によってディジタル化されたビデオ信号は、まず、Ｙ／Ｃ分離回路１０２により輝度信号（Ｙ信号）と色差信号（Ｃ信号）とに分離される。Ｙ／Ｃ分離回路１０２の出力はＮＴＳＣ方式によるインターレースの信号であり、倍速変換回路１０３によってノンインターレースの信号に変換される。倍速変換回路１０３では、インターレース信号の補間と水平走査周波数を１５．７３ＫＨｚから３１．４７ＫＨｚに変換する操作、いわゆる倍速変換とが行われる。倍速変換された輝度信号および色差信号は、ＲＧＢ変換回路１０４によってＲＧＢ信号に変換された後、順序変換回路１０５に入力される。

順序変換回路１０５は、たとえば液晶表示パネル１０のアドレス線が３以上の奇数本ごと（本実施形態では３本ごと、つまり２本置き）に駆動されるのに対応して、各走査線のＲＧＢ信号の入れ替えを行う。この順序変換回路１０５は、具体的には、たとえば３枚のフレームメモリ（図示していない）を用いて構成され、タイミング制御回路１０９による制御下で入力のＲＧＢ信号をそれぞれフレームメモリに一旦蓄積した後、駆動されるアドレス線の位置（走査線）に対応する信号を読み出すことによって、順序変換されたＲＧＢ信号を出力する。

こうして、順序変換されたＲＧＢ信号は、Ｄ／Ａ変換器１０６によりアナログ信号に戻され、さらに交流駆動のための極性反転アンプ１０７により適当な大きさまで増幅された後、信号線駆動回路（ソースドライバ）１８に供給される。信号線駆動回路１８は、液晶表示パネル１０のすべての信号線を画像信号に応じて同時に駆動する回路である。信号線駆動回路１８としては、たとえば液晶表示パネル１０の近傍に配置された第１および第２の集積回路（図示していない）によって、水平走査方向始端側から数えて奇数番目の信号線と、偶数番目の信号線とを、それぞれ駆動する。この場合、第１の集積回路が駆動する信号線に与えられる画像信号電圧の極性と、第２の集積回路が駆動する信号線に与えられる画像信号電圧の極性とが常に逆極性となるように、極性反転アンプ１０７がタイミング制御回路１０９によって制御されることにより、液晶表示パネル１０の交流駆動が行われる。

一方、３：１インターレース制御回路１１０は、液晶表示パネル１０のアドレス線が３本ごとに順次駆動されるように、液晶ドライバＩＣとしてのアドレス線駆動回路（ゲートドライバ）１１ａ，１１ｂを制御する。本実施形態の場合、アドレス線駆動回路１１ａ，１１ｂは、たとえば液晶表示パネル１０の図中左右両側にそれぞれ配置されている。

ここで、液晶表示パネル１０は、水平走査方向に沿った複数のアドレス線と、垂直走査方向に沿った複数の信号線と、これらアドレス線および信号線の各交差部にそれぞれ接続された画素をなす液晶表示素子（図示していない）とによって構成されている。画素のそれぞれは、液晶セル、薄膜トランジスタ、および、電荷保持用のキャパシタを有している。アドレス線の一端は上記アドレス線駆動回路１１ａに、他端は上記アドレス線駆動回路１１ｂに、それぞれ接続されている。

たとえば、７６８本のアドレス線と、１２８０×３（３８４０）本の信号線とを有した液晶表示パネル１０の場合、アドレス線駆動回路１１ａ，１１ｂは、それぞれ、３つのドライバチップ（半導体集積回路）１２ａ，１２ｂ，１２ｃを含んで構成されている。つまり、ドライバチップ１２ａ，１２ｂ，１２ｃには、それぞれ、７６８本のアドレス線が２５６本ずつ接続されることになる。

次に、上記した構成におけるフリッカレス駆動の方法について、一例を挙げて説明する。

たとえば、アドレス線を３本ごと（２本置き）に、つまり３ラインごとに順次駆動する。その際に、１フィールド期間をたとえば３つの期間に分け、最初の１／３の期間では、アドレス線を液晶表示パネル１０の画面の上端から１，４，…，Ｎ−２ラインというように、３ラインごとに駆動する。こうして、画面の下端まで駆動した後、次の１／３の期間では、画面の上端より、アドレス線を最初の１／３の期間から１本ずつずらして、２，５，…，Ｎ−１ラインというように、同様に、３ラインごとに画面の下端まで駆動する。その後、最後の１／３の期間では、画面の上端より、再び、アドレス線を３，６，…，Ｎラインというように、３ラインごとに画面の下端まで駆動する。これにより、１フィールド期間を構成する。

この例の場合、第１のフィールド期間については、信号線に印加する画像信号電圧の極性を最初の１／３の期間では正極性、次の１／３の期間では負極性、最後の１／３の期間では正極性というように、順次反転させる。そして、次の第２のフィールド期間については、これと逆極性の画像信号電圧を印加すれば、各画素はフィールド反転により交流駆動されることとなり、直流分の蓄積を防いで、フリッカをなくすことが可能となる。このように、画像信号電圧の極性反転周期を１／３フィールド期間とした場合、ライン反転方式の１水平走査周期（１Ｈ）に比べてはるかに短くできるので、消費電力の面でも有利となる。

なお、このようなアドレス線の駆動は、たとえば、画面の上端から１，４，…，Ｎ−２ラインおよび３，６，…，Ｎラインのアドレス線は、アドレス線駆動回路１１ａによって、２，５，…，Ｎ−１ラインのアドレス線は、アドレス線駆動回路１１ｂによって、それぞれ行われる。これにより、１フィールド期間内における、アドレス線の高速な駆動が実現されている。

図２は、上記したアドレス線駆動回路１１ａ，１１ｂの構成例を示すものである。ここでは、アドレス線駆動回路１１ａ，１１ｂのそれぞれが、２つのドライバチップ（Ｃｈｉｐ１，Ｃｈｉｐ２）を含んで構成されている場合を例に説明する。

ドライバチップ１２ａ，１２ｂは同一の構成となっている。つまり、ドライバチップ１２ａには、データ入／出力端子（ＤＩ／Ｏ）１２ａ-1、データ出／入力端子（ＤＯ／Ｉ）１２ａ-2、クロック信号（ＣＬＫ）入力端子１２ａ-3、データ転送方向切替信号（Ｕ／Ｄ制御信号）入力端子１２ａ-4、データ取り込み方向設定信号（ＤＩＲ信号）入力端子１２ａ-5、および、シフトレジスタ（Ｓ／Ｒ）１２ａ-6が設けられている。シフトレジスタ１２ａ-6には、レベルシフタ１２ａ-7および出力バッファ１２ａ-8を介して、複数の表示出力端子１２ａ-9が接続されている。同様に、ドライバチップ１２ｂには、データ入／出力端子１２ｂ-1、データ出／入力端子１２ｂ-2、クロック信号入力端子１２ｂ-3、データ転送方向切替信号入力端子１２ｂ-4、データ取り込み方向設定信号入力端子１２ｂ-5、および、シフトレジスタ１２ｂ-6が設けられている。シフトレジスタ１２ｂ-6には、レベルシフタ１２ｂ-7および出力バッファ１２ｂ-8を介して、複数の表示出力端子１２ｂ-9が接続されている。

シフトレジスタ１２ａ-6には、それぞれ、アンド回路１２ａ-10 ，１２ａ-11 の出力端が接続されている。また、シフトレジスタ１２ａ-6には、それぞれ、バッファ回路１２ａ-12 ，１２ａ-13 の入力端が接続されている。アンド回路１２ａ-10 の一方の入力端およびバッファ回路１２ａ-12 の出力端は、それぞれ、データ入／出力端子１２ａ-1に接続されている。アンド回路１２ａ-11 の一方の入力端およびバッファ回路１２ａ-13 の出力端は、それぞれ、データ出／入力端子１２ａ-2に接続されている。同様に、シフトレジスタ１２ｂ-6には、それぞれ、アンド回路１２ｂ-10 ，１２ｂ-11 の出力端が接続されている。また、シフトレジスタ１２ｂ-6には、それぞれ、バッファ回路１２ｂ-12 ，１２ｂ-13 の入力端が接続されている。アンド回路１２ｂ-10 の一方の入力端およびバッファ回路１２ｂ-12 の出力端は、それぞれ、データ入／出力端子１２ｂ-1に接続されている。アンド回路１２ｂ-11 の一方の入力端およびバッファ回路１２ｂ-13 の出力端は、それぞれ、データ出／入力端子１２ｂ-2に接続されている。

データ入／出力端子１２ａ-1，１２ｂ-1およびデータ出／入力端子１２ａ-2，１２ｂ-2はトライステートからなり、ドライバチップ１２ａのデータ入／出力端子１２ａ-1には３：１インターレース制御回路１１０が、ドライバチップ１２ｂのデータ入／出力端子１２ｂ-1にはドライバチップ１２ａのデータ出／入力端子１２ａ-2が接続されている（ドライバチップの多段接続）。ただし、最終段となるドライバチップ１２ｂの最終のデータ出／入力端子１２ｂ-2はオープン状態となっている。

Ｕ／Ｄ制御信号入力端子１２ａ-4，１２ｂ-4には、それぞれ、３：１インターレース制御回路１１０から、シフトレジスタ１２ａ-6，１２ｂ-6でのデータ転送方向を切り替えるためのＵ／Ｄ制御信号が供給されるようになっている。Ｕ／Ｄ制御信号入力端子１２ａ-4には、インバータ回路１２ａ-14 ，１２ａ-15 が直列に接続されている。このインバータ回路１２ａ-14 によって、データ転送方向を逆方向に切り替えるためのＤＯＷＮ信号（Ｕ／Ｄ制御信号＝“ＬＯＷ”）が、また、インバータ回路１２ａ-14 ，１２ａ-15 によって、データ転送方向を順方向に切り替えるためのＵＰ信号（Ｕ／Ｄ制御信号＝“ＨＩＧＨ”）が、それぞれ生成される。同様に、Ｕ／Ｄ制御信号入力端子１２ｂ-4には、インバータ回路１２ｂ-14 ，１２ｂ-15 が直列に接続されている。このインバータ回路１２ｂ-14 によって、データ転送方向を逆方向に切り替えるためのＤＯＷＮ信号が、また、インバータ回路１２ｂ-14 ，１２ｂ-15 によって、データ転送方向を順方向に切り替えるためのＵＰ信号が、それぞれ生成される。ＵＰ信号およびＤＯＷＮ信号は、それぞれ、シフトレジスタ１２ａ-6，１２ｂ-6に供給される。

ＤＩＲ信号入力端子１２ａ-5，１２ｂ-5には、それぞれ、３：１インターレース制御回路１１０とのインターフェイスである、データ入／出力端子１２ａ-1，１２ｂ-1およびデータ出／入力端子１２ａ-2，１２ｂ-2の、データ取り込み方向を設定するためのＤＩＲ信号が外部より供給されるようになっている。ＤＩＲ信号入力端子１２ａ-5には、インバータ回路１２ａ-16 ，１２ａ-17 が直列に接続されている。このインバータ回路１２ａ-16 によって、データ取り込み方向を順方向に設定するためのＦｏｒ信号（＝“ＨＩＧＨ”）が、また、インバータ回路１２ａ-16 ，１２ａ-17 によって、データ取り込み方向を逆方向に設定するためのＲｅｖ信号（＝“ＨＩＧＨ”）が、それぞれ生成される。Ｆｏｒ信号は、シフトレジスタ１２ａ-6に供給されるとともに、アンド回路１２ａ-10 の他方の入力端およびバッファ回路１２ａ-13 にそれぞれ供給される。Ｒｅｖ信号は、シフトレジスタ１２ａ-6に供給されるとともに、アンド回路１２ａ-11 の他方の入力端およびバッファ回路１２ａ-12 にそれぞれ供給される。同様に、ＤＩＲ信号入力端子１２ｂ-5には、インバータ回路１２ｂ-16 ，１２ｂ-17 が直列に接続されている。このインバータ回路１２ｂ-16 によって、データ取り込み方向を順方向に設定するためのＦｏｒ信号が、また、インバータ回路１２ｂ-16 ，１２ｂ-17 によって、データ取り込み方向を逆方向に設定するためのＲｅｖ信号が、それぞれ生成される。Ｆｏｒ信号は、シフトレジスタ１２ｂ-6に供給されるとともに、アンド回路１２ｂ-10 の他方の入力端およびバッファ回路１２ｂ-13 にそれぞれ供給される。Ｒｅｖ信号は、シフトレジスタ１２ｂ-6に供給されるとともに、アンド回路１２ｂ-11 の他方の入力端およびバッファ回路１２ｂ-12 にそれぞれ供給される。

表示出力端子１２ａ-9，１２ｂ-9は、それぞれ、接続されるアドレス線の本数に応じて設けられる。たとえば、アドレス線の本数（総数）をＮとし、１つのアドレス線駆動回路におけるドライバチップの個数をｃとすると、各ドライバチップにはＮ／ｃの分だけ表示出力端子が用意される。

なお、クロック信号入力端子１２ａ-3，１２ｂ-3には、それぞれ、３：１インターレース制御回路１１０からクロック信号ＣＬＫが供給されるようになっており、このクロック信号ＣＬＫによって、ドライバチップ１２ａ，１２ｂは表示制御信号を転送する仕様となっている。

ここで、本実施形態の場合、アドレス線駆動回路１１ａは、液晶表示パネル１０の画面の上端側から順に１，２，…，Ｎラインというように、各ドライバチップ１２ａ，１２ｂのアドレス線が割り付けられており、逆に、アドレス線駆動回路１１ｂは、画面の下端側から順に１，２，…，Ｎラインというように、各ドライバチップ１２ａ，１２ｂのアドレス線が割り付けられている。そこで、アドレス線駆動回路１１ａを制御して、たとえば画面の上端から順に１，２，…，Ｎラインというようにアドレス線を駆動させる場合のデータ転送方向を順方向（Ｕ／Ｄ制御信号“ＨＩＧＨ”＝ＵＰ）とし、アドレス線駆動回路１１ｂを制御して、たとえば画面の上端から順に１，２，…，Ｎラインというようにアドレス線を駆動させる場合のデータ転送方向を逆方向（Ｕ／Ｄ制御信号“ＬＯＷ”＝ＤＯＷＮ）として、以下に説明する。

図３は、上記した構成のアドレス線駆動回路１１ａ，１１ｂの動作を説明するために示すものである。便宜上、この図では、ドライバチップ１２ａ，１２ｂにおける表示出力端子１２ａ-9，１２ｂ-9の個数をそれぞれ“４”とした場合について示している。

たとえば、アドレス線駆動回路１１ａ，１１ｂにおいて、データ入／出力端子１２ａ-1のデータ取り込み方向を設定するためのＤＩＲ信号がハイレベルのＦｏｒ信号のとき、３：１インターレース制御回路１１０からの表示制御信号（Ｄａｔａ）が、データ入／出力端子１２ａ-1を介して、ドライバチップ１２ａの内部に取り込まれる。そして、この表示制御信号は、アンド回路１２ａ-10 を介して、シフトレジスタ１２ａ-6に送られる。すなわち、アンド回路１２ａ-10 にハイレベルのＦｏｒ信号が供給されることにより、３：１インターレース制御回路１１０からの表示制御信号は、シフトレジスタ１２ａ-6に転送される。

シフトレジスタ１２ａ-6に送られた表示制御信号は、バッファ回路１２ａ-13 に、データ出／入力端子１２ａ-2のデータ取り込み方向を設定するためのＤＩＲ信号であるハイレベルのＦｏｒ信号が供給されることにより、そのデータ出／入力端子１２ａ-2を介して、ドライバチップ１２ｂのデータ入／出力端子１２ｂ-1に送られる。

この表示制御信号は、データ入／出力端子１２ｂ-1のデータ取り込み方向を設定するためのＤＩＲ信号であるハイレベルのＦｏｒ信号がアンド回路１２ｂ-10 に供給されることにより、そのデータ入／出力端子１２ｂ-1を介して、ドライバチップ１２ｂの内部に取り込まれる。そして、この表示制御信号は、アンド回路１２ｂ-10 を介して、シフトレジスタ１２ｂ-6に送られる。

これに対し、シフトレジスタ１２ｂ-6内の表示制御信号は、バッファ回路１２ｂ-12 に、データ入／出力端子１２ｂ-1のデータ取り込み方向を設定するためのＤＩＲ信号であるハイレベルのＲｅｖ信号が供給されることにより、そのデータ入／出力端子１２ｂ-1を介して、ドライバチップ１２ａのデータ出／入力端子１２ａ-2に送られる。

また、シフトレジスタ１２ａ-6内の表示制御信号は、バッファ回路１２ａ-12 に、データ入／出力端子１２ａ-1のデータ取り込み方向を設定するためのＤＩＲ信号であるハイレベルのＲｅｖ信号が供給されることにより、そのデータ入／出力端子１２ａ-1を介して、３：１インターレース制御回路１１０に送られる。

アドレス線駆動回路１１ａにおいては、ＵＰ信号の供給時、つまりシフトレジスタ１２ａ-6，１２ｂ-6でのデータ転送方向を切り替えるためのＵ／Ｄ制御信号が“ＨＩＧＨ”のとき、シフトレジスタ１２ａ-6内の表示制御信号は、クロック信号ＣＬＫによって、レベルシフタ１２ａ-7および出力バッファ１２ａ-8を転送される。そして、アドレス線を１ラインごとに駆動するために、順次、対応する表示出力端子１２ａ-9より出力される。同様に、シフトレジスタ１２ｂ-6内の表示制御信号は、クロック信号ＣＬＫによって、レベルシフタ１２ｂ-7および出力バッファ１２ｂ-8を転送される。そして、アドレス線を１ラインごとに駆動するために、順次、対応する表示出力端子１２ｂ-9より出力される。

一方、アドレス線駆動回路１１ｂにおいては、ＤＯＷＮ信号の供給時、つまりシフトレジスタ１２ａ-6，１２ｂ-6でのデータ転送方向を切り替えるためのＵ／Ｄ制御信号が“ＬＯＷ”のとき、シフトレジスタ１２ａ-6内の表示制御信号は、クロック信号ＣＬＫによって、レベルシフタ１２ａ-7および出力バッファ１２ａ-8を転送される。そして、アドレス線を１ラインごとに駆動するために、順次、対応する表示出力端子１２ａ-9より出力される。同様に、シフトレジスタ１２ｂ-6内の表示制御信号は、クロック信号ＣＬＫによって、レベルシフタ１２ｂ-7および出力バッファ１２ｂ-8を転送される。そして、アドレス線を１ラインごとに駆動するために、順次、対応する表示出力端子１２ｂ-9より出力される。

このように、シフトレジスタ１２ａ-6，１２ｂ-6でのデータ転送方向を切り替えるためのＵ／Ｄ制御信号とは別に、データ入／出力端子１２ａ-1，１２ｂ-1およびデータ出／入力端子１２ａ-2，１２ｂ-2のデータ取り込み方向を設定するためのＤＩＲ信号が設けられている。これにより、たとえば図３に示すように、途中で、シフトレジスタ１２ａ-6でのデータ転送方向を逆転させるようにＵ／Ｄ制御信号を切り替えたとしても、シフトレジスタ１２ａ-6からの表示制御信号Ｄａが、３：１インターレース制御回路１１０からの表示制御信号Ｄｂと衝突するといった不具合を改善できる。すなわち、Ｕ／Ｄ制御信号を“ＨＩＧＨ”の状態（ＵＰ信号）から“ＬＯＷ”の状態（ＤＯＷＮ信号）に切り替えても、データ取り込み方向はそのままで、データ入／出力端子１２ａ-1側が出力状態になることがないので、たとえ３：１インターレース制御回路１１０から表示制御信号Ｄｂが送り続けられたとしても、シフトレジスタ１２ａ-6からの表示制御信号Ｄａと衝突することはない。ゆえに、異なる表示制御信号Ｄａ，Ｄｂが発生し、消費電流の増大による消費電流異常といった誤動作を防止することが可能となるものである。

また、たとえば図３に示すように、途中で、シフトレジスタ１２ａ-6でのデータ転送方向を逆転させるようにＵ／Ｄ制御信号を切り替えたとしても、データ取り込み方向はそのままなので、最終段であるドライバチップ１２ｂの最終のデータ出／入力端子１２ｂ-2側が入力状態になることはない。したがって、本来は“ＬＯＷ”に固定されるべき、データ出／入力端子１２ｂ-2のオープン入力を誤認識し、表示出力端子１２ｂ-9から意図しないデータＤｃが出力されるといった不具合を改善できる。ゆえに、表示不良といった誤動作を防止することが可能となるものである。

上記したように、シフトレジスタでのデータ転送方向を切り替えるためのＵ／Ｄ制御信号とは別に、データ取り込み方向を設定するためのＤＩＲ信号を設けるようにしている。すなわち、表示制御信号の転送方向の切り替え制御機能をもつアドレス線駆動回路において、Ｕ／Ｄ制御信号とＤＩＲ信号とをそれぞれ用意するようにしている。これにより、シフトレジスタのデータ転送方向の切り替えとデータ取り込み方向の設定とを、互いに独立させて制御することが可能となる。したがって、表示中に表示制御信号の転送方向を切り替えて使用する際にも、表示不良および消費電流異常といった誤動作を防止でき、常に正常動作することが可能となるものである。

［第２の実施形態］
図４は、本発明の第２の実施形態にしたがった、アドレス線駆動回路の構成例を示すものである。なお、図２のアドレス線駆動回路と同一部分には同一符号を付し、ここでの詳しい説明は割愛する。

本実施形態の場合、ドライバチップ（Ｃｈｉｐ１，Ｃｈｉｐ２）１２ａ’，１２ｂ’には、それぞれ、次段のドライバチップに転送された表示制御信号を保持するための、ダミーのシフトレジスタ（Ｓ／Ｒ（ｍ））１２ａ-21 ，１２ｂ-21 およびダミーのシフトレジスタ１２ａ-22 ，１２ｂ-22 が設けられている。すなわち、ドライバチップ１２ａ’，１２ｂ’は同一の構成とされ、ドライバチップ１２ａ’にはシフトレジスタ１２ａ-21 およびシフトレジスタ１２ａ-22 が、ドライバチップ１２ｂ’にはシフトレジスタ１２ｂ-21 およびシフトレジスタ１２ｂ-22 が、それぞれ追加されている。

シフトレジスタ１２ａ-21 ，１２ｂ-21 およびシフトレジスタ１２ａ-22 ，１２ｂ-22 には、それぞれ、シフトレジスタ（Ｓ／Ｒ（ｎ））１２ａ-6，１２ｂ-6でのデータ転送方向を切り替えるためのＵ／Ｄ制御信号（ＵＰ信号／ＤＯＷＮ信号）が供給されるようになっている。

シフトレジスタ１２ａ-21 には、シフトレジスタ１２ａ-6およびバッファ回路１２ａ-12 の入力端が接続されている。また、シフトレジスタ１２ａ-21 は、アンド回路１２ａ-23 の一方の入力端に接続されている。アンド回路１２ａ-23 の他方の入力端には、データ取り込み方向を設定するためのＤＩＲ信号であるＲｅｖ信号が供給されるようになっている。アンド回路１２ａ-23 の出力端は、オア回路１２ａ-24 の一方の入力端に接続されている。オア回路１２ａ-24 の他方の入力端には、アンド回路１２ａ-10 の出力端が接続されている。オア回路１２ａ-24 の出力端は、シフトレジスタ１２ａ-6に接続されている。

シフトレジスタ１２ａ-22 には、シフトレジスタ１２ａ-6およびバッファ回路１２ａ-13 の入力端が接続されている。また、シフトレジスタ１２ａ-22 は、アンド回路１２ａ-25 の一方の入力端に接続されている。アンド回路１２ａ-25 の他方の入力端には、データ取り込み方向を設定するためのＤＩＲ信号であるＦｏｒ信号が供給されるようになっている。アンド回路１２ａ-25 の出力端は、オア回路１２ａ-26 の一方の入力端に接続されている。オア回路１２ａ-26 の他方の入力端には、アンド回路１２ａ-11 の出力端が接続されている。オア回路１２ａ-26 の出力端は、シフトレジスタ１２ａ-6に接続されている。

同様に、シフトレジスタ１２ｂ-21 には、シフトレジスタ１２ｂ-6およびバッファ回路１２ｂ-12 の入力端が接続されている。また、シフトレジスタ１２ｂ-21 は、アンド回路１２ｂ-23 の一方の入力端に接続されている。アンド回路１２ｂ-23 の他方の入力端には、データ取り込み方向を設定するためのＤＩＲ信号であるＲｅｖ信号が供給されるようになっている。アンド回路１２ｂ-23 の出力端は、オア回路１２ｂ-24 の一方の入力端に接続されている。オア回路１２ｂ-24 の他方の入力端には、アンド回路１２ｂ-10 の出力端が接続されている。オア回路１２ｂ-24 の出力端は、シフトレジスタ１２ｂ-6に接続されている。

シフトレジスタ１２ｂ-22 には、シフトレジスタ１２ｂ-6およびバッファ回路１２ｂ-13 の入力端が接続されている。また、シフトレジスタ１２ｂ-22 は、アンド回路１２ｂ-25 の一方の入力端に接続されている。アンド回路１２ｂ-25 の他方の入力端には、データ取り込み方向を設定するためのＤＩＲ信号であるＦｏｒ信号が供給されるようになっている。アンド回路１２ｂ-25 の出力端は、オア回路１２ｂ-26 の一方の入力端に接続されている。オア回路１２ｂ-26 の他方の入力端には、アンド回路１２ｂ-11 の出力端が接続されている。オア回路１２ｂ-26 の出力端は、シフトレジスタ１２ｂ-6に接続されている。

本実施形態の構成において、たとえば図５に示すように、ドライバチップ１２ａ’からドライバチップ１２ｂ’に表示制御信号を転送したとする。このとき、１ドライバチップにより駆動されるアドレス線の本数を２５６とすると、ドライバチップ１２ａ’は、駆動可能なアドレス線以外のアドレス線を駆動させるための、Ｇ２５７，Ｇ２５８，Ｇ２５９，…の表示制御信号をドライバチップ１２ｂ’に転送する。それと同時に、たとえば、Ｇ２５７，Ｇ２５８，Ｇ２５９の表示制御信号を、ダミーのシフトレジスタ１２ｂ-22 に格納するようにする。

この状態において、データ転送方向を切り替えて、ドライバチップ１２ｂ’からドライバチップ１２ａ’に表示制御信号を転送させる際には、ダミーのシフトレジスタ１２ｂ-22 に格納されているＧ２５７，Ｇ２５８，Ｇ２５９の表示制御信号を読み出し、シフトレジスタ１２ａ-6に転送させる。

この動作を図６で示すと、液晶表示パネル１０上の２５７，２５８，２５９ラインにあたるアドレス線のデータは、ドライバチップ１２ｂ’のＤｕｍｍｙ（２５７），Ｄｕｍｍｙ（２５８），Ｄｕｍｍｙ（２５９）にも格納される。よって、データ転送方向が切り替えられて逆転した際には、このダミーのデータを利用することにより、Ｇ２５４，Ｇ２５５，Ｇ２５６に正常な表示制御信号を出力することが可能となる。

上記したように、本実施形態の構成によれば、データ転送方向を切り替えても取り込むことが不可能であった、一旦、次段のドライバチップ１２ｂ’に転送した表示制御信号を、ドライバチップ１２ａ’内に擬似的に取り込むことが可能となる。よって、ドライバチップ１２ａ’，１２ｂ’間を跨いだ逆方向のデータ転送においても、アドレス線を正常に駆動できるようになるものである。

なお、上記した各実施形態においては、いずれもＤＩＲ信号をドライバチップの外部から与えるように構成した場合について説明した。これに限らず、たとえばドライバチップとしては、内部でＤＩＲ信号を生成できるように構成することも可能である。

図７は、上述した第１，第２の実施形態に適用することが可能な、ドライブチップの他の構成例を示すものである。ここでは、図４のドライブチップ１２ａ’を例に説明する。また、ドライブチップ１２ａ’と同一部分には同一符号を付し、詳しい説明は割愛する。

図７に示すように、このドライバチップ（Ｃｈｉｐ１）１１２ａ’の場合、パワーオンリセット回路２０からの制御信号を用いて、データ取り込み方向を設定するためのＤＩＲ信号（Ｆｏｒ信号／Ｒｅｖ信号）を生成するＤＩＲ信号生成回路１２ａ-31 が設けられている。ＤＩＲ信号生成回路１２ａ-31 は、パワーオンリセットの状態でＵ／Ｄ制御信号を取り込むことにより、データ取り込み方向を決定するように構成されている。

図８は、ＤＩＲ信号生成回路１２ａ-31 の構成例を示すものである。ＤＩＲ信号生成回路１２ａ-31 は、たとえば、フリップフロップ（ＬＤ）回路３１ａとインバータ回路３１ｂとを有して構成されている。ＤＩＲ信号生成回路１２ａ-31 は、フリップフロップ回路３１ａによって、パワーオンリセット回路２０からの制御信号とＵ／Ｄ制御信号とからＦｏｒ信号を生成し、そのＦｏｒ信号を直に出力する。また、そのＦｏｒ信号を、インバータ回路３１ｂにより反転させることによって、Ｒｅｖ信号を生成して出力するようになっている。

このように、ＤＩＲ信号の生成に、電源立ち上げ時に使用するパワーオンリセット回路２０からの制御信号を利用することによって、ＤＩＲ信号をドライバチップの外部より供給することなしに、データ取り込み方向を設定できるようになる。しかも、電源が安定に供給されている間は、データ取り込み方向が変化しないので、アドレス線を正常に駆動することが可能となる。

なお、図４に示した構成のドライバチップ１２ａ’に限らず、たとえば図２に示した構成のドライバチップ１２ａにおいて、パワーオンリセット回路２０からの制御信号を利用してＤＩＲ信号の生成を行うように構成することも可能である。すなわち、図２に示した構成のドライバチップ１２ａにおいては、たとえば図９に示すドライバチップ（Ｃｈｉｐ１）１１２ａのように、ＤＩＲ信号生成回路１２ａ-31 を用いてＤＩＲ信号の生成を行うように構成することも可能である。

また、上記した各実施形態においては、表示制御信号の転送方向の切り替え制御機能をもつアドレス線駆動回路であれば、１ラインごとまたは３ラインごとというように、アドレス線の駆動の方式に制限されるものではない。

また、各実施形態にかかるアドレス線駆動回路が用いられる液晶表示装置としては、アドレス線駆動回路が液晶表示パネルの左右両側にそれぞれ配置されているものに限らず、たとえば液晶表示パネルの左右のどちらか一方のみにアドレス線駆動回路が配置されている構成の液晶表示装置にも適用できることは勿論である。

さらに、アドレス線駆動回路としては、少なくとも１つのドライバチップを備えるものであればよい。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、液晶表示装置（ＴＦＴ・ＬＣＤ）の構成例を示すブロック図。 図１に示した液晶表示装置における、アドレス線駆動回路の一例を示す構成図。 図２に示したアドレス線駆動回路の動作を説明するために示すタイミングチャート。 本発明の第２の実施形態にしたがった、アドレス線駆動回路の一例を示す構成図。 図４に示したアドレス線駆動回路の動作を説明するために示すタイミングチャート。 図４に示したアドレス線駆動回路の動作を説明するために示す図。 アドレス線駆動回路を構成する、ドライバチップの他の一例を示す構成図。 図７に示したドライバチップにおける、ＤＩＲ信号生成回路の一例を示す構成図。 アドレス線駆動回路を構成する、ドライバチップのさらに別の一例を示す構成図。

符号の説明

１０…液晶表示パネル、１１ａ，１１ｂ…アドレス線駆動回路、１２ａ，１２ｂ，１２ｃ，１２ａ’，１２ｂ’，１１２ａ，１１２ａ’…ドライバチップ、１２ａ-6，１２ｂ-6…シフトレジスタ、１２ａ-4，１２ｂ-4…Ｕ／Ｄ制御信号入力端子、１２ａ-16 ，１２ａ-17 ，１２ｂ-16 ，１２ｂ-17…インバータ回路、１２ａ-21 ，１２ａ-22 ，１２ｂ-21 ，１２ｂ-22 …ダミーのシフトレジスタ、１２ａ-31 …ＤＩＲ信号生成回路。

Claims (5)

1. 水平走査方向に沿った複数のアドレス線と垂直走査方向に沿った複数の信号線との交差部に、それぞれ画素を構成するための液晶表示素子を有した液晶パネルと、
   前記複数のアドレス線をそれぞれ駆動する、表示制御信号の転送方向切り替え制御機能を備えるアドレス線駆動回路と、
   前記複数の信号線をそれぞれ画像信号電圧により駆動する信号線駆動回路と
   を具備し、
   前記アドレス線駆動回路が、前記表示制御信号を取り込むシフトレジスタと、前記シフトレジスタでの前記表示制御信号の転送方向を切り替えるための切り替え回路と、前記表示制御信号の取り込み方向を設定するための設定回路と、を有してなることを特徴とする液晶表示装置。
2. 水平走査方向に沿った複数のアドレス線と垂直走査方向に沿った複数の信号線との交差部に、それぞれ画素を構成するための液晶表示素子を有した液晶パネルの、前記複数のアドレス線をそれぞれ駆動する、表示制御信号の転送方向切り替え制御機能を備える液晶表示装置の駆動回路であって、
   前記駆動回路は少なくとも１つの半導体集積回路を含み、
   前記少なくとも１つの半導体集積回路は、
   前記表示制御信号を取り込むシフトレジスタと、
   前記シフトレジスタでの前記表示制御信号の転送方向を切り替えるための切り替え信号を生成する切り替え回路と、
   前記表示制御信号の取り込み方向を設定するための設定信号を生成する設定回路と
   を具備したことを特徴とする駆動回路。
3. 前記設定回路は、前記少なくとも１つの半導体集積回路の外部より供給される制御信号をもとに、前記設定信号を生成するものであることを特徴とする請求項２に記載の駆動回路。
4. 前記設定回路は、パワーオンリセット信号と前記切り替え信号とをもとに、前記設定信号を生成するものであることを特徴とする請求項２に記載の駆動回路。
5. 前記少なくとも１つの半導体集積回路は、さらに、次段の半導体集積回路に転送された前記表示制御信号の、少なくとも一部の表示制御信号を格納するダミーのシフトレジスタを備えることを特徴とする請求項２に記載の駆動回路。

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