CN107507554B - 移位寄存器 - Google Patents

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Abstract

本公开提供一种移位寄存器，包含第一控制电路、升压电路、驱动电路与下拉电路。第一控制电路接收第一驱动信号、第二驱动信号、第一电源信号与第二电源信号并输出控制信号。升压电路接收第一驱动信号、第二驱动信号、第三驱动信号、第四驱动信号、第一电源信号与第二电源信号并调控控制信号。驱动电路接收控制信号与第一时钟信号并输出第五驱动信号。下拉电路接收第二时钟信号并下拉第五驱动信号。其中，第一驱动信号、第三驱动信号、第五驱动信号、第四驱动信号与第二驱动信号按序两两之间具有时间差。本发明的移位寄存器可以改善驱动信号的上升时间与下降时间，并使得移位寄存器具有较佳的驱动力。

Description

移位寄存器
技术领域
本发明涉及一种移位寄存器，特别是一种具有较佳驱动能力的移位寄存器。
背景技术
显示面板因具有低功率消耗、超薄量轻、色彩饱和度高、寿命长等优点成为现代显示科技产品的主流之一。为了降低显示面板的制造成本并缩短其制造周期，近年来已发展出将栅极驱动器直接整合于显示面板的基板上以取代传统栅极驱动芯片的使用的栅极驱动电路基板(Gate on array，GOA)技术。
栅极驱动器包含多个级移位寄存器，并用以经由多个扫描线提供多个驱动信号至像素阵列，以驱动像素阵列的多个像素单元显示画面。随着显示面板的尺寸以及分辨率与日俱增，像素阵列所涵盖的像素单元的数目以及所需的扫描线的数目亦随之提升。为了能在显示面板的固定更新频率，例如60赫兹(Hz)中驱动更多的像素单元，各移位寄存器通过扫描线输出驱动信号的输出周期就必须缩短。
然而，在提高分辨率的发展趋势下，会缩短各移位寄存器的输出周期，倘若移位寄存器的驱动能力不足时，例如驱动信号的上升时间(rising time)及/或下降时间(fallingtime)过长时，容易导致像素单元载入错误的显示数据，进而影响显示面板的显示品质。
发明内容
在一实施例中，一种移位寄存器包含第一控制电路、升压电路、驱动电路以及下拉电路。第一控制电路接收第一驱动信号、第二驱动信号、第一电源信号与第二电源信号并输出控制信号。升压电路接收第一驱动信号、第二驱动信号、第三驱动信号、第四驱动信号、第一电源信号与第二电源信号并调控控制信号。驱动电路接收控制信号与第一时钟信号并输出第五驱动信号。下拉电路接收第二时钟信号并下拉第五驱动信号。其中，第一驱动信号、第三驱动信号、第五驱动信号、第四驱动信号与第二驱动信号按序两两之间具有时间差，第二电源信号的电平不同于第一电源信号的电平，且第二时钟信号的相位不同于第一时钟信号的相位。
综上所述，本发明实施例的移位寄存器，其在驱动电路输出的驱动信号开始充电前以及开始放电前，通过升压电路将控制信号拉至更高的电平，以通过增强驱动电路的充电及放电能力来改善驱动信号的上升时间与下降时间，并使得移位寄存器具有较佳的驱动力。此外，本发明实施例的移位寄存器，其升压电路的电路架构具有元件配置以及信号配置的对称性，使移位寄存器具有双向操作能力，即无论其所应用的显示面板是在以正扫或反扫方式的驱动下，移位寄存器皆可对控制信号进行调控，借此决定驱动信号的输出。
以下在实施方式中详细叙述本发明的详细特征及优点，其内容足以使任何本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求及附图，任何本领域技术人员可轻易地理解本发明相关的目的及优点。
附图说明
图1为显示面板的一实施例的概要示意图。
图2为移位寄存器的一实施例的电路示意图。
图3为移位寄存器进行移位操作时各信号的一实施例的概要示意图。
图4为移位寄存器进行移位操作时各信号的另一实施例的概要示意图。
图5为栅极驱动器进行运行时的信号的一实施例的概要示意图。
附图标记说明：
100 显示面板 110 像素单元
120 数据驱动器 130 栅极驱动器
A 节点 B 节点
C1 串接电容组 C11 第一电容
C12 第二电容 C2 第一电容
CK1 第一时钟信号 CK2 第二时钟信号
CK3 第三时钟信号 CK4 第四时钟信号
D1-Dx 数据线 Ds1-Dsx 显示数据
G(1)-G(y) 驱动信号 G(n-2) 第一驱动信号
G(n-1) 第三驱动信号 G(n) (第五)驱动信号
G(n+1) 第四驱动信号 G(n+2) 第二驱动信号
L1-Ly 栅极线 L(n-2) 栅极线
L(n-1) 栅极线 Ln 栅极线
L(n+1) 栅极线 L(n+2) 栅极线
Pn 稳压信号 Qn 控制信号
Rn 移位寄存器
Rn1 第一控制电路 Rn2 升压电路
Rn3 驱动电路 Rn4 下拉电路
Rn5 第一稳压电路 Rn6 第二控制电路
Rn7 第二稳压电路 SW1 第一开关模块
SW2 第二开关模块 T1 第一控制晶体管
T2 第二控制晶体管 T3 第一晶体管
T4 第二晶体管 T5 第三晶体管
T6 第四晶体管 T7 第一驱动晶体管
T8 第一下拉晶体管 T9 第一稳压晶体管
T10 第一控制晶体管 T11 第二稳压晶体管
t1-t10 时段 tc 时间差
td 时间差 V1 第一电源信号
V2 第二电源信号 V3 低电平信号
VQ1-VQ5 电压电平 Z1 第一电源线
Z2 第二电源线 Z3 第三电源线
tv 时间差 STV1 第一开始信号
STV2 第二开始信号 VEND1 第一结束信号
VEND2 第二结束信号
具体实施方式
图1为显示面板的一实施例的概要示意图。请参阅图1，显示面板100包含多条信号线D1-Dx、多条栅极线L1-Ly、多个像素单元110、数据驱动器120以及栅极驱动器130。其中，x、y为大于1的正整数。多条信号线D1-Dx耦接于数据驱动器120。多条栅极线L1-Ly耦接于栅极驱动器130。多个像素单元110以阵列形式排列，且各像素单元110耦接至多条信号线D1-Dx之一与多条栅极线L1-Ly之一。
数据驱动器120用以输出多个显示数据Ds1-Dsx至数据线D1-Dx。栅极驱动器130用以按序产生多个驱动信号G(1)-G(y)至栅极线L1-Ly。因此，耦接于栅极线L1-Ly上的像素单元110可根据驱动信号G(1)-G(y)的驱使从对应的数据线D1-Dx接收对应的显示数据Ds1-Dsx，并且依据所接收的显示数据Ds1-Dsx进行显示。
在一实施例中，栅极驱动器130包含多级移位寄存器。于此，栅极驱动器130总共可包含y级移位寄存器，且每一级移位寄存器可用以产生多个驱动信号G(1)-G(y)中之一至对应的栅极线L1-Ly，且每一级移位寄存器在每一帧(frame)中执行一次移位操作。
在一实施例中，栅极驱动器130可以正扫方式驱动其多个级暂存器按序产生驱动信号G(1)-G(y)，亦即，此时栅极驱动器130是从第1级的移位寄存器开始驱动，使得第1级的移位寄存器输出驱动信号G(1)后，继续驱动第2级的移位寄存器以使得第2级的移位寄存器驱动信号，并且以此顺序按序驱动，直至驱动第y级的移位寄存器输出驱动信号G(y)。而在另一实施例中，栅极驱动器130亦可以反扫方式驱动其多个级暂存器按序产生驱动信号G(y)-G(1)，亦即，此时栅极驱动器130是从第y级的移位寄存器开始驱动，使得第y级的移位寄存器输出驱动信号G(y)后，继续驱动第y-1级的移位寄存器以使得第y-1级的移位寄存器驱动信号G(y-1)，并且以此顺序按序驱动，直至驱动第1级的移位寄存器输出驱动信号G(1)。
图2为移位寄存器的一实施例的电路示意图。请参阅图1与图2，于此，以多个级移位寄存器中的第n级的移位寄存器Rn为例来进行说明。其中，n为大于等于1且小于等于y的正整数。
以下，需注意的是，「第一」、「第二」、「第三」、「第四」、「第五」一词皆非用以限定接述于其后方的元件(如，晶体管、电容)或信号(如驱动信号)的顺序。
移位寄存器Rn耦接于栅极线Ln，且移位寄存器Rn用以产生驱动信号G(n)(即为后述的第五驱动信号G(n))至栅极线Ln。移位寄存器Rn包含第一控制电路Rn1、升压电路Rn2、驱动电路Rn3以及下拉电路Rn4。升压电路Rn2耦接于第一控制电路Rn1与驱动电路Rn3，且下拉电路Rn4耦接于驱动电路Rn3。
第一控制电路Rn1用以接收第一驱动信号G(n-2)、第二驱动信号G(n+2)、第一电源信号V1与第二电源信号V2，并且用以输出控制信号Qn。其中，第一驱动信号G(n-2)是由第n-2级的移位寄存器经由栅极线L(n-2)所提供的，第二驱动信号G(n+2)是由第n+2级的移位寄存器经由栅极线L(n+2)所提供的，第一电源信号V1是由电源电路(图未示)经由第一电源线Z1所提供的，且第二电源信号V2是由电源电路经由第二电源线Z2所提供的。换言之，第一控制电路Rn1耦接栅极线L(n-2)、栅极线L(n+2)、第一电源线Z1与第二电源线Z2。
于此，第一电源信号V1的电平不同于第二电源信号V2的电平。在一实施例中，第一电源信号V1与第二电源信号V2其中的一者为正电位，而第一电源信号V1与第二电源信号V2其中的另一者为负电位。在另一实施例中，第一电源信号V1与第二电源信号V2其中的一者为供电电压，而第一电源信号V1与第二电源信号V2其中的另一者为参考电压。
在一实施例中，当栅极驱动器130是以正扫方式(即由第1级的移位寄存器朝第y级的移位寄存器的方向)按序产生多个驱动信号G(1)-G(y)时，第一电源信号V1的电平为高电位，且第二电源信号V2的电平为低电位。举例而言，此时第一电源信号V1的电平可为15伏特(V)，且第二电源信号V2的电平可为-12伏特(V)。而当栅极驱动器130是以反扫方式(即由第y级的移位寄存器朝第1级的移位寄存器的方向)按序产生多个驱动信号G(y)-G(1)时，第一电源信号V1的电平则为低电位，且第二电源信号V2的电平为高电位，例如，此时第一电源信号V1的电平可为-12伏特(V)，且第二电源信号V2的电平可为15伏特(V)，但本发明并非以此为限。
在一实施例中，第一控制电路Rn1包含第一控制晶体管T1以及第二控制晶体管T2。第一控制晶体管T1的第一端耦接至第一电源线Z1，并接收第一电源信号V1。第一控制晶体管T1的控制端耦接至栅极线L(n-2)，并接收第一驱动信号G(n-2)。第二控制晶体管T2的第一端耦接至第二电源线Z2，并接收第二电源信号V2。第二控制晶体管T2的控制端耦接至栅极线L(n+2)，并接收第二驱动信号G(n+2)。第二控制晶体管T2的第二端耦接至第一晶体管T1的第二端，并且与第一晶体管T1的第二端共同产生控制信号Qn。
升压电路Rn2耦接于第一控制电路Rn1与驱动电路Rn3之间。升压电路Rn2用以接收第一驱动信号G(n-2)、第二驱动信号G(n+2)、第三驱动信号G(n-1)、第四驱动信号G(n+1)、第一电源信号V1与第二电源信号V2，并且用以调控控制信号Qn。其中，第三驱动信号G(n-1)是由第n-1级的移位寄存器经由栅极线L(n-1)所提供的，且第四驱动信号G(n+1)是由第n+1级的移位寄存器经由栅极线L(n+1)所提供的。
在一实施例中，升压电路Rn2包含串接电容组C1、第一开关模块SW1以及第二开关模块SW2。串接电容组C1耦接于第一控制电路Rn1与驱动电路Rn3，且第一开关模块SW1与第二开关模块SW2皆耦接于串接电容组C1。
第一开关模块SW1受控于第二驱动信号G(n+2)与第四驱动信号G(n+1)，并根据第二驱动信号G(n+2)与第四驱动信号G(n+1)调整串接电容组C1对于控制信号Qn的电平的调控量。于此，第一开关模块SW1是根据第二驱动信号G(n+2)控制栅极线L(n+1)与串接电容组C1之间的电性导通，并且根据第四驱动信号G(n+1)控制第一电源线Z1与串接电容组C1之间的电性导通，以通过串接电容组C1与栅极线L(n+1)、第一电源线Z1之间的导通与否来调控控制信号Qn的电平。
第二开关模块SW2受控于第一驱动信号G(n-2)与第三驱动信号G(n-1)，并根据第一驱动信号G(n-2)与第三驱动信号G(n-1)调整串接电容组C1对于控制信号Qn的电平的调控量。于此，第二开关模块SW2是根据第一驱动信号G(n-2)控制栅极线L(n-1)与串接电容组C1之间的电性导通，并且根据第三驱动信号G(n-1)控制第二电源线Z2与串接电容组C1之间的电性导通，以通过串接电容组C1与栅极线L(n-1)、第二电源线Z2之间的导通与否来调控控制信号Qn的电平。
在一实施例中，串接电容组C1包含第一电容C11与第二电容C12，第一开关模块SW1包含第一晶体管T3与第二晶体管T4，且第二开关模块SW2包含第三晶体管T5与第四晶体管T6。
第一电容C11的第一端耦接于第一控制晶体管T1的第二端以及第二控制晶体管T2的第二端。第一电容C11的第二端与第二电容C12的第一端耦接于节点A，且第二电容C12的第二端耦接于节点B。第一晶体管T3的第一端耦接至栅极线L(n+1)，第一晶体管T3的控制端耦接至栅极线L(n+2)，且第一晶体管T3的第二端耦接于节点A。第二晶体管T4的第一端耦接至第一电源线Z1，第二晶体管T4的控制端耦接至栅极线L(n+1)，且第二晶体管T4的第二端耦接至节点B。第三晶体管T5的第一端耦接至栅极线L(n-1)，第三晶体管T5的控制端耦接至栅极线L(n-2)，且第三晶体管T5的第二端耦接至节点A。第四晶体管T6的第一端耦接至第二电源线Z2，第四晶体管T6的控制端耦接至栅极线L(n-1)，且第四晶体管T6的第二端耦接至节点B。
第一晶体管T3接收第二驱动信号G(n+2)与第四驱动信号G(n+1)，且根据第二驱动信号G(n+2)决定第四驱动信号G(n+1)与第一电容C11之间的电性连接。第二晶体管T4接收第四驱动信号G(n+1)与第一电源信号V1，且根据第四驱动信号G(n+1)决定第一电源信号V1与第二电容C12之间的电性连接。第三晶体管T5接收第一驱动信号G(n-2)与第三驱动信号G(n-1)，且根据第一驱动信号G(n-2)决定第三驱动信号G(n-1)与第一电容C11之间的电性连接。第四晶体管T6接收第三驱动信号G(n-1)与第二电源信号V2，且根据第三驱动信号G(n-1)决定第二电源信号V2与第二电容C12之间的电性连接。第二电容C12根据第二晶体管T4以及第四晶体管T6于节点B所造成的电平变化来调整节点A的电平，且第一电容C11根据第一晶体管T3以及第三晶体管T5于节点A所造成的电平变化以及第二电容C12对节点A的电平的调整量来调整其第一端所接收的控制信号Qn的电平。
在一实施例中，当栅极驱动器130是以正扫方式进行驱动时，第一驱动信号G(n-2)、第三驱动信号G(n-1)、第五驱动信号G(n)、第四驱动信号G(n+1)与第二驱动信号G(n+2)是依此顺序循序产生。而在另一实施例中，当栅极驱动器130是以反扫方式进行驱动时，则是以第二驱动信号G(n+2)、第四驱动信号G(n+1)、第五驱动信号G(n)、第三驱动信号G(n-1)与第一驱动信号G(n-2)的顺序循序产生。
在升压电路Rn2的电路架构中，同一节点上的元件配置可具有对称性。例如，在A节点上共耦接有两个晶体管(即第一晶体管T3与第三晶体管T5)，且此二晶体管的宽长比可大致上相同。并且，在B节点上共耦接有两个晶体管(即第二晶体管T4与第四晶体管T6)，且此二晶体管的宽长比可大致上相同。
此外，在升压电路Rn2的电路架构中，同一节点上的信号配置亦可具有对称性。例如耦接于同一节点A的第一晶体管T3与第三晶体管T5，第一晶体管T3的控制端所接收到的信号与第三晶体管T5的控制端所接收到的信号为对称的，且第一晶体管T3的第一端所接收到的信号与第三晶体管T5的第一端所接收到的信号亦为对称的。并且，耦接于同一节点B的第二晶体管T4与第四晶体管T6，第二晶体管T4的控制端所接收到的信号与第四晶体管T6的控制端所接收到的信号为对称的，且第二晶体管T4的第一端所接收到的信号与第四晶体管T6的第一端所接收到的信号亦为对称的。于此，所述的信号配置的对称性是指信号顺序的相对或信号电平的相对。
其中，可以耦接于同一节点A的第一晶体管T3与第三晶体管T5为例来说明所述的信号顺序的相对。如图2所示，第一晶体管T3的控制端接收第二驱动信号G(n+2)，第三晶体管T5的控制端接收第一驱动信号G(n-2)，且在栅极驱动器130是以正扫方式驱动的情况下，第二驱动信号G(n+2)为在第五驱动信号G(n)后的第两个产生的信号，且第一驱动信号G(n-2)为在第五驱动信号G(n)前的第两个产生的信号。反之，在栅极驱动器130是以反扫方式驱动的情况下，第二驱动信号G(n+2)则为在第五驱动信号G(n)前的第两个产生的信号，且第一驱动信号G(n-2)为在第五驱动信号G(n)后的第两个产生的信号。换言之，无论是在以正扫方式或反扫方式驱动的情况下，第二驱动信号G(n+2)和第一驱动信号G(n-2)皆是以第五驱动信号G(n)为中心而呈现顺序上的相对。
此外，可以耦接于同一节点B的第二晶体管T4与第四晶体管T6为例来说明所述的信号电平的相对。如图2所示，第二晶体管T4的第一端接收第一电源信号V1，第四晶体管T6的第一端所接收第二电源信号V2，且在栅极驱动器130是以正扫方式驱动的情况下，第一电源信号V1是高电位，且第二电源信号V2相对地为低电位。反之，在栅极驱动器130是以反扫方式驱动的情况下，当第一电源信号V1则为低电位时，且第二电源信号V2相对地为高电位。换言之，无论是在以正扫方式或反扫方式驱动的情况下，第一电源信号V1与第二电源信号V2皆在其信号电平上相对。
因此，升压电路Rn2可因其电路架构中的元件配置的对称性以及信号配置的对称性，使得无论是以正扫方式或反扫方式进行驱动，升压电路Rn2都可对控制信号Qn的电平进行调控。
在一实施例中，驱动电路Rn3包含第一驱动晶体管T7。第一驱动晶体管T7的第一端接收第一时钟信号CK1。第一驱动晶体管T7的控制端耦接至第一控制晶体管T1的第二端、第二控制晶体管T2的第二端以及第一电容C11的第一端，并且接收控制信号Qn。第一驱动晶体管T7的第二端耦接至栅极线Ln，并且输出第五驱动信号G(n)。
在一实施例中，下拉电路Rn4包含第一下拉晶体管T8。第一下拉晶体管T8的第一端耦接至第一驱动晶体管T7的第二端，第一下拉晶体管T8的控制端接收第二时钟信号CK2，且第一下拉晶体管T8的第二端耦接至第三电源线Z3。其中，第三电源线Z3用以提供低电平信号V3。于此，第一下拉晶体管T8可根据第二时钟信号CK2决定是否将第五驱动信号G(n)的电平下拉至低电平信号V3的电平。
在一实施例中，当栅极驱动器130是以正扫方式按序产生多个驱动信号G(1)-G(y)时，第三电源线Z3与第二电源线Z2可为同一条电源线而用以提供相同的电平。换言之，此时低电平信号V3的电平大致上相同于第二电源信号V2的电平，且第一电源信号V1的电平大于低电平信号V3的电平。而当栅极驱动器130是以反扫方式按序产生多个驱动信号G(y)-G(1)时，第三电源线Z3与第一电源线Z1可为同一条电源线而用以提供相同的电平。换言之，此时低电平信号V3的电平大致上相同于第一电源信号V1的电平，且第二电源信号V2的电平大于低电平信号V3的电平。但本发明并非以此为限。
在一实施例中，移位寄存器Rn还包含第一稳压电路Rn5。第一稳压电路Rn5耦接于栅极线Ln。第一稳压电路Rn5用以接收稳压信号Pn，并对第五驱动信号G(n)进行稳压。
在一实施例中，第一稳压电路Rn5包含第一稳压晶体管T9。第一稳压晶体管T9的第一端耦接至栅极线Ln，并接收第五驱动信号G(n)。第一稳压晶体管T9的控制端接收稳压信号Pn。第一稳压晶体管T9的第二端耦接至第三电源线Z3，并接收低电平信号V3。
在一实施例中，移位寄存器Rn还包含第二控制电路Rn6。第二控制电路Rn6耦接于第一稳压电路Rn5，且第二控制电路Rn6可用以提供稳压信号Pn给第一稳压电路Rn5。
在一实施例中，第二控制电路Rn6包含第一电容C2与第一控制晶体管T10。第一电容C2的第一端接收第一时钟信号CK1。第一控制晶体管T10的第一端耦接至第一电容C2的第二端与第一稳压晶体管T9的控制端，并且与第一电容C2的第二端共同输出稳压信号Pn至第一稳压晶体管T9的控制端。第一稳压晶体管T9的第二端耦接至第三电源线Z3，并接收低电平信号V3。
在一实施例中，移位寄存器Rn还包含第二稳压电路Rn7。第二稳压电路Rn7耦接于驱动电路Rn3以及第二控制电路Rn6。第二稳压电路Rn7用以接收稳压信号Pn，并对控制信号Qn进行稳压。
在一实施例中，第二稳压电路Rn7包含第二稳压晶体管T11。第二稳压晶体管T11的第一端耦接至第一驱动晶体管T7的控制端，并接收控制信号Qn。第二稳压晶体管T11的控制端耦接至第一控制晶体管T10的第一端与第一电容C2的第二端，并接收稳压信号Pn。第二稳压晶体管T11的第二端耦接至第三电源线Z3，并接收低电平信号V3。
图3为移位寄存器进行移位操作时各信号的一实施例的概要示意图。请参阅图1至图3，第一时钟信号CK1的相位不同于第二时钟信号CK2的相位，且第一时钟信号CK1的电平变动时间点早于第二时钟信号CK2的电平变动时间点。
在一实施例中，第一时钟信号CK1的导通期间(即，信号的电平为逻辑1的期间)与第二时钟信号CK2的导通期间彼此不交叠。换言之，在第一时钟信号CK1的电平为逻辑1的期间中，第二时钟信号CK2的电平为逻辑0。同理，在第二时钟信号CK2的电平为逻辑1的期间中，第一时钟信号CK1的电平则为逻辑0。
第一驱动信号G(n-2)、第三驱动信号G(n-1)、第五驱动信号G(n)、第四驱动信号G(n+1)与第二驱动信号G(n+2)按序两两之间具有时间差td。举例而言，第三驱动信号G(n-1)的电平由逻辑0转态至逻辑1的时间点和第一驱动信号G(n-2)的电平由逻辑0转态至逻辑1的时间点之间的差值可为时间差td。第五驱动信号G(n)的电平由逻辑0转态至逻辑1的时间点和第三驱动信号G(n-1)的电平由逻辑0转态至逻辑1的时间点之间的差值可为时间差td。第四驱动信号G(n+1)的电平由逻辑0转态至逻辑1的时间点和第五驱动信号G(n)的电平由逻辑0转态至逻辑1的时间点之间的差值可为时间差td。并且，第二驱动信号G(n+2)的电平由逻辑0转态至逻辑1的时间点和第四驱动信号G(n+1)的电平由逻辑0转态至逻辑1的时间点之间的差值可为时间差td。
在一些实施例中，第一驱动信号G(n-2)的导通期间大致上皆相同于第三驱动信号G(n-1)的导通期间、第五驱动信号G(n)的导通期间、第四驱动信号G(n+1)的导通期间与第二驱动信号G(n+2)的导通期间，且时间差td大致上为二分之一的导通期间，但本发明并非以此为限。
在一实施例中，当栅极驱动器130是以正扫方式进行驱动时，第一驱动信号G(n-2)的电平变动时间点早于第三驱动信号G(n-1)的电平变动时间点、第三驱动信号G(n-1)的电平变动时间点早于第五驱动信号G(n)的电平变动时间点、第五驱动信号G(n)的电平变动时间点早于第四驱动信号G(n+1)的电平变动时间点，并且第四驱动信号G(n+1)的电平变动时间点早于第二驱动信号G(n+2)的电平变动时间点。其中，各信号的电平变动时间点的比较是以各信号同样从逻辑0转态至逻辑1的时间点或者是以同样从逻辑1转态至逻辑0的时间点来进行比较。换言之，第一驱动信号G(n-2)、第三驱动信号G(n-1)、第五驱动信号G(n)、第四驱动信号G(n+1)与第二驱动信号G(n+2)是依此顺序循序产生。相反之，当栅极驱动器130是以反扫方式进行驱动时，第一驱动信号G(n-2)的电平变动时间点晚于第三驱动信号G(n-1)的电平变动时间点、第三驱动信号G(n-1)的电平变动时间点晚于第五驱动信号G(n)的电平变动时间点、第五驱动信号G(n)的电平变动时间点晚于第四驱动信号G(n+1)的电平变动时间点，并且第四驱动信号G(n+1)的电平变动时间点晚于第二驱动信号G(n+2)的电平变动时间点。换言之，此时是以第二驱动信号G(n+2)、第四驱动信号G(n+1)、第五驱动信号G(n)、第三驱动信号G(n-1)与第一驱动信号G(n-2)的顺序循序产生。
在一实施例中，第一驱动信号G(n-2)的导通期间、第三驱动信号G(n-1)的导通期间、第五驱动信号G(n)的导通期间、第四驱动信号G(n+1)的导通期间与第二驱动信号G(n+2)的导通期间按序两两之间可有部分重叠，以达到预先充电。举例而言，第三驱动信号G(n-1)的电平可在第一驱动信号G(n-2)的导通期间中由逻辑0转态至逻辑1。第五驱动信号G(n)的电平可在第三驱动信号G(n-1)的导通期间中由逻辑0转态至逻辑1。第四驱动信号G(n+1)的电平可在第五驱动信号G(n)的导通期间中由逻辑0转态至逻辑1。并且，第二驱动信号G(n+2)的电平可在第四驱动信号G(n+1)的导通期间中由逻辑0转态至逻辑1。
以下将依据移位寄存器Rn的运行时序的一实施例来说明移位寄存器Rn于单帧中的移位操作。于此，假设栅极驱动器130是以正扫方式驱动多个级移位寄存器，第一电源信号V1的电平为VDD，第二电源信号V2的电平以及低电平信号V3的电平为VSS。其中，VDD大于VSS。第一时钟信号CK1与第二时钟信号的最高电平为VDD，第一时钟信号CK1与第二时钟信号的最低电平为VSS。
于时段t1中，第二时钟信号CK2的电平以及第一驱动信号G(n-2)的电平为VDD，且第一时钟信号CK1的电平、第三驱动信号G(n-1)的电平、第四驱动信号G(n+1)的电平以及第二驱动信号G(n+2)的电平为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1导通且第二控制晶体管T2关闭，使得控制信号Qn的电平可因第一控制晶体管T1的导通而往上拉升至电压电平VQ1。
升压电路Rn2的第一晶体管T3因第二驱动信号G(n+2)而关闭，第三晶体管T5因第一驱动信号G(n-2)而导通，且因第三晶体管T5的第一端所接收的第三驱动信号G(n-1)的电平为VSS，因此，节点A的电平可因第三驱动信号G(n-1)而拉至VSS。升压电路Rn2的第二晶体管T4因第四驱动信号G(n+1)而关闭，第四晶体管T6因第三驱动信号G(n-1)而关闭，且节点B的电平为VSS。
驱动电路Rn3的第一驱动晶体管T7因控制信号Qn而导通，但因此时第一驱动晶体管T7的第一端所接收的第一时钟信号CK1的电平为VSS，使得第五驱动信号G(n)的电平拉至VSS。下拉电路Rn4的第一下拉晶体管T8因第二时钟信号CK2而导通，使得第五驱动信号G(n)的电平维持在VSS。
第二控制电路Rn6的第一控制晶体管T10因控制信号Qn而导通，使得稳压信号Pn的电平拉至VSS。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11因稳压信号Pn而关闭。
在时段t2中，第二时钟信号CK2的电平、第一驱动信号G(n-2)的电平以及第三驱动信号G(n-1)的电平为VDD，且第一时钟信号CK1的电平、第四驱动信号G(n+1)的电平以及第二驱动信号G(n+2)的电平为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1因控制信号Qn的电平而关闭，且第二控制晶体管T2维持关闭。升压电路Rn2的第二晶体管T4关闭，且第四晶体管T6因第三驱动信号G(n-1)而开启，使得节点B的电平拉至VSS。升压电路Rn2的第一晶体管T3关闭，第三晶体管T5因第一驱动信号G(n-2)而导通，且第三晶体管T5的第一端所接收的第三驱动信号G(n-1)的电平为VDD，因此，节点A的电平可因第三驱动信号G(n-1)而往上拉升，并且经由第一电容C11耦合至控制信号Qn后，使得控制信号Qn的电平往上垫高至电压电平VQ2。
在一些实施例中，第一电容C11的电容值可大于第二电容C12的电容值，但本发明并非以此为限。
驱动电路Rn3的第一驱动晶体管T7因控制信号Qn维持导通，且因第一时钟信号CK1使得第五驱动信号G(n)的电平维持在VSS。下拉电路Rn4的第一下拉晶体管T8因第二时钟信号CK2维持导通，并使得第五驱动信号G(n)的电平维持在VSS。
第二控制电路Rn6的第一控制晶体管T10维持导通。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11因稳压信号Pn而维持关闭。
在时段t3中，第三驱动信号G(n-1)的电平为VDD，且第二时钟信号CK2的电平、第一时钟信号CK1的电平、第一驱动信号G(n-2)的电平、第四驱动信号G(n+1)的电平以及第二驱动信号G(n+2)的电平为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1与第二控制晶体管T2维持关闭。升压电路Rn2的第二晶体管T4维持关闭，第四晶体管T6维持开启，且节点B的电平维持在VSS。升压电路Rn2的第一晶体管T3维持关闭，第三晶体管T5因第一驱动信号G(n-2)而关闭，节点A的电平维持不动，且控制信号Qn的电平维持在电压电平VQ2。
虽然，下拉电路Rn4的第一下拉晶体管T8因第二时钟信号CK2而关闭，但因驱动电路Rn3的第一驱动晶体管T7仍维持导通，且第一时钟信号CK1的电平仍为VSS，使得第五驱动信号G(n)的电平依旧维持在VSS。
第二控制电路Rn6的第一控制晶体管T10维持导通。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11维持关闭。
在时段t4中，第一时钟信号CK1的电平与第三驱动信号G(n-1)的电平为VDD，且第二时钟信号CK2的电平、第一驱动信号G(n-2)的电平、第四驱动信号G(n+1)的电平以及第二驱动信号G(n+2)的电平为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1与第二控制晶体管T2维持关闭。升压电路Rn2的第二晶体管T4维持关闭，第四晶体管T6维持开启，且节点B的电平维持在VSS。升压电路Rn2的第一晶体管T3维持关闭，第三晶体管T5维持关闭，节点A的电平维持不动。
由于寄生效应，驱动电路Rn3的第一驱动晶体管T7的第一端所接收的第一时钟信号CK1会经由驱动电路Rn3的第一驱动晶体管T7的寄生电容耦合至第一驱动晶体管T7的控制端，而使得控制信号Qn的电平再往上垫高至电压电平VQ3。
下拉电路Rn4的第一下拉晶体管T8维持关闭。驱动电路Rn3的第一驱动晶体管T7因控制信号Qn的高电平而可完全导通，使得于第一驱动晶体管T7的第二端输出的第五驱动信号G(n)的电平可快速上拉至VDD，并且改善第五驱动信号G(n)的上升时间(rising time)。
第二控制电路Rn6的第一控制晶体管T10维持导通。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11维持关闭。
在时段t5中，第一时钟信号CK1的电平与第四驱动信号G(n+1)的电平为VDD，且第二时钟信号CK2的电平、第一驱动信号G(n-2)的电平、第三驱动信号G(n-1)的电平以及第二驱动信号G(n+2)的电平为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1与第二控制晶体管T2维持关闭。升压电路Rn2的第四晶体管T6维持关闭，第二晶体管T4因第四驱动信号G(n+1)而导通，且第二晶体管T4的第一端所接收的第一电源信号V1的电平为VDD，因此，节点B的电平可因第一电源信号V1而往上拉升。虽然，升压电路Rn2的第一晶体管T3维持关闭，且第三晶体管T5维持关闭，但节点A的电平会因节点B的电平抬升而往上垫高，进而使得控制信号Qn的电平还因此再往上至电压电平VQ4。
下拉电路Rn4的第一下拉晶体管T8维持关闭，驱动电路Rn3的第一驱动晶体管T7维持导通，且第五驱动信号G(n)的电平维持在VDD。
第二控制电路Rn6的第一控制晶体管T10维持导通。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11维持关闭。
在时段t6中，第四驱动信号G(n+1)的电平为VDD，且第一时钟信号CK1的电平、第二时钟信号CK2的电平、第一驱动信号G(n-2)的电平、第三驱动信号G(n-1)的电平以及第二驱动信号G(n+2)的电平为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1与第二控制晶体管T2维持关闭。升压电路Rn2的第四晶体管T6维持关闭，第二晶体管T4维持导通，且节点B的电平维持不动。升压电路Rn2的第一晶体管T3维持关闭，且第三晶体管T5维持关闭。
下拉电路Rn4的第一下拉晶体管T8维持关闭。驱动电路Rn3的第一驱动晶体管T7维持开启，但由于第一驱动晶体管T7的第一端所接收的第一时钟信号CK1的电平已由VDD下拉至VSS，因此，于第一驱动晶体管T7的第二端输出的第五驱动信号G(n)的电平下拉至VSS，同时控制信号Qn的电平亦往下掉至电压电平VQ5。
于此，由于控制信号Qn的电平在前一个时段t5中已被垫高至更高电压电平VQ4，因此，此时段t6中，控制信号Qn的电平即便往下掉至电压电平VQ5，驱动电路Rn3的第一驱动晶体管T7此时仍可因控制信号Qn的高电平而完全导通，使得于第一驱动晶体管T7的第二端输出的第五驱动信号G(n)的电平可快速下拉至VSS，并且改善第五驱动信号G(n)的下降时间(falling time)。
在一些实施例中，电压电平VQ5大于电压电平VQ3，但本发明并非以此为限。
第二控制电路Rn6的第一控制晶体管T10维持导通。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11维持关闭。
在时段t7中，第二时钟信号CK2的电平、第四驱动信号G(n+1)的电平以及第二驱动信号G(n+2)的电平为VDD，且第一时钟信号CK1的电平、第一驱动信号G(n-2)的电平以及第三驱动信号G(n-1)的电平为VSS。
因此，升压电路Rn2的第四晶体管T6维持关闭，第二晶体管T4维持导通，且节点B的电平维持不变。升压电路Rn2的第一晶体管T3维持关闭，第三晶体管T5维持关闭。第一控制电路Rn1中的第一控制晶体管T1维持关闭，第二控制晶体管T2因第二驱动信号G(n+2)而导通，且第二控制晶体管T2的第一端所接收的第二电源信号V2的电平为VSS，使得控制信号Qn的电平可在第二控制晶体管T2的协助下放电至VSS。
驱动电路Rn3的第一驱动晶体管T7因控制信号Qn而关闭。下拉电路Rn4的第一下拉晶体管T8因第二时钟信号CK2而开启，使得第五驱动信号G(n)的电平维持在VSS。
第二控制电路Rn6的第一控制晶体管T10因控制信号Qn而关闭。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11维持关闭。
在时段t8中，第二时钟信号CK2的电平与第二驱动信号G(n+2)的电平为VDD，且第一时钟信号CK1的电平、第一驱动信号G(n-2)的电平、第三驱动信号G(n-1)的电平以及第四驱动信号G(n+1)的电平为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1维持关闭，第二控制晶体管T2维持导通。升压电路Rn2的第四晶体管T6维持关闭，第二晶体管T4因第四驱动信号G(n+1)而关闭。升压电路Rn2的第三晶体管T5维持关闭，第一晶体管T3因第二驱动信号G(n+2)而开启，且第一晶体管T3的第一端所接收的第四驱动信号G(n+1)的电平为VSS，使得节点A的电平放电。
驱动电路Rn3的第一驱动晶体管T7维持关闭。下拉电路Rn4的第一下拉晶体管T8维持开启。第二控制电路Rn6的第一控制晶体管T10维持关闭。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11维持关闭。
在时段t9中，第一时钟信号CK1的电平、第二时钟信号CK2的电平、第一驱动信号G(n-2)的电平、第三驱动信号G(n-1)的电平、第四驱动信号G(n+1)的电平以及第二驱动信号G(n+2)的电平皆为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1维持关闭，第二控制晶体管T2因第二驱动信号G(n+2)而关闭。升压电路Rn2的第二晶体管T4维持关闭，第四晶体管T6维持关闭，第三晶体管T5维持关闭，且第一晶体管T3因第二驱动信号G(n+2)而关闭。
驱动电路Rn3的第一驱动晶体管T7维持关闭。下拉电路Rn4的第一下拉晶体管T8因第二时钟信号CK2而关闭。第二控制电路Rn6的第一控制晶体管T10维持关闭。第一稳压电路Rn5的第一稳压晶体管T9以及第二稳压电路Rn7的第二稳压晶体管T11维持关闭。
在时段t10中，第一时钟信号CK1的电平为VDD，且第二时钟信号CK2的电平、第一驱动信号G(n-2)的电平、第三驱动信号G(n-1)的电平、第四驱动信号G(n+1)的电平以及第二驱动信号G(n+2)的电平为VSS。
因此，第一控制电路Rn1中的第一控制晶体管T1维持关闭，第二控制晶体管T2维持关闭。升压电路Rn2的第一晶体管T3维持关闭，第二晶体管T4维持关闭，第三晶体管T5维持关闭，且第四晶体管T6维持关闭。
驱动电路Rn3的第一驱动晶体管T7维持关闭。下拉电路Rn4的第一下拉晶体管T8维持关闭。第二控制电路Rn6的第一控制晶体管T10维持关闭，第一控制晶体管T10的第一端所输出的稳压信号Pn因第一电容C2的第一端所接收的第一时钟信号CK1而往上拉升。第一稳压电路Rn5的第一稳压晶体管T9因稳压信号Pn而导通，且第二稳压电路Rn7的第二稳压晶体管T11因稳压信号Pn而导通。
图4为移位寄存器进行移位操作时各信号的另一实施例的概要示意图。请参阅图1至图4，栅极驱动器130还可包含第三时钟信号CK3与第四时钟信号CK4。
在一实施例中，当移位寄存器Rn为奇数级时，移位寄存器Rn所接收的时钟信号为第一时钟信号CK1与第二时钟信号CK2，且移位寄存器Rn产生驱动信号G(n)的时序图大致上如图3所示。而当移位寄存器Rn为偶数级时，移位寄存器Rn所接收的时钟信号则为第三时钟信号CK3(即，图2中第一时钟信号CK1的输入处改输入第三时钟信号CK3)与第四时钟信号CK4(即，图2中第二时钟信号CK2的输入处改输入第四时钟信号CK4)，且移位寄存器Rn产生驱动信号G(n)的时序图大致上如图4所示。但本发明并非以此为限，在另一实施例中，当移位寄存器Rn为奇数级时，移位寄存器Rn所接收的时钟信号为第三时钟信号CK3与第四时钟信号CK4，且移位寄存器Rn产生驱动信号G(n)的时序图大致上如图4所示。而当移位寄存器Rn为偶数级时，移位寄存器Rn所接收的时钟信号则为第一时钟信号CK1与第二时钟信号CK2，且移位寄存器Rn产生驱动信号G(n)的时序图大致上如图3所示。
于此，第三时钟信号CK3的相位不同于第四时钟信号CK4的相位，且第三时钟信号CK3的导通期间与第四时钟信号CK4的导通期间彼此不交叠。此外，第二时钟信号CK2、第四时钟信号CK4、第一时钟信号CK1与第三时钟信号CK3按序两两之间具有时间差tc。在一些实施例中，时间差tc大致上相同于时间差td。
图5为栅极驱动器进行运行时的信号的一实施例的概要示意图。请参阅图1至图5，对于本发明任一实施例中的各级的移位寄存器而言，例如第n级的移位寄存器Rn，各移位寄存器Rn都需要前两级移位寄存器所产生驱动信号G(n-2)、G(n-1)以及后两级移位寄存器所产生驱动信号G(n+1)、G(n+2)来协助其产生驱动信号G(n)。然而，当n等于1时，由于第1级的移位寄存器前方并无移位寄存器可产生驱动信号来协助其产生驱动信号G1，并且当n等于2时，第2级移位寄存器的前方仅有一级移位寄存器可产生驱动信号G1，而尚缺一个驱动信号输入。
因此，在一实施例中，栅极驱动器130还包含第一开始信号STV1与第二开始信号STV2。于此，第一开始信号STV1与第二开始信号STV2可和第2级移位寄存器所产生的驱动信号G2以及第3级移位寄存器所产生的驱动信号G3一同协助第1级的移位寄存器来产生驱动信号G1，并且第二开始信号STV2可和驱动信号G1、驱动信号G3以及第4级移位寄存器所产生的驱动信号G4一同协助第2级的移位寄存器来产生驱动信号G2。
以图2所示的移位寄存器Rn的电路架构以及其信号连接来说明在第1级的移位寄存器中的信号连接时，第一驱动信号G(n-2)可替换为第一开始信号STV1，第三驱动信号G(n-1)可替换为第二开始信号STV2，第四驱动信号G(n+1)可替换为驱动信号G2，且第二驱动信号G(n+2)可替换为驱动信号G3。同样地，以图2所示的移位寄存器Rn的电路架构以及其信号连接来说明在第2级的移位寄存器中的信号连接时，第一驱动信号G(n-2)可替换为第二开始信号STV2，第三驱动信号G(n-1)可替换驱动信号G1，第四驱动信号G(n+1)可替换为驱动信号G3，且第二驱动信号G(n+2)可替换为驱动信号G4。
此外，当n等于y-1时，第y-1级移位寄存器的后方仅有一级移位寄存器可产生驱动信号Gy，而尚缺一个驱动信号输入，并且当n等于y时，由于第y级的移位寄存器后方并无移位寄存器可产生驱动信号来协助其产生驱动信号Gy。
因此，在一实施例中，栅极驱动器130还包含第一结束信号VEND1与第二结束信号VEND2。于此，第一结束信号VEND1可和第y-3级移位寄存器所产生的驱动信号G(y-3)、第y-2级移位寄存器所产生的驱动信号G(y-2)以及驱动信号Gy一同协助第y-1级的移位寄存器来产生驱动信号G(y-1)，并且第一结束信号VEND1与第二结束信号VEND2可和驱动信号G(y-2)以及驱动信号G(y-1)一同协助第y级的移位寄存器来产生驱动信号Gy。
以图2所示的移位寄存器Rn的电路架构以及其信号连接来说明在第y-1级的移位寄存器中的信号连接时，第一驱动信号G(n-2)可替换为驱动信号G(y-3)，第三驱动信号G(n-1)可替换为驱动信号G(y-2)，第四驱动信号G(n+1)可替换为驱动信号Gy，且第二驱动信号G(n+2)可替换为第一结束信号VEND1。同样地，以图2所示的移位寄存器Rn的电路架构以及其信号连接来说明在第y级的移位寄存器中的信号连接时，第一驱动信号G(n-2)可替换为驱动信号G(y-2)，第三驱动信号G(n-1)可替换为驱动信号G(y-1)，第四驱动信号G(n+1)可替换为第一结束信号VEND1，且第二驱动信号G(n+2)可替换为第二结束信号VEND2。
在一实施例中，第一开始信号STV1与第二开始信号STV2之间具有时间差tv，第二开始信号STV2与驱动信号G1之间具有时间差tv，驱动信号Gy与第一结束信号VEND1之间具有时间差tv，且第一结束信号VEND1与第二结束信号VEND2之间具有时间差tv。此外，时间差tv大致上相同于时间差td。
在一实施例中，第一开始信号STV1的导通期间、第二开始信号STV2的导通期间、第一结束信号VEND1的导通期间以及第二结束信号VEND2的导通期间皆大致上相同，且第一开始信号STV1的导通期间、第二开始信号STV2的导通期间、第一结束信号VEND1的导通期间以及第二结束信号VEND2的导通期间大致上为时间差tv的两倍，但本发明并非以此为限。
在一实施例中，当栅极驱动器130是以正扫方式进行驱动时，第一开始信号STV1的电平变动时间点早于第二开始信号STV2的电平变动时间点，第二开始信号STV2的电平变动时间点早于驱动信号G1的电平变动时间点，并以此顺序类推至驱动信号Gy，且驱动信号Gy的电平变动时间点早于第一结束信号VEND1的电平变动时间点，第一结束信号VEND1的电平变动时间点早于第二结束信号VEND2的电平变动时间点。换言之，此时第一开始信号STV1、第二开始信号STV2、驱动信号G1-Gy、第一结束信号VEND1与第二结束信号VEND2是依此顺序循序产生。相反之，当栅极驱动器130是以反扫方式进行驱动时，第一开始信号STV1的电平变动时间点晚于第二开始信号STV2的电平变动时间点，第二开始信号STV2的电平变动时间点晚于驱动信号G1的电平变动时间点，并以此顺序类推至驱动信号Gy，且驱动信号Gy的电平变动时间点晚于第一结束信号VEND1的电平变动时间点，第一结束信号VEND1的电平变动时间点晚于第二结束信号VEND2的电平变动时间点。换言之，此时是以第二结束信号VEND2、第一结束信号VEND1、驱动信号Gy-G1、第二开始信号STV2与第一开始信号STV1的顺序循序产生。
在一实施例中，第一开始信号STV1的导通期间、第二开始信号STV2的导通期间、驱动信号G1-Gy的导通期间、第一结束信号VEND1的导通期间与第二结束信号VEND2的导通期间按序两两之间可有部分重叠。
在一实施例中，第一开始信号STV1、第二开始信号STV2第一结束信号VEND1与第二结束信号VEND2可由时序产生器(图未示)提供。
综上所述，本发明实施例的移位寄存器，其在驱动电路输出的驱动信号开始充电前以及开始放电前，通过升压电路将控制信号拉至更高的电平，以通过增强驱动电路的充电及放电能力来改善驱动信号的上升时间与下降时间，并使得移位寄存器具有较佳的驱动力。此外，本发明实施例的移位寄存器，其升压电路的电路架构具有元件配置以及信号配置的对称性，使移位寄存器具有双向操作能力，即无论其所应用的显示面板是在以正扫或反扫方式的驱动下，移位寄存器皆可对控制信号进行调控，借此决定驱动信号的输出。
虽然本发明的技术内容已经以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的构思所作些许的变动与润饰，皆应涵盖于本发明的范围内，因此本发明的保护范围当视权利要求所界定者为准。

Claims (14)

1.一种移位寄存器，包含：
一第一控制电路，接收一第一驱动信号、一第二驱动信号、一第一电源信号与一第二电源信号并输出一控制信号，其中该第二电源信号的电平不同于该第一电源信号的电平；
一升压电路，接收该第一驱动信号、该第二驱动信号、一第三驱动信号、一第四驱动信号、该第一电源信号与该第二电源信号并调控该控制信号；
一驱动电路，接收该控制信号与一第一时钟信号并输出一第五驱动信号，其中该第一驱动信号、该第三驱动信号、该第五驱动信号、该第四驱动信号与该第二驱动信号按序两两之间具有一时间差；及
一下拉电路，接收一第二时钟信号并下拉该第五驱动信号，其中该第二时钟信号的相位不同于该第一时钟信号的相位。
2.如权利要求1所述的移位寄存器，其中该第一驱动信号的导通期间、该第三驱动信号的导通期间、该第五驱动信号的导通期间、该第四驱动信号的导通期间与该第二驱动信号的导通期间按序两两部分重叠。
3.如权利要求2所述的移位寄存器，其中该第一驱动信号的电平变动时间早于该第三驱动信号的电平变动时间，该第三驱动信号的该电平变动时间早于该第五驱动信号的电平变动时间，该第五驱动信号的该电平变动时间早于该第四驱动信号的电平变动时间，且该第四驱动信号的该电平变动时间早于该第二驱动信号的电平变动时间。
4.如权利要求1所述的移位寄存器，其中该第一控制电路包含：
一第一控制晶体管，该第一控制晶体管的一第一端接收该第一电源信号，且该第一控制晶体管的一控制端接收该第一驱动信号；及
一第二控制晶体管，该第二控制晶体管的一第一端接收该第二电源信号，该第二控制晶体管的一控制端接收该第二驱动信号，该第二控制晶体管的一第二端、该第一控制晶体管的一第二端耦接于该升压电路与该驱动电路，且该第二控制晶体管、该第一控制晶体管与该升压电路共同产生并调控该控制信号。
5.如权利要求1所述的移位寄存器，其中该升压电路包含：
一串接电容组，耦接于该第一控制电路与该驱动电路；
一第一开关模块，耦接于该串接电容组，并受控于该第二驱动信号与该第四驱动信号以控制一栅极线与该串接电容组的电性导通以及一第一电源线与该串接电容组的电性导通，其中该栅极线用以提供该第二驱动信号，且该第一电源线用以提供该第一电源信号；及
一第二开关模块，耦接于该串接电容组，并受控该第一驱动信号与该第三驱动信号以控制另一栅极线与该串接电容组的电性导通以及一第二电源线与该串接电容组的电性导通，其中该另一栅极线用以提供该第三驱动信号，且该第二电源线用以提供该第二电源信号。
6.如权利要求1所述的移位寄存器，其中该升压电路包含：
一第一电容，该第一电容的一第一端耦接于该第一控制电路与该驱动电路；
一第二电容，该第二电容的一第一端耦接于该第一电容的一第二端；
一第一晶体管，该第一晶体管的一第一端接收该第四驱动信号，该第一晶体管的一控制端接收该第二驱动信号，且该第一晶体管的一第二端耦接于该第一电容的该第二端；
一第二晶体管，该第二晶体管的一第一端接收该第一电源信号，该第二晶体管的一控制端接收该第四驱动信号，且该第二晶体管的一第二端耦接于该第二电容的该第二端；
一第三晶体管，该第三晶体管的一第一端接收该第三驱动信号，该第三晶体管的一控制端接收该第一驱动信号，且该第三晶体管的一第二端耦接该第一电容的该第二端；及
一第四晶体管，该第四晶体管的一第一端接收该第二电源信号，该第四晶体管的控制端接收该第三驱动信号，且该第四晶体管的一第二端耦接于该第二电容的该第二端。
7.如权利要求1所述的移位寄存器，其中该驱动电路包含一第一驱动晶体管，该第一驱动晶体管的一第一端接收该第一时钟信号，该第一驱动晶体管的一控制端接收该控制信号，该第一驱动晶体管的一第二端耦接该下拉电路并与该下拉电路共同产生该第五驱动信号。
8.如权利要求1所述的移位寄存器，其中该下拉电路包含一第一下拉晶体管，该第一下拉晶体管的一第一端耦接该驱动电路，该第一下拉晶体管的一控制端接收该第二时钟信号，且该第一下拉晶体管的一第二端接收一低电平信号。
9.如权利要求1所述的移位寄存器，还包含：
一第一稳压电路，接收一稳压信号并对该第五驱动信号进行稳压。
10.如权利要求9所述的移位寄存器，其中该第一稳压电路包含一第一稳压晶体管，该第一稳压晶体管的一第一端接收该第五驱动信号，该第一稳压晶体管的一控制端接收该稳压信号，且该第一稳压晶体管的一第二端接收一低电平信号。
11.如权利要求9所述的移位寄存器，还包含：
一第二稳压电路，接收该稳压信号并对该控制信号进行稳压。
12.如权利要求11所述的移位寄存器，其中该第二稳压电路包含一第二稳压晶体管，该第二稳压晶体管的一第一端接收该控制信号，该第二稳压晶体管的一控制端接收该稳压信号，且该第二稳压晶体管的一第二端接收一低电平信号。
13.如权利要求9所述的移位寄存器，还包含：
一第二控制电路，接收该第一时钟信号与该控制信号并输出该稳压信号。
14.如权利要求13所述的移位寄存器，其中该第二控制电路包含：
一第一电容，该第一电容的一第一端接收该第一时钟信号；及
一第一控制晶体管，该第一控制晶体管的一控制端接收该控制信号，该第一控制晶体管的一第二端接收一低电平信号，该第一控制晶体管的一第一端耦接该第一电容的第二端并与该第一电容共同产生该稳压信号。
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