TW201907408A - 移位暫存器 - Google Patents

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Abstract

一種移位暫存器包含第一控制電路、升壓電路、驅動電路與下拉電路。第一控制電路接收第一驅動訊號、第二驅動訊號、第一電源訊號與第二電源訊號並輸出控制訊號。升壓電路接收第一驅動訊號、第二驅動訊號、第三驅動訊號、第四驅動訊號、第一電源訊號與第二電源訊號並調控控制訊號。驅動電路接收控制訊號與第一時脈訊號並輸出第五驅動訊號。下拉電路接收第二時脈訊號並下拉第五驅動訊號。其中，第一驅動訊號、第三驅動訊號、第五驅動訊號、第四驅動訊號與第二驅動訊號依序兩兩之間具有時間差。

Description

移位暫存器
本發明是關於一種移位暫存器，特別是一種具有較佳驅動能力的移位暫存器。
顯示面板因具有低功率消耗、薄型量輕、色彩飽和度高、壽命長等優點成為現代顯示科技產品的主流之一。為了降低顯示面板之製造成本並縮短其製造週期，近年來已發展出將閘極驅動器直接整合於顯示面板之基板上以取代傳統閘極驅動晶片之使用的閘極驅動電路基板（Gate on array，GOA）技術。
閘極驅動器包含複數級移位暫存器，並用以經由複數掃描線提供複數個驅動訊號至畫素陣列，以驅動畫素陣列之複數畫素單元顯示畫面。隨著顯示面板的尺寸以及解析度與日俱增，畫素陣列所涵蓋之畫素單元的數目以及所需之掃描線的數目亦隨之提升。為了能在顯示面板之固定更新頻率，例如60赫茲（Hz）中驅動更多的畫素單元，各移位暫存器透過掃描線輸出驅動訊號之輸出週期就必須縮短。
然而，在提高解析度的發展趨勢下，會縮短各移位暫存器的輸出週期，倘若移位暫存器的驅動能力不足時，例如驅動訊號之上升時間（rising time）及/或下降時間（falling time）過長時，容易導致畫素單元載入錯誤的顯示資料，進而影響顯示面板的顯示品質。
在一實施例中，一種移位暫存器包含第一控制電路、升壓電路、驅動電路以及下拉電路。第一控制電路接收第一驅動訊號、第二驅動訊號、第一電源訊號與第二電源訊號並輸出控制訊號。升壓電路接收第一驅動訊號、第二驅動訊號、第三驅動訊號、第四驅動訊號、第一電源訊號與第二電源訊號並調控控制訊號。驅動電路接收控制訊號與第一時脈訊號並輸出第五驅動訊號。下拉電路接收第二時脈訊號並下拉第五驅動訊號。其中，第一驅動訊號、第三驅動訊號、第五驅動訊號、第四驅動訊號與第二驅動訊號依序兩兩之間具有時間差，第二電源訊號之準位不同於第一電源訊號之準位，且第二時脈訊號之相位不同於第一時脈訊號之相位。
綜上所述，本發明實施例之移位暫存器，其在驅動電路輸出之驅動訊號開始充電前以及開始放電前，透過升壓電路將控制訊號拉至更高的準位，以藉由增強驅動電路之充電及放電能力來改善驅動訊號之上升時間與下降時間，並使得移位暫存器具有較佳的驅動力。此外，本發明實施例之移位暫存器，其升壓電路的電路架構具有元件配置以及訊號配置的對稱性，使移位暫存器具有雙向操作能力，即無論其所應用之顯示面板是在以正掃或反掃方式的驅動下，移位暫存器皆可對控制訊號進行調控，藉以決定驅動訊號的輸出。
以下在實施方式中詳細敘述本發明之詳細特徵及優點，其內容足以使任何熟習相關技藝者瞭解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。
圖1為顯示面板之一實施例的概要示意圖。請參閱圖1，顯示面板100包含複數資料線D1-Dx、複數閘極線L1-Ly、複數畫素單元110、資料驅動器120以及閘極驅動器130。其中，x、y為大於1之正整數。複數資料線D1-Dx耦接於資料驅動器120。複數閘極線L1-Ly耦接於閘極驅動器130。複數畫素單元110以陣列型式排列，且各畫素單元110耦接至複數資料線D1-Dx之一與複數閘極線L1-Ly之一。
資料驅動器120用以輸出複數顯示資料Ds1-Dsx至資料線D1-Dx。閘極驅動器130用以依序產生複數驅動訊號G(1)-G(y)至閘極線L1-Ly。因此，耦接於閘極線L1-Ly上的畫素單元110可根據驅動訊號G(1)-G(y)的驅使從對應之資料線D1-Dx接收對應之顯示資料Ds1-Dsx，並且依據所接收的顯示資料Ds1-Dsx進行顯示。
在一實施例中，閘極驅動器130包含複數級移位暫存器。於此，閘極驅動器130總共可包含y級移位暫存器，且每一級移位暫存器可用以產生複數驅動訊號G(1)-G(y)中之一至對應之閘極線L1-Ly，且每一級移位暫存器在每一幀（frame）中執行一次移位操作。
在一實施例中，閘極驅動器130可以正掃方式驅動其複數級暫存器依序產生驅動訊號G(1)-G(y)，亦即，此時閘極驅動器130是從第1級的移位暫存器開始驅動，使得第1級的移位暫存器輸出驅動訊號G(1)後，接續驅動第2級的移位暫存器以使得第2級的移位暫存器驅動訊號，並且以此順序依序驅動，直至驅動第y級的移位暫存器輸出驅動訊號G(y)。而在另一實施例中，閘極驅動器130亦可以反掃方式驅動其複數級暫存器依序產生驅動訊號G(y)-G(1)，亦即，此時閘極驅動器130是從第y級的移位暫存器開始驅動，使得第y級的移位暫存器輸出驅動訊號G(y) 後，接續驅動第y-1級的移位暫存器以使得第y-1級的移位暫存器驅動訊號G(y-1)，並且以此順序依序驅動，直至驅動第1級的移位暫存器輸出驅動訊號G(1)。
圖2為移位暫存器之一實施例的電路示意圖。請參閱圖1與圖2，於此，以複數級移位暫存器中的第n級的移位暫存器Rn為例來進行說明。其中，n為大於等於1且小於等於y的正整數。
以下，需注意的是，「第一」、「第二」、「第三」、「第四」、「第五」一詞皆非用以限定接述於其後方之元件（如，電晶體、電容）或訊號（如驅動訊號）的順序。
移位暫存器Rn耦接於閘極線Ln，且移位暫存器Rn用以產生驅動訊號G(n)（即為後述之第五驅動訊號G(n)）至閘極線Ln。移位暫存器Rn包含第一控制電路Rn1、升壓電路Rn2、驅動電路Rn3以及下拉電路Rn4。升壓電路Rn2耦接於第一控制電路Rn1與驅動電路Rn3，且下拉電路Rn4耦接於驅動電路Rn3。
第一控制電路Rn1用以接收第一驅動訊號G(n-2)、第二驅動訊號G(n+2)、第一電源訊號V1與第二電源訊號V2，並且用以輸出控制訊號Qn。其中，第一驅動訊號G(n-2)是由第n-2級之移位暫存器經由閘極線L(n-2)所提供的，第二驅動訊號G(n+2)是由第n+2級之移位暫存器經由閘極線L(n+2)所提供的，第一電源訊號V1是由電源電路（圖未示）經由第一電源線Z1所提供的，且第二電源訊號V2是由電源電路經由第二電源線Z2所提供的。換言之，第一控制電路Rn1耦接閘極線L(n-2)、閘極線L(n+2)、第一電源線Z1與第二電源線Z2。
於此，第一電源訊號V1之準位不同於第二電源訊號V2之準位。在一實施例中，第一電源訊號V1與第二電源訊號V2其中之一者為正電位，而第一電源訊號V1與第二電源訊號V2其中之另一者為負電位。在另一實施例中，第一電源訊號V1與第二電源訊號V2其中之一者為供電電壓，而第一電源訊號V1與第二電源訊號V2其中之另一者為參考電壓。
在一實施例中，當閘極驅動器130是以正掃方式（即由第1級的移位暫存器朝第y級的移位暫存器之方向）依序產生複數驅動訊號G(1)-G(y)時，第一電源訊號V1之準位為高電位，且第二電源訊號V2之準位為低電位。舉例而言，此時第一電源訊號V1之準位可為15伏特（V），且第二電源訊號V2之準位可為-12伏特（V）。而當閘極驅動器130是以反掃方式（即由第y級的移位暫存器朝第1級的移位暫存器之方向）依序產生複數驅動訊號G(y)-G(1)時，第一電源訊號V1之準位則為低電位，且第二電源訊號V2之準位為高電位，例如，此時第一電源訊號V1之準位可為-12伏特（V），且第二電源訊號V2之準位可為15伏特（V），但本發明並非以此為限。
在一實施例中，第一控制電路Rn1包含第一控制電晶體T1以及第二控制電晶體T2。第一控制電晶體T1的第一端耦接至第一電源線Z1，並接收第一電源訊號V1。第一控制電晶體T1的控制端耦接至閘極線L(n-2)，並接收第一驅動訊號G(n-2)。第二控制電晶體T2的第一端耦接至第二電源線Z2，並接收第二電源訊號V2。第二控制電晶體T2的控制端耦接至閘極線L(n+2)，並接收第二驅動訊號G(n+2)。第二控制電晶體T2的第二端耦接至第一電晶體T1的第二端，並且與第一電晶體T1的第二端共同產生控制訊號Qn。
升壓電路Rn2耦接於第一控制電路Rn1與驅動電路Rn3之間。升壓電路Rn2用以接收第一驅動訊號G(n-2)、第二驅動訊號G(n+2)、第三驅動訊號G(n-1)、第四驅動訊號G(n+1)、第一電源訊號V1與第二電源訊號V2，並且用以調控控制訊號Qn。其中，第三驅動訊號G(n-1)是由第n-1級之移位暫存器經由閘極線L(n-1)所提供的，且第四驅動訊號G(n+1) 是由第n+1級之移位暫存器經由閘極線L(n+1)所提供的。
在一實施例中，升壓電路Rn2包含串接電容組C1、第一開關模組SW1以及第二開關模組SW2。串接電容組C1耦接於第一控制電路Rn1與驅動電路Rn3，且第一開關模組SW1與第二開關模組SW2皆耦接於串接電容組C1。
第一開關模組SW1受控於第二驅動訊號G(n+2)與第四驅動訊號G(n+1)，並根據第二驅動訊號G(n+2)與第四驅動訊號G(n+1)調整串接電容組C1對於控制訊號Qn之準位的調控量。於此，第一開關模組SW1是根據第二驅動訊號G(n+2)控制閘極線L(n+1)與串接電容組C1之間的電性導通，並且根據第四驅動訊號G(n+1)控制第一電源線Z1與串接電容組C1之間的電性導通，以藉由串接電容組C1與閘極線L(n+1)、第一電源線Z1之間的導通與否來調控控制訊號Qn之準位。
第二開關模組SW2受控於第一驅動訊號G(n-2)與第三驅動訊號G(n-1)，並根據第一驅動訊號G(n-2)與第三驅動訊號G(n-1)調整串接電容組C1對於控制訊號Qn之準位的調控量。於此，第二開關模組SW2是根據第一驅動訊號G(n-2) 控制閘極線L(n-1)與串接電容組C1之間的電性導通，並且根據第三驅動訊號G(n-1) 控制第二電源線Z2與串接電容組C1之間的電性導通，以藉由串接電容組C1與閘極線L(n-1)、第二電源線Z2之間的導通與否來調控控制訊號Qn之準位。
在一實施例中，串接電容組C1包含第一電容C11與第二電容C12，第一開關模組SW1包含第一電晶體T3與第二電晶體T4，且第二開關模組SW2包含第三電晶體T5與第四電晶體T6。
第一電容C11的第一端耦接於第一控制電晶體T1的第二端以及第二控制電晶體T2的第二端。第一電容C11的第二端與第二電容C12的第一端耦接於節點A，且第二電容C12的第二端耦接於節點B。第一電晶體T3的第一端耦接至閘極線L(n+1)，第一電晶體T3的控制端耦接至閘極線L(n+2)，且第一電晶體T3的第二端耦接於節點A。第二電晶體T4的第一端耦接至第一電源線Z1，第二電晶體T4的控制端耦接至閘極線L(n+1)，且第二電晶體T4的第二端耦接至節點B。第三電晶體T5的第一端耦接至閘極線L(n-1)，第三電晶體T5的控制端耦接至閘極線L(n-2)，且第三電晶體T5的第二端耦接至節點A。第四電晶體T6的第一端耦接至第二電源線Z2，第四電晶體T6的控制端耦接至閘極線L(n-1)，且第四電晶體T6的第二端耦接至節點B。
第一電晶體T3接收第二驅動訊號G(n+2)與第四驅動訊號G(n+1)，且根據第二驅動訊號G(n+2)決定第四驅動訊號G(n+1)與第一電容C11之間的電性連接。第二電晶體T4接收第四驅動訊號G(n+1)與第一電源訊號V1，且根據第四驅動訊號G(n+1)決定第一電源訊號V1與第二電容C12之間的電性連接。第三電晶體T5接收第一驅動訊號G(n-2)與第三驅動訊號G(n-1)，且根據第一驅動訊號G(n-2)決定第三驅動訊號G(n-1)與第一電容C11之間的電性連接。第四電晶體T6接收第三驅動訊號G(n-1)與第二電源訊號V2，且根據第三驅動訊號G(n-1)決定第二電源訊號V2與第二電容C12之間的電性連接。第二電容C12根據第二電晶體T4以及第四電晶體T6於節點B所造成的準位變化來調整節點A的準位，且第一電容C11根據第一電晶體T3以及第三電晶體T5於節點A所造成的準位變化以及第二電容C12對節點A的準位之調整量來調整其第一端所接收之控制訊號Qn的準位。
在一實施例中，當閘極驅動器130是以正掃方式進行驅動時，第一驅動訊號G(n-2)、第三驅動訊號G(n-1)、第五驅動訊號G(n)、第四驅動訊號G(n+1)與第二驅動訊號G(n+2)是依此順序循序產生。而在另一實施例中，當閘極驅動器130是以反掃方式進行驅動時，則是以第二驅動訊號G(n+2)、第四驅動訊號G(n+1)、第五驅動訊號G(n)、第三驅動訊號G(n-1)與第一驅動訊號G(n-2)之順序循序產生。
在升壓電路Rn2的電路架構中，同一節點上的元件配置可具有對稱性。例如，在A節點上共耦接有兩個電晶體（即第一電晶體T3與第三電晶體T5），且此二電晶體的寬長比可大致上相同。並且，在B節點上共耦接有兩個電晶體（即第二電晶體T4與第四電晶體T6），且此二電晶體的寬長比可大致上相同。
此外，在升壓電路Rn2的電路架構中，同一節點上的訊號配置亦可具有對稱性。例如耦接於同一節點A的第一電晶體T3與第三電晶體T5，第一電晶體T3之控制端所接收到的訊號與第三電晶體T5之控制端所接收到的訊號為對稱的，且第一電晶體T3之第一端所接收到的訊號與第三電晶體T5之第一端所接收到的訊號亦為對稱的。並且，耦接於同一節點B的第二電晶體T4與第四電晶體T6，第二電晶體T4之控制端所接收到的訊號與第四電晶體T6之控制端所接收到的訊號為對稱的，且第二電晶體T4之第一端所接收到的訊號與第四電晶體T6之第一端所接收到的訊號亦為對稱的。於此，所述之訊號配置的對稱性是指訊號順序的相對或訊號準位的相對。
其中，可以耦接於同一節點A之第一電晶體T3與第三電晶體T5為例來說明所述之訊號順序的相對。如圖2所示，第一電晶體T3之控制端是接收第二驅動訊號G(n+2)，第三電晶體T5之控制端是接收第一驅動訊號G(n-2)，且在閘極驅動器130是以正掃方式驅動之情況下，第二驅動訊號G(n+2)為在第五驅動訊號G(n)後之第二個產生的訊號，且第一驅動訊號G(n-2)為在第五驅動訊號G(n)前之第二個產生的訊號。反之，在閘極驅動器130是以反掃方式驅動之情況下，第二驅動訊號G(n+2)則為在第五驅動訊號G(n)前之第二個產生的訊號，且第一驅動訊號G(n-2)為在第五驅動訊號G(n)後之第二個產生的訊號。換言之，無論是在以正掃方式或反掃方式驅動之情況下，第二驅動訊號G(n+2)和第一驅動訊號G(n-2)皆是以第五驅動訊號G(n)為中心而呈現順序上之相對。
此外，可以耦接於同一節點B之第二電晶體T4與第四電晶體T6為例來說明所述之訊號準位的相對。如圖2所示，第二電晶體T4之第一端是接收第一電源訊號V1，第四電晶體T6之第一端所是接收第二電源訊號V2，且在閘極驅動器130是以正掃方式驅動之情況下，第一電源訊號V1是高電位，且第二電源訊號V2相對地為低電位。反之，在閘極驅動器130是以反掃方式驅動之情況下，當第一電源訊號V1則為低電位時，且第二電源訊號V2相對地為高電位。換言之，無論是在以正掃方式或反掃方式驅動之情況下，第一電源訊號V1與第二電源訊號V2皆在其訊號準位上相對。
因此，升壓電路Rn2可因其電路架構中的的元件配置的對稱性以及訊號配置的對稱性，使得無論是以正掃方式或反掃方式進行驅動，升壓電路Rn2都可對控制訊號Qn之準位進行調控。
在一實施例中，驅動電路Rn3包含第一驅動電晶體T7。第一驅動電晶體T7的第一端接收第一時脈訊號CK1。第一驅動電晶體T7的控制端耦接至第一控制電晶體T1的第二端、第二控制電晶體T2的第二端以及第一電容C11的第一端，並且接收控制訊號Qn。第一驅動電晶體T7的第二端耦接至閘極線Ln，並且輸出第五驅動訊號G(n)。
在一實施例中，下拉電路Rn4包含第一下拉電晶體T8。第一下拉電晶體T8的第一端耦接至第一驅動電晶體T7的第二端，第一下拉電晶體T8的控制端接收第二時脈訊號CK2，且第一下拉電晶體T8的第二端耦接至第三電源線Z3。其中，第三電源線Z3用以提供低準位訊號V3。於此，第一下拉電晶體T8可根據第二時脈訊號CK2決定是否將第五驅動訊號G(n)之準位下拉至低準位訊號V3之準位。
在一實施例中，當閘極驅動器130是以正掃方式依序產生複數驅動訊號G(1)-G(y)時，第三電源線Z3與第二電源線Z2可為同一條電源線而用以提供相同之準位。換言之，此時低準位訊號V3之準位大致上相同於第二電源訊號V2之準位，且第一電源訊號V1之準位大於低準位訊號V3之準位。而當閘極驅動器130是以反掃方式依序產生複數驅動訊號G(y)-G(1)時，第三電源線Z3與第一電源線Z1可為同一條電源線而用以提供相同之準位。換言之，此時低準位訊號V3之準位大致上相同於第一電源訊號V1之準位，且第二電源訊號V2之準位大於低準位訊號V3之準位。但本發明並非以此為限。
在一實施例中，移位暫存器Rn更包含第一穩壓電路Rn5。第一穩壓電路Rn5耦接於閘極線Ln。第一穩壓電路Rn5用以接收穩壓訊號Pn，並對第五驅動訊號G(n)進行穩壓。
在一實施例中，第一穩壓電路Rn5包含第一穩壓電晶體T9。第一穩壓電晶體T9的第一端耦接至閘極線Ln，並接收第五驅動訊號G(n)。第一穩壓電晶體T9的控制端接收穩壓訊號Pn。第一穩壓電晶體T9的第二端耦接至第三電源線Z3，並接收低準位訊號V3。
在一實施例中，移位暫存器Rn更包含第二控制電路Rn6。第二控制電路Rn6耦接於第一穩壓電路Rn5，且第二控制電路Rn6可用以提供穩壓訊號Pn給第一穩壓電路Rn5。
在一實施例中，第二控制電路Rn6包含第一電容C2與第一控制電晶體T10。第一電容C2的第一端接收第一時脈訊號CK1。第一控制電晶體T10的第一端耦接至第一電容C2的第二端與第一穩壓電晶體T9的控制端，並且與第一電容C2的第二端共同輸出穩壓訊號Pn至第一穩壓電晶體T9的控制端。第一穩壓電晶體T9的第二端耦接至第三電源線Z3，並接收低準位訊號V3。
在一實施例中，移位暫存器Rn更包含第二穩壓電路Rn7。第二穩壓電路Rn7耦接於驅動電路Rn3以及第二控制電路Rn6。第二穩壓電路Rn7用以接收穩壓訊號Pn，並對控制訊號Qn進行穩壓。
在一實施例中，第二穩壓電路Rn7包含第二穩壓電晶體T11。第二穩壓電晶體T11的第一端耦接至第一驅動電晶體T7的控制端，並接收控制訊號Qn。第二穩壓電晶體T11的控制端耦接至第一控制電晶體T10的第一端與第一電容C2的第二端，並接收穩壓訊號Pn。第二穩壓電晶體T11的第二端耦接至第三電源線Z3，並接收低準位訊號V3。
圖3為移位暫存器進行移位操作時各訊號之一實施例的概要示意圖。請參閱圖1至圖3，第一時脈訊號CK1的相位不同於第二時脈訊號CK2的相位，且第一時脈訊號CK1的準位變動時間點早於第二時脈訊號CK2的準位變動時間點。
在一實施例中，第一時脈訊號CK1的導通期間（即，訊號之準位為邏輯1的期間）與第二時脈訊號CK2的導通期間彼此不交疊。換言之，在第一時脈訊號CK1之準位為邏輯1的期間中，第二時脈訊號CK2之準位為邏輯0。同理，在第二時脈訊號CK2之準位為邏輯1的期間中，第一時脈訊號CK1之準位則為邏輯0。
第一驅動訊號G(n-2)、第三驅動訊號G(n-1)、第五驅動訊號G(n)、第四驅動訊號G(n+1)與第二驅動訊號G(n+2)依序兩兩之間具有時間差td。舉例而言，第三驅動訊號G(n-1)之準位由邏輯0轉態至邏輯1的時間點和第一驅動訊號G(n-2)之準位由邏輯0轉態至邏輯1的時間點之間的差值可為時間差td。第五驅動訊號G(n)之準位由邏輯0轉態至邏輯1的時間點和第三驅動訊號G(n-1)之準位由邏輯0轉態至邏輯1的時間點之間的差值可為時間差td。第四驅動訊號G(n+1)之準位由邏輯0轉態至邏輯1的時間點和第五驅動訊號G(n)之準位由邏輯0轉態至邏輯1的時間點之間的差值可為時間差td。並且，第二驅動訊號G(n+2)之準位由邏輯0轉態至邏輯1的時間點和第四驅動訊號G(n+1)之準位由邏輯0轉態至邏輯1的時間點之間的差值可為時間差td。
在一些實施例中，第一驅動訊號G(n-2)之導通期間大致上皆相同於第三驅動訊號G(n-1) 之導通期間、第五驅動訊號G(n) 之導通期間、第四驅動訊號G(n+1) 之導通期間與第二驅動訊號G(n+2) 之導通期間，且時間差td大致上為二分之一的導通期間，但本發明並非以此為限。
在一實施例中，當閘極驅動器130是以正掃方式進行驅動時，第一驅動訊號G(n-2)之準位變動時間點早於第三驅動訊號G(n-1)之準位變動時間點、第三驅動訊號G(n-1)之準位變動時間點早於第五驅動訊號G(n)之準位變動時間點、第五驅動訊號G(n)之準位變動時間點早於第四驅動訊號G(n+1)之準位變動時間點，並且第四驅動訊號G(n+1)之準位變動時間點早於第二驅動訊號G(n+2)之準位變動時間點。其中，各訊號之準位變動時間點的比較是以各訊號同樣從邏輯0轉態至邏輯1的時間點或者是以同樣從邏輯1轉態至邏輯0的時間點來進行比較。換言之，第一驅動訊號G(n-2)、第三驅動訊號G(n-1)、第五驅動訊號G(n)、第四驅動訊號G(n+1)與第二驅動訊號G(n+2)是依此順序循序產生。相反的，當閘極驅動器130是以反掃方式進行驅動時，第一驅動訊號G(n-2)之準位變動時間點晚於第三驅動訊號G(n-1)之準位變動時間點、第三驅動訊號G(n-1)之準位變動時間點晚於第五驅動訊號G(n)之準位變動時間點、第五驅動訊號G(n)之準位變動時間點晚於第四驅動訊號G(n+1)之準位變動時間點，並且第四驅動訊號G(n+1)之準位變動時間點晚於第二驅動訊號G(n+2)之準位變動時間點。換言之，此時是以第二驅動訊號G(n+2)、第四驅動訊號G(n+1)、第五驅動訊號G(n)、第三驅動訊號G(n-1) 與第一驅動訊號G(n-2)之順序循序產生。
在一實施例中，第一驅動訊號G(n-2)之導通期間、第三驅動訊號G(n-1)之導通期間、第五驅動訊號G(n)之導通期間、第四驅動訊號G(n+1)之導通期間與第二驅動訊號G(n+2)之導通期間依序兩兩之間可有部分重疊，以達到預先充電。舉例而言，第三驅動訊號G(n-1)之準位可在第一驅動訊號G(n-2)的導通期間中由邏輯0轉態至邏輯1。第五驅動訊號G(n)之準位可在第三驅動訊號G(n-1)的導通期間中由邏輯0轉態至邏輯1。第四驅動訊號G(n+1)之準位可在第五驅動訊號G(n)的導通期間中由邏輯0轉態至邏輯1。並且，第二驅動訊號G(n+2)之準位可在第四驅動訊號G(n+1)的導通期間中由邏輯0轉態至邏輯1。
以下將依據移位暫存器Rn之運作時序的一實施例來說明移位暫存器Rn於單幀中之移位操作。於此，假設閘極驅動器130是以正掃方式驅動複數級移位暫存器，第一電源訊號V1之準位為VDD ，第二電源訊號V2之準位以及低準位訊號V3之準位為VSS 。其中，VDD 大於VSS 。第一時脈訊號CK1與第二時脈訊號之最高準位為VDD ，第一時脈訊號CK1與第二時脈訊號之最低準位為VSS 。
於時段t1中，第二時脈訊號CK2之準位以及第一驅動訊號G(n-2) 之準位為VDD ，且第一時脈訊號CK1之準位、第三驅動訊號G(n-1)之準位、第四驅動訊號G(n+1)之準位以及第二驅動訊號G(n+2)之準位為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1導通且第二控制電晶體T2關閉，使得控制訊號Qn之準位可因第一控制電晶體T1之導通而往上拉升至電壓準位VQ1。
升壓電路Rn2的第一電晶體T3因第二驅動訊號G(n+2)而關閉，第三電晶體T5因第一驅動訊號G(n-2)而導通，且因第三電晶體T5之第一端所接收的第三驅動訊號G(n-1)之準位為VSS ，因此，節點A之準位可因第三驅動訊號G(n-1)而拉至VSS 。升壓電路Rn2的第二電晶體T4因第四驅動訊號G(n+1)而關閉，第四電晶體T6因第三驅動訊號G(n-1)而關閉，且節點B之準位為VSS 。
驅動電路Rn3之第一驅動電晶體T7因控制訊號Qn而導通，但因此時第一驅動電晶體T7之第一端所接收的第一時脈訊號CK1之準位為VSS ，使得第五驅動訊號G(n)之準位拉至VSS 。下拉電路Rn4之第一下拉電晶體T8因第二時脈訊號CK2而導通，使得第五驅動訊號G(n)之準位維持在VSS 。
第二控制電路Rn6之第一控制電晶體T10因控制訊號Qn而導通，使得穩壓訊號Pn之準位拉至VSS 。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11因穩壓訊號Pn而關閉。
在時段t2中，第二時脈訊號CK2之準位、第一驅動訊號G(n-2)之準位以及第三驅動訊號G(n-1)之準位為VDD ，且第一時脈訊號CK1之準位、第四驅動訊號G(n+1)之準位以及第二驅動訊號G(n+2)之準位為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1因控制訊號Qn之準位而關閉，且第二控制電晶體T2維持關閉。升壓電路Rn2的第二電晶體T4關閉，且第四電晶體T6因第三驅動訊號G(n-1)而開啟，使得節點B之準位拉至VSS 。升壓電路Rn2的第一電晶體T3關閉，第三電晶體T5因第一驅動訊號G(n-2)而導通，且第三電晶體T5之第一端所接收的第三驅動訊號G(n-1)之準位為VDD ，因此，節點A之準位可因第三驅動訊號G(n-1)而往上拉升，並且經由第一電容C11耦合至控制訊號Qn後，使得控制訊號Qn之準位往上墊高至電壓準位VQ2。
在一些實施例中，第一電容C11的電容值可大於第二電容C12的電容值，但本發明並非以此為限。
驅動電路Rn3之第一驅動電晶體T7因控制訊號Qn維持導通，且因第一時脈訊號CK1使得第五驅動訊號G(n)之準位維持在VSS 。下拉電路Rn4之第一下拉電晶體T8因第二時脈訊號CK2維持導通，並使得第五驅動訊號G(n)之準位維持在VSS 。
第二控制電路Rn6之第一控制電晶體T10維持導通。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11因穩壓訊號Pn而維持關閉。
在時段t3中，第三驅動訊號G(n-1)之準位為VDD ，且第二時脈訊號CK2之準位、第一時脈訊號CK1之準位、第一驅動訊號G(n-2)之準位、第四驅動訊號G(n+1)之準位以及第二驅動訊號G(n+2)之準位為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1與第二控制電晶體T2維持關閉。升壓電路Rn2的第二電晶體T4維持關閉，第四電晶體T6維持開啟，且節點B之準位維持在VSS 。升壓電路Rn2的第一電晶體T3維持關閉，第三電晶體T5因第一驅動訊號G(n-2)而關閉，節點A之準位維持不動，且控制訊號Qn之準位維持在電壓準位VQ2。
雖然，下拉電路Rn4之第一下拉電晶體T8因第二時脈訊號CK2而關閉，但因驅動電路Rn3之第一驅動電晶體T7仍維持導通，且第一時脈訊號CK1之準位仍為VSS ，使得第五驅動訊號G(n)之準位依舊維持在VSS 。
第二控制電路Rn6之第一控制電晶體T10維持導通。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11維持關閉。
在時段t4中，第一時脈訊號CK1之準位與第三驅動訊號G(n-1)之準位為VDD ，且第二時脈訊號CK2之準位、第一驅動訊號G(n-2)之準位、第四驅動訊號G(n+1)之準位以及第二驅動訊號G(n+2)之準位為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1與第二控制電晶體T2維持關閉。升壓電路Rn2的第二電晶體T4維持關閉，第四電晶體T6維持開啟，且節點B之準位維持在VSS 。升壓電路Rn2的第一電晶體T3維持關閉，第三電晶體T5維持關閉，節點A之準位維持不動。
由於寄生效應，驅動電路Rn3之第一驅動電晶體T7的第一端所接收之第一時脈訊號CK1會經由驅動電路Rn3之第一驅動電晶體T7之寄生電容耦合至第一驅動電晶體T7的控制端，而使得控制訊號Qn之準位再往上墊高至電壓準位VQ3。
下拉電路Rn4之第一下拉電晶體T8維持關閉。驅動電路Rn3之第一驅動電晶體T7因控制訊號Qn的高準位而可完全導通，使得於第一驅動電晶體T7之第二端輸出的第五驅動訊號G(n)之準位可快速上拉至VDD ，並且改善第五驅動訊號G(n)的上升時間（rising time）。
第二控制電路Rn6之第一控制電晶體T10維持導通。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11維持關閉。
在時段t5中，第一時脈訊號CK1之準位與第四驅動訊號G(n+1)之準位為VDD ，且第二時脈訊號CK2之準位、第一驅動訊號G(n-2)之準位、第三驅動訊號G(n-1)之準位以及第二驅動訊號G(n+2)之準位為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1與第二控制電晶體T2維持關閉。升壓電路Rn2的第四電晶體T6維持關閉，第二電晶體T4因第四驅動訊號G(n+1)而導通，且第二電晶體T4之第一端所接收的第一電源訊號V1之準位為VDD ，因此，節點B之準位可因第一電源訊號V1而往上拉升。雖然，升壓電路Rn2的第一電晶體T3維持關閉，且第三電晶體T5維持關閉，但節點A之準位會因節點B之準位抬升而往上墊高，進而使得控制訊號Qn之準位更因此再往上至電壓準位VQ4。
下拉電路Rn4之第一下拉電晶體T8維持關閉，驅動電路Rn3之第一驅動電晶體T7維持導通，且第五驅動訊號G(n)之準位維持在VDD 。
第二控制電路Rn6之第一控制電晶體T10維持導通。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11維持關閉。
在時段t6中，第四驅動訊號G(n+1)之準位為VDD ，且第一時脈訊號CK1之準位、第二時脈訊號CK2之準位、第一驅動訊號G(n-2)之準位、第三驅動訊號G(n-1)之準位以及第二驅動訊號G(n+2)之準位為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1與第二控制電晶體T2維持關閉。升壓電路Rn2的第四電晶體T6維持關閉，第二電晶體T4維持導通，且節點B之準位維持不動。升壓電路Rn2的第一電晶體T3維持關閉，且第三電晶體T5維持關閉。
下拉電路Rn4之第一下拉電晶體T8維持關閉。驅動電路Rn3之第一驅動電晶體T7維持開啟，但由於第一驅動電晶體T7之第一端所接收的第一時脈訊號CK1之準位已由VDD 下拉至VSS ，因此，於第一驅動電晶體T7之第二端輸出的第五驅動訊號G(n)之準位下拉至VSS ，同時控制訊號Qn之準位亦往下掉至電壓準位VQ5。
於此，由於控制訊號Qn之準位在前一個時段t5中已被墊高至更高電壓準位VQ4，因此，此時段t6中，控制訊號Qn之準位即便往下掉至電壓準位VQ5，驅動電路Rn3之第一驅動電晶體T7此時仍可因控制訊號Qn的高準位而完全導通，使得於第一驅動電晶體T7之第二端輸出的第五驅動訊號G(n)之準位可快速下拉至VSS ，並且改善第五驅動訊號G(n)的下降時間（falling time）。
在一些實施例中，電壓準位VQ5大於電壓準位VQ3，但本發明並非以此為限。
第二控制電路Rn6之第一控制電晶體T10維持導通。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11維持關閉。
在時段t7中，第二時脈訊號CK2之準位、第四驅動訊號G(n+1)之準位以及第二驅動訊號G(n+2)之準位為VDD ，且第一時脈訊號CK1之準位、第一驅動訊號G(n-2)之準位以及第三驅動訊號G(n-1)之準位為VSS 。
因此，升壓電路Rn2的第四電晶體T6維持關閉，第二電晶體T4維持導通，且節點B之準位維持不變。升壓電路Rn2的第一電晶體T3維持關閉，第三電晶體T5維持關閉。第一控制電路Rn1中的第一控制電晶體T1維持關閉，第二控制電晶體T2因第二驅動訊號G(n+2)而導通，且第二控制電晶體T2之第一端所接收的第二電源訊號V2之準位為VSS ，使得控制訊號Qn之準位可在第二控制電晶體T2之協助下放電至VSS 。
驅動電路Rn3之第一驅動電晶體T7因控制訊號Qn而關閉。下拉電路Rn4之第一下拉電晶體T8因第二時脈訊號CK2而開啟，使得第五驅動訊號G(n)之準位維持在VSS 。
第二控制電路Rn6之第一控制電晶體T10因控制訊號Qn而關閉。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11維持關閉。
在時段t8中，第二時脈訊號CK2之準位與第二驅動訊號G(n+2)之準位為VDD ，且第一時脈訊號CK1之準位、第一驅動訊號G(n-2)之準位、第三驅動訊號G(n-1)之準位以及第四驅動訊號G(n+1)之準位為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1維持關閉，第二控制電晶體T2維持導通。升壓電路Rn2的第四電晶體T6維持關閉，第二電晶體T4因第四驅動訊號G(n+1)而關閉。升壓電路Rn2的第三電晶體T5維持關閉，第一電晶體T3因第二驅動訊號G(n+2)而開啟，且第一電晶體T3之第一端所接收之第四驅動訊號G(n+1)之準位為VSS ，使得節點A之準位放電。
驅動電路Rn3之第一驅動電晶體T7維持關閉。下拉電路Rn4之第一下拉電晶體T8維持開啟。第二控制電路Rn6之第一控制電晶體T10維持關閉。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11維持關閉。
在時段t9中，第一時脈訊號CK1之準位、第二時脈訊號CK2之準位、第一驅動訊號G(n-2)之準位、第三驅動訊號G(n-1)之準位、第四驅動訊號G(n+1)之準位以及第二驅動訊號G(n+2)之準位皆為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1維持關閉，第二控制電晶體T2因第二驅動訊號G(n+2)而關閉。升壓電路Rn2的第二電晶體T4維持關閉，第四電晶體T6維持關閉，第三電晶體T5維持關閉，且第一電晶體T3因第二驅動訊號G(n+2)而關閉。
驅動電路Rn3之第一驅動電晶體T7維持關閉。下拉電路Rn4之第一下拉電晶體T8因第二時脈訊號CK2而關閉。第二控制電路Rn6之第一控制電晶體T10維持關閉。第一穩壓電路Rn5之第一穩壓電晶體T9以及第二穩壓電路Rn7之第二穩壓電晶體T11維持關閉。
在時段t10中，第一時脈訊號CK1之準位為VDD ，且第二時脈訊號CK2之準位、第一驅動訊號G(n-2)之準位、第三驅動訊號G(n-1)之準位、第四驅動訊號G(n+1)之準位以及第二驅動訊號G(n+2)之準位為VSS 。
因此，第一控制電路Rn1中的第一控制電晶體T1維持關閉，第二控制電晶體T2維持關閉。升壓電路Rn2的第一電晶體T3維持關閉，第二電晶體T4維持關閉，第三電晶體T5維持關閉，且第四電晶體T6維持關閉。
驅動電路Rn3之第一驅動電晶體T7維持關閉。下拉電路Rn4之第一下拉電晶體T8維持關閉。第二控制電路Rn6之第一控制電晶體T10維持關閉，第一控制電晶體T10之第一端所輸出的穩壓訊號Pn因第一電容C2之第一端所接收的第一時脈訊號CK1而往上拉升。第一穩壓電路Rn5之第一穩壓電晶體T9因穩壓訊號Pn而導通，且第二穩壓電路Rn7之第二穩壓電晶體T11因穩壓訊號Pn而導通。
圖4為移位暫存器進行移位操作時各訊號之另一實施例的概要示意圖。請參閱圖1至圖4，閘極驅動器130更可包含第三時脈訊號CK3與第四時脈訊號CK4。
在一實施例中，當移位暫存器Rn為奇數級時，移位暫存器Rn所接收的時脈訊號為第一時脈訊號CK1與第二時脈訊號CK2，且移位暫存器Rn產生驅動訊號G(n)之時序圖大致上如圖3所示。而當移位暫存器Rn為偶數級時，移位暫存器Rn所接收的時脈訊號則為第三時脈訊號CK3（即，圖2中第一時脈訊號CK1之輸入處改輸入第三時脈訊號CK3）與第四時脈訊號CK4（即，圖2中第二時脈訊號CK2之輸入處改輸入第四時脈訊號CK4），且移位暫存器Rn產生驅動訊號G(n)之時序圖大致上如圖4所示。但本發明並非以此為限，在另一實施例中，當移位暫存器Rn為奇數級時，移位暫存器Rn所接收的時脈訊號為第三時脈訊號CK3與第四時脈訊號CK4，且移位暫存器Rn產生驅動訊號G(n)之時序圖大致上如圖4所示。而當移位暫存器Rn為偶數級時，移位暫存器Rn所接收的時脈訊號則為第一時脈訊號CK1與第二時脈訊號CK2，且移位暫存器Rn產生驅動訊號G(n)之時序圖大致上如圖3所示。
於此，第三時脈訊號CK3的相位不同於第四時脈訊號CK4的相位，且第三時脈訊號CK3的導通期間與第四時脈訊號CK4的導通期間彼此不交疊。此外，第二時脈訊號CK2、第四時脈訊號CK4、第一時脈訊號CK1與第三時脈訊號CK3依序兩兩之間具有時間差tc。在一些實施例中，時間差tc大致上相同於時間差td。
圖5為閘極驅動器進行運作時之訊號之一實施例的概要示意圖。請參閱圖1至圖5，對於本發明任一實施例中之各級的移位暫存器而言，例如第n級的移位暫存器Rn，各移位暫存器Rn都需要前兩級移位暫存器所產生驅動訊號G(n-2)、G(n-1)以及後兩級移位暫存器所產生驅動訊號G(n+1)、G(n+2)來協助其產生驅動訊號G(n)。然而，當n等於1時，由於第1級的移位暫存器前方並無移位暫存器可產生驅動訊號來協助其產生驅動訊號G1，並且當n等於2時，第2級移位暫存器的前方僅有一級移位暫存器可產生驅動訊號G1，而尚缺一個驅動訊號輸入。
因此，在一實施例中，閘極驅動器130更包含第一開始訊號STV1與第二開始訊號STV2。於此，第一開始訊號STV1與第二開始訊號STV2可和第2級移位暫存器所產生的驅動訊號G2以及第3級移位暫存器所產生的驅動訊號G3一同協助第1級的移位暫存器來產生驅動訊號G1，並且第二開始訊號STV2可和驅動訊號G1、驅動訊號G3以及第4級移位暫存器所產生的驅動訊號G4一同協助第2級的移位暫存器來產生驅動訊號G2。
以圖2所示的移位暫存器Rn的電路架構以及其訊號連接來說明在第1級的移位暫存器中之訊號連接時，第一驅動訊號G(n-2)可替換為第一開始訊號STV1，第三驅動訊號G(n-1)可替換為第二開始訊號STV2，第四驅動訊號G(n+1)可替換為驅動訊號G2，且第二驅動訊號G(n+2)可替換為驅動訊號G3。同樣地，以圖2所示的移位暫存器Rn的電路架構以及其訊號連接來說明在第2級的移位暫存器中之訊號連接時，第一驅動訊號G(n-2)可替換為第二開始訊號STV2，第三驅動訊號G(n-1)可替換驅動訊號G1，第四驅動訊號G(n+1)可替換為驅動訊號G3，且第二驅動訊號G(n+2)可替換為驅動訊號G4。
此外，當 n等於y-1時，第y-1級移位暫存器的後方僅有一級移位暫存器可產生驅動訊號Gy，而尚缺一個驅動訊號輸入，並且當n等於y時，由於第y級的移位暫存器後方並無移位暫存器可產生驅動訊號來協助其產生驅動訊號Gy。
因此，在一實施例中，閘極驅動器130更包含第一結束訊號VEND1與第二結束訊號VEND2。於此，第一結束訊號VEND1可和第y-3級移位暫存器所產生的驅動訊號G(y-3)、第y-2級移位暫存器所產生的驅動訊號G(y-2)以及驅動訊號Gy一同協助第y-1級的移位暫存器來產生驅動訊號G(y-1)，並且第一結束訊號VEND1與第二結束訊號VEND2可和驅動訊號G(y-2)以及驅動訊號G(y-1)一同協助第y級的移位暫存器來產生驅動訊號Gy。
以圖2所示的移位暫存器Rn的電路架構以及其訊號連接來說明在第y-1級的移位暫存器中之訊號連接時，第一驅動訊號G(n-2)可替換為驅動訊號G(y-3)，第三驅動訊號G(n-1)可替換為驅動訊號G(y-2)，第四驅動訊號G(n+1)可替換為驅動訊號Gy，且第二驅動訊號G(n+2) 可替換為第一結束訊號VEND1。同樣地，以圖2所示的移位暫存器Rn的電路架構以及其訊號連接來說明在第y級的移位暫存器中之訊號連接時，第一驅動訊號G(n-2)可替換為驅動訊號G(y-2)，第三驅動訊號G(n-1)可替換為驅動訊號G(y-1)，第四驅動訊號G(n+1)可替換為第一結束訊號VEND1，且第二驅動訊號G(n+2)可替換為第二結束訊號VEND2。
在一實施例中，第一開始訊號STV1與第二開始訊號STV2之間具有時間差tv，第二開始訊號STV2與驅動訊號G1之間具有時間差tv，驅動訊號Gy與第一結束訊號VEND1之間具有時間差tv，且第一結束訊號VEND1與第二結束訊號VEND2之間具有時間差tv。此外，時間差tv大致上相同於時間差td。
在一實施例中，第一開始訊號STV1的導通期間、第二開始訊號STV2的導通期間、第一結束訊號VEND1的導通期間以及第二結束訊號VEND2的導通期間皆大致上相同，且第一開始訊號STV1的導通期間、第二開始訊號STV2的導通期間、第一結束訊號VEND1的導通期間以及第二結束訊號VEND2的導通期間大致上為時間差tv的兩倍，但本發明並非以此為限。
在一實施例中，當閘極驅動器130是以正掃方式進行驅動時，第一開始訊號STV1之準位變動時間點早於第二開始訊號STV2之準位變動時間點，第二開始訊號STV2之準位變動時間點早於驅動訊號G1之準位變動時間點，並以此順序類推至驅動訊號Gy，且驅動訊號Gy之準位變動時間點早於第一結束訊號VEND1之準位變動時間點，第一結束訊號VEND1之準位變動時間點早於第二結束訊號VEND2之準位變動時間點。換言之，此時第一開始訊號STV1、第二開始訊號STV2、驅動訊號G1-Gy、第一結束訊號VEND1與第二結束訊號VEND2是依此順序循序產生。相反的，當閘極驅動器130是以反掃方式進行驅動時，第一開始訊號STV1之準位變動時間點晚於第二開始訊號STV2之準位變動時間點，第二開始訊號STV2之準位變動時間點晚於驅動訊號G1之準位變動時間點，並以此順序類推至驅動訊號Gy，且驅動訊號Gy之準位變動時間點晚於第一結束訊號VEND1之準位變動時間點，第一結束訊號VEND1之準位變動時間點晚於第二結束訊號VEND2之準位變動時間點。換言之，此時是以第二結束訊號VEND2、第一結束訊號VEND1、驅動訊號Gy-G1、第二開始訊號STV2與第一開始訊號STV1之順序循序產生。
在一實施例中，第一開始訊號STV1之導通期間、第二開始訊號STV2之導通期間、驅動訊號G1-Gy之導通期間、第一結束訊號VEND1之導通期間與第二結束訊號VEND2之導通期間依序兩兩之間可有部分重疊。
在一實施例中，第一開始訊號STV1、第二開始訊號STV2第一結束訊號VEND1與第二結束訊號VEND2可由時序產生器（圖未示）提供。
綜上所述，本發明實施例之移位暫存器，其在驅動電路輸出之驅動訊號開始充電前以及開始放電前，透過升壓電路將控制訊號拉至更高的準位，以藉由增強驅動電路之充電及放電能力來改善驅動訊號之上升時間與下降時間，並使得移位暫存器具有較佳的驅動力。此外，本發明實施例之移位暫存器，其升壓電路的電路架構具有元件配置以及訊號配置的對稱性，使移位暫存器具有雙向操作能力，即無論其所應用之顯示面板是在以正掃或反掃方式的驅動下，移位暫存器皆可對控制訊號進行調控，藉以決定驅動訊號的輸出。
雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧顯示面板
110‧‧‧畫素單元
120‧‧‧資料驅動器
130‧‧‧閘極驅動器
A‧‧‧節點
B‧‧‧節點
C1‧‧‧串接電容組
C11‧‧‧第一電容
C12‧‧‧第二電容
C2‧‧‧第一電容
CK1‧‧‧第一時脈訊號
CK2‧‧‧第二時脈訊號
CK3‧‧‧第三時脈訊號
CK4‧‧‧第四時脈訊號
D1-Dx‧‧‧資料線
Ds1-Dsx‧‧‧顯示資料
G(1)-G(y)‧‧‧驅動訊號
G(n-2)‧‧‧第一驅動訊號
G(n-1)‧‧‧第三驅動訊號
G(n)‧‧‧（第五）驅動訊號
G(n+1)‧‧‧第四驅動訊號
G(n+2)‧‧‧第二驅動訊號
L1-Ly‧‧‧閘極線
L(n-2)‧‧‧閘極線
L(n-1)‧‧‧閘極線
Ln‧‧‧閘極線
L(n+1)‧‧‧閘極線
L(n+2)‧‧‧閘極線
Pn‧‧‧穩壓訊號
Qn‧‧‧控制訊號
Rn‧‧‧移位暫存器
Rn1‧‧‧第一控制電路
Rn2‧‧‧升壓電路
Rn3‧‧‧驅動電路
Rn4‧‧‧下拉電路
Rn5‧‧‧第一穩壓電路
Rn6‧‧‧第二控制電路
Rn7‧‧‧第二穩壓電路
SW1‧‧‧第一開關模組
SW2‧‧‧第二開關模組
T1‧‧‧第一控制電晶體
T2‧‧‧第二控制電晶體
T3‧‧‧第一電晶體
T4‧‧‧第二電晶體
T5‧‧‧第三電晶體
T6‧‧‧第四電晶體
T7‧‧‧第一驅動電晶體
T8‧‧‧第一下拉電晶體
T9‧‧‧第一穩壓電晶體
T10‧‧‧第一控制電晶體
T11‧‧‧第二穩壓電晶體
t1-t10‧‧‧時段
tc‧‧‧時間差
td‧‧‧時間差
V1‧‧‧第一電源訊號
V2‧‧‧第二電源訊號
V3‧‧‧低準位訊號
VQ1-VQ5‧‧‧電壓準位
Z1‧‧‧第一電源線
Z2‧‧‧第二電源線
Z3‧‧‧第三電源線
tv‧‧‧時間差
STV1‧‧‧第一開始訊號
STV2‧‧‧第二開始訊號
VEND1‧‧‧第一結束訊號
VEND2‧‧‧第二結束訊號
圖1為顯示面板之一實施例的概要示意圖。 圖2為移位暫存器之一實施例的電路示意圖。 圖3為移位暫存器進行移位操作時各訊號之一實施例的概要示意圖。 圖4為移位暫存器進行移位操作時各訊號之另一實施例的概要示意圖。 圖5為閘極驅動器進行運作時之訊號之一實施例的概要示意圖。

Claims (14)

  1. 一種移位暫存器，包含： 一第一控制電路，接收一第一驅動訊號、一第二驅動訊號、一第一電源訊號與一第二電源訊號並輸出一控制訊號，其中該第二電源訊號之準位不同於該第一電源訊號之準位； 一升壓電路，接收該第一驅動訊號、該第二驅動訊號、一第三驅動訊號、一第四驅動訊號、該第一電源訊號與該第二電源訊號並調控該控制訊號； 一驅動電路，接收該控制訊號與一第一時脈訊號並輸出一第五驅動訊號，其中該第一驅動訊號、該第三驅動訊號、該第五驅動訊號、該第四驅動訊號與該第二驅動訊號依序兩兩之間具有一時間差；及 一下拉電路，接收一第二時脈訊號並下拉該第五驅動訊號，其中該第二時脈訊號之相位不同於該第一時脈訊號之相位。
  2. 如請求項1所述的移位暫存器，其中該第一驅動訊號之導通期間、該第三驅動訊號之導通期間、該第五驅動訊號之導通期間、該第四驅動訊號之導通期間與該第二驅動訊號之導通期間依序兩兩部分重疊。
  3. 如請求項2所述的移位暫存器，其中該第一驅動訊號的準位變動時間早於該第三驅動訊號的準位變動時間，該第三驅動訊號的該準位變動時間早於該第五驅動訊號的準位變動時間，該第五驅動訊號的該準位變動時間早於該第四驅動訊號的準位變動時間，且該第四驅動訊號的該準位變動時間早於該第二驅動訊號的準位變動時間。
  4. 如請求項1所述的移位暫存器，其中該第一控制電路包含： 一第一控制電晶體，該第一控制電晶體的一第一端接收該第一電源訊號，且該第一控制電晶體的一控制端接收該第一驅動訊號；及 一第二控制電晶體，該第二控制電晶體的一第一端接收該第二電源訊號，該第二控制電晶體的一控制端接收該第二驅動訊號，該第二控制電晶體的一第二端、該第一控制電晶體的一第二端耦接於該升壓電路與該驅動電路，且該第二控制電晶體、該第一控制電晶體與該升壓電路共同產生並調控該控制訊號。
  5. 如請求項1所述的移位暫存器，其中該升壓電路包含： 一串接電容組，耦接於該第一控制電路與該驅動電路； 一第一開關模組，耦接於該串接電容組，並受控於該第二驅動訊號與該第四驅動訊號以控制一閘極線與該串接電容組的電性導通以及一第一電源線與該串接電容組的電性導通，其中該閘極線用以提供該第二驅動訊號，且該第一電源線用以提供該第一電源訊號；及 一第二開關模組，耦接於該串接電容組，並受控該第一驅動訊號與該第三驅動訊號以控制另一閘極線與該串接電容組的電性導通以及一第二電源線與該串接電容組的電性導通，其中該另一閘極線用以提供該第三驅動訊號，且該第二電源線用以提供該第二電源訊號。
  6. 如請求項1所述的移位暫存器，其中該升壓電路包含： 一第一電容，該第一電容的一第一端耦接於該第一控制電路與該驅動電路； 一第二電容，該第二電容的一第一端耦接於該第一電容的一第二端； 一第一電晶體，該第一電晶體的一第一端接收該第四驅動訊號，該第一電晶體的一控制端接收該第二驅動訊號，且該第一電晶體的一第二端耦接於該第一電容的該第二端； 一第二電晶體，該第二電晶體的一第一端接收該第一電源訊號，該第二電晶體的一控制端接收該第四驅動訊號，且該第二電晶體的一第二端耦接於該第二電容的該第二端； 一第三電晶體，該第三電晶體的一第一端接收該第三驅動訊號，該第三電晶體的一控制端接收該第一驅動訊號，且該第三電晶體的一第二端耦接該第一電容的該第二端；及 一第四電晶體，該第四電晶體的一第一端接收該第二電源訊號，該第四電晶體的控制端接收該第三驅動訊號，且該第四電晶體的一第二端耦接於該第二電容的該第二端。
  7. 如請求項1所述的移位暫存器，其中該驅動電路包含一第一驅動電晶體，該第一驅動電晶體的一第一端接收該第一時脈訊號，該第一驅動電晶體的一控制端接收該控制訊號，該第一驅動電晶體的一第二端耦接該下拉電路並與該下拉電路共同產生該第五驅動訊號。
  8. 如請求項1所述的移位暫存器，其中該下拉電路包含一第一下拉電晶體，該第一下拉電晶體的一第一端耦接該驅動電路，該第一下拉電晶體的一控制端接收該第二時脈訊號，且該第一下拉電晶體的一第二端接收一低準位訊號。
  9. 如請求項1所述的移位暫存器，更包含： 一第一穩壓電路，接收一穩壓訊號並對該第五驅動訊號進行穩壓。
  10. 如請求項9所述的移位暫存器，其中該第一穩壓電路包含一第一穩壓電晶體，該第一穩壓電晶體的一第一端接收該第五驅動訊號，該第一穩壓電晶體的一控制端接收該穩壓訊號，且該第一穩壓電晶體的一第二端接收一低準位訊號。
  11. 如請求項9所述的移位暫存器，更包含： 一第二穩壓電路，接收該穩壓訊號並對該控制訊號進行穩壓。
  12. 如請求項11所述的移位暫存器，其中該第二穩壓電路包含一第二穩壓電晶體，該第二穩壓電晶體的一第一端接收該控制訊號，該第二穩壓電晶體的一控制端接收該穩壓訊號，且該第二穩壓電晶體的一第二端接收一低準位訊號。
  13. 如請求項9所述的移位暫存器，更包含： 一第二控制電路，接收該第一時脈訊號與該控制訊號並輸出該穩壓訊號。
  14. 如請求項13所述的移位暫存器，其中該第二控制電路包含： 一第一電容，該第一電容的一第一端接收該第一時脈訊號；及 一第一控制電晶體，該第一控制電晶體的一控制端接收該控制訊號，該第一控制電晶體的一第二端接收一低準位訊號，該第一控制電晶體的一第一端耦接該第一電容的第二端並與該第一電容共同產生該穩壓訊號。
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