KR102177425B1 - 저온 폴리 실리콘 반도체 박막 트랜지스터에 기초한 게이트 드라이버 온 어레이 회로 - Google Patents

저온 폴리 실리콘 반도체 박막 트랜지스터에 기초한 게이트 드라이버 온 어레이 회로 Download PDF

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Abstract

본 발명은 LTPS TFT에 기초한 GOA 회로를 제안한다. 제9 TFT는 제2 노드 P(n)상에 인가되는 고전압 레벨 및 저전압 레벨을 조정하기 위해 도입된다. 제9 TFT는 제2 노드 P(n)에 전기적으로 연결된 게이트 및 소스와, 제2 클락 신호에 전기적으로 연결된 드레인을 포함한다. 이러한 설계는 출력단 G(n)이 저전압 레벨을 유지할 때, 제2 노드 P(n)의 레벨이 특정 주파수에 따라 풀 다운되는 것을 가능하게 한다. 따라서, 본 발명에서 제2 노드 P(n)은 항상 고전압 레벨을 유지할 필요가 없다. 또한, 제4 트랜지스터 T4 및 제7 트랜지스터 T7은 긴 동작 시간으로 인한 임계 전압 시프트의 문제를 가지지 않는다.

Description

저온 폴리 실리콘 반도체 박막 트랜지스터에 기초한 게이트 드라이버 온 어레이 회로
본 발명은 액정 디스플레이의 분야에 관한 것으로, 보다 상세하게는 게이트 드라이버 온 어레이(GOA : gate driver on array) 회로의 안정성(stability)을 향상시키기 위한 저온 폴리 실리콘(LTPS : low temperature poly-silicon) 반도체 박막 트랜지스터(TFT : thin film transistors)에 기초한 GOA 회로에 관한 것이다.
게이트 드라이버 온 어레이(GOA : gate driver on array) 기술은, 행별로(row by row) 스캔되는 것에 의해 게이트가 구동되는 것을 실현하기 위해, 종래의 박막 트랜지스터 액정 디스플레이(TFT-LCD : thin film transistor-liquid crystal display)에 기초한 어레이 기판(array substrate) 상에 게이트 행 스캔 구동 회로(gate row scanning driving circuit)가 제조되었다. GOA 기술의 채택은 외부의 집적 회로(IC : integrated circuit)의 본딩(bonding)을 줄이고, 용량(capacity)을 증가시키며, 생산 비용을 줄이는 데 효과적이다. 또한, 좁은(narrow) 베젤(bezels) 없이 또는 GOA 기술에 기초한 베젤 없이 액정 패널(liquid crystal panel)을 구비한 디스플레이를 생산할 수 있다.
저온 폴리 실리콘(LTPS : low temperature poly-silicon) 반도체 TFT의 발달로, LTPS-TFT 액정 디스플레이(LCD : liquid crystal displays)가 또한 주목을 받고 있다. LTPS-TFT LCD는 고해상도(high resolution), 고속 응답(quick response), 고선명도(high brightness), 높은 애퍼처 비율(high aperture rates) 등의 장점을 가진다. 또한, LTPS 반도체는 특히 높은 캐리어 이동도(extra high carrier mobility)를 가지므로, 시스템 통합(SI : system integration)을 달성하고, 공간을 절약하며, 드라이버 집적 회로(driver IC : driver integrated circuits)의 비용을 절약하기 위해, 게이트 드라이버(gate drivers)가 GOA 기술에 기초한 TFT 어레이 기판 상에 설치된다(installed). 출력단 G(n)의 안정성을 보장하기 위해, Q(n) 노드 및 P(n) 노드(nodes)가 도입된다. 노드 Q(n)은 게이트 구동 신호(gate driving signal)의 출력이 제어되는 경우의 노드이고, 노드 P(n)은 노드 Q(n) 및 출력단 G(n)이 안정적인 저전압 레벨(low voltage level)을 유지하는 경우의 노드이지만, 대부분의 경우에 Q(n) 및 P(n) 노드는 상호간에 억제된다(restrained).
LTPS 반도체 TFT에 기초한 종래의 GOA 회로의 개략도를 도시하는 도 1을 참조하라. GOA 회로는 복수의 GOA 유닛의 캐스케이드(cascade)를 포함한다. N은 양의 정수(positive integer)로 설정된다. GOA 유닛의 제n 스테이지(nth stage)는 제1 TFT(first TFT)(T1), 제2 TFT(second TFT)(T2), 제3 TFT(third TFT)(T3), 제4 TFT(fourth TFT)(T4), 제5 TFT(fifth TFT)(T5), 제6 TFT(sixth TFT)(T6), 제7 TFT(seventh TFT)(T7), 제8 TFT(eighth TFT)(T8), 제10 TFT(tenth TFT)(T10), 제1 커패시터(first capacitor)(C1), 및 제2 커패시터(second capacitor)(C2)를 포함한다. 제1 TFT(T1)는 제1 클락 신호(first clock signal)(CK1)에 전기적으로 연결된 게이트, GOA 유닛의 이전(previous) 스테이지(제n-1 스테이지((n-1)th stage))의 출력단(G(n-1))에 전기적으로 연결된 소스, 및 제3 노드(third node)(H(n))에 전기적으로 연결된 게이트를 포함한다. 제2 TFT(T2)는 제1 노드(first node)(Q(n))에 전기적으로 연결된 게이트, 제2 클락 신호(second clock signal)(CK2)에 전기적으로 연결된 소스, 및 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제3 TFT(T3)는 제3 클락 신호(third clock signal)(CK3)에 전기적으로 연결된 게이트, GOA 유닛의 후속(following) 스테이지(제n+1 스테이지((n+1)th stage))의 출력단(G(n+1))에 전기적으로 연결된 소스, 및 제3 노드(H(n))에 전기적으로 연결된 드레인을 포함한다. 제4 TFT(T4)는 제2 노드(P(n))에 전기적으로 연결된 게이트, 저전압 레벨(low voltage level)(VGL)의 정전압(constant voltage)에 전기적으로 연결된 소스, 및 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제5 TFT(T5)는 고전압 레벨(high voltage level)(VGH)의 정전압에 전기적으로 연결된 게이트, 제3 노드(H(n))에 전기적으로 연결된 소스, 및 제1 노드(Q(n))에 전기적으로 연결된 드레인을 포함한다. 제6 TFT(T6)는 제3 노드(H(n))에 전기적으로 연결된 게이트, 저전압 레벨(VGL)의 정전압에 전기적으로 연결된 소스, 및 제2 노드(P(n))에 전기적으로 연결된 드레인을 포함한다. 제7 TFT(T7)는 제2 노드(P(n))에 전기적으로 연결된 게이트, 저전압 레벨(VGL)의 정전압에 전기적으로 연결된 소스, 및 제1 노드(Q(n))에 전기적으로 연결된 드레인을 포함한다. 제8 TFT(T8)는 제2 클락 신호(CK2)에 전기적으로 연결된 게이트 및 소스, 및 제2 노드(P(n))에 전기적으로 연결된 드레인을 포함한다. 제10 TFT(T10)는 제4 클락 신호(fourth clock signal)(CK4)에 전기적으로 연결된 게이트, 저전압 레벨(VGL)의 정전압에 전기적으로 연결된 소스, 및 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제1 커패시터(C1)의 한 단자(terminal)는 제1 노드(Q(n))에 전기적으로 연결되고, 다른 단자는 출력단(G(n))에 전기적으로 연결된다. 제2 커패시터(C2)의 한 단자는 제2 노드(P(n))에 전기적으로 연결되고, 다른 단자는 저전압 레벨(VGL)의 정전압에 전기적으로 연결된다.
도 1에 도시된 GOA 회로는 순방향 또는 역방향으로 스캔될 수 있다. 순방향 스캔(forward scanning)의 작업 흐름(workflow)은 역방향 스캔(backward scanning)의 작업 흐름(workflow)과 유사하다. 도 1 및 도 2를 참조하라. 여기에서 GOA 회로는 순방향 스캔된다. 도 2는 도 1에 도시된 바와 같은 순방향 스캔에서의 LTPS 반도체 TFT에 기초한 종래의 GOA 회로의 타이밍 다이어그램(timing diagram)을 도시한다. 순방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로의 작업 흐름은 다음과 같다. 제1 스테이지(Stage 1)는 프리차지(precharge)하는 것이고, 출력단(G(n-1))과 제1 클락 신호(CK1)는 모두 고전압 레벨을 제공하며(supply), 제1 TFT(T1)는 전도되고(conducted), 제5 TFT(T5)의 게이트는 고전압 레벨(VGH)의 정전압에 연결되어 제5 TFT(T5)는 전도(conduct)되도록 유지되고, 제3 노드(H(n))는 고전압 레벨로 프리차지되고, 제6 TFT(T6)는 전도되고, 제3 노드(H(n))의 레벨(level)은 제1 노드(Q(n))의 레벨과 동일하고, 제1 노드(Q(n))는 고전압 레벨로 프리차지되고, 제2 노드(P(n))는 풀 다운되고(pulled down), 제4 TFT 및 제7 TFT(T4, T7)는 종료된다(terminate). 제2 스테이지(Stage 2)는 출력단(G(n))로부터 고전압 레벨을 출력하는 것이고, 출력단(G(n-1)) 및 제1 클락 신호(CK1)는 저전압 레벨로 드롭하며(drop), 제2 클락 신호(CK2)는 고전압 레벨을 제공하고, 제1 커패시터(C1)의 저장 기능(storage function) 때문에 제1 노드(Q(n))는 고전압 레벨을 유지하고, 제2 TFT(T2)는 전도되고, 제2 클락 신호(CK2)의 고전압 레벨은 출력단(G(n))으로 출력되고, 출력단(G(n))은 고전압 레벨을 출력하고, 제1 노드(Q(n))는 더 높은 레벨(higher level)로 상승된다(lifted). 제3 스테이지(Stage 3)는 출력단(G(n))으로부터 저전압 레벨을 출력하는 것이고, 제3 클락 신호(CK3) 및 출력단(G(n+1))은 모두 고전압 레벨을 제공하며, 제1 노드(Q(n))는 고전압 레벨을 유지하고, 제2 클락 신호(CK2)는 저전압 레벨로 드롭하고(drops), 제2 클락 신호(CK2)의 저전압 레벨은 출력단(G(n))으로 출력되고, 출력단(G(n))은 저전압 레벨을 출력한다. 제4 스테이지(Stage 4)는 제1 노드(Q(n))를 저전압 레벨(VGL)의 정전압으로 풀(pull) 다운시키는(down) 것이고, 제1 클락 신호(CK1)는 다시 고전압 레벨을 제공하며, 출력단(G(n-1))은 저전압 레벨을 유지하고, 제1 TFT(T1)는 전도되고, 제1 노드(Q(n))는 저전압 전압 레벨(VGL)의 정전압으로 풀 다운되고(pulled down), 제6 TFT(T6)는 종료된다. 제5 스테이지(Stage 5)는 제1 노드(Q(n)) 및 출력단(G(n))을 저전압 레벨로 유지하는(keep) 것이고, 제2 클락 신호(CK2)는 고전압 레벨로 점프하며, 제8 TFT(T8)는 전도되고, 제2 노드(P(n))는 고전압 레벨로 충전되고(charged), 제1 노드(Q(n)) 및 출력단(G(n))을 저전압 레벨(VGL)의 정전압으로 계속 풀 다운하도록 제4 TFT 및 제7 TFT(T4, T7)는 각각 전도되고, 제2 노드(P(n))는 제2 커패시터(C2)의 저장 기능 때문에 고전압 레벨을 유지하고, 제1 노드(Q(n)) 및 출력단(G(n))이 저전압 레벨을 유지하도록 제4 TFT 및 제7 TFT(T4, T7)는 한 프레임의 시간에서(in a frame of time) 전도되도록 유지된다.
제2 노드(P(n))는 전술한 종래의 GOA 회로에서의 고전압 레벨을 유지하고, 즉, 제4 TFT 및 제7 TFT(T4, T7)는 전도 상태(conducting state)로 유지된다. 제4 TFT 및 제7 TFT(T4, T7)가 장시간 동작할(operate) 경우, 두 개의 주요(key) TFT(T4, T7)는 임계 전압 시프트(threshold voltage shift)의 문제를 가질 것이며, 회로의 안정성(stability)의 하락(decrease) 및 GOA 회로의 출력의 이상(abnormality)을 초래한다.
따라서, 본 발명의 목적은 GOA 회로의 안정성을 향상시키는 새로운 GOA 회로를 제안하는 것이다.
본 발명의 목적은 LTPS 반도체 TFT에 기초한 GOA 회로를 제안하는(propose) 것이다. 종래의 LTPS 반도체 TFT에 기초한 GOA 회로와 비교하여, 본 발명에서 제2 노드(P(n))는 항상 고전압 레벨을 유지하지 않을 것이다. 또한, 제4 트랜지스터 및 제7 트랜지스터(transistors)(T4, T7)는 긴 동작 시간(working time)으로 인한 임계 전압 시프트(threshold voltage shift)의 문제가 있지 않을 것이다. 상대적으로, GOA 회로의 안정성은 향상된다. 액정 패널(liquid crystal panel)의 디스플레이 품질(display quality)도 향상된다.
본 발명의 일 측면에서, 저온 폴리 실리콘(LTPS : low temperature poly-silicon) 반도체 박막 트랜지스터(TFT : thin film transistors)에 기초한(based) 게이트 드라이버 온 어레이(GOA : gate driver on array) 회로는, 복수의 GOA 유닛(GOA units)의 캐스케이드(cascade)를 포함한다. 상기 복수의 GOA 유닛의 각각의 스테이지(stage)는 스캔 제어 모듈(scan-control module), 출력 모듈(output module), 풀 다운 모듈(pull-down module), 및 노드 제어 모듈(node-control module)을 포함한다. GOA 유닛의 제1 스테이지(first stage) 및 GOA 유닛의 마지막 스테이지(last stage)를 제외한 GOA 유닛의 제n 스테이지(nth stage)에서(n은 양의 정수), 상기 스캔 제어 모듈은 제1 TFT(first TFT), 제3 TFT(third TFT), 및 제5 TFT(fifth TFT)를 포함한다. 제1 TFT는 제1 클락 신호(first clock signal)에 전기적으로(electrically) 연결된(connected) 게이트(gate), 상기 GOA 유닛의 제n-1 스테이지((n-1)th stage)의 출력단(output terminal)(G(n-1))에 전기적으로 연결된 소스(source), 및 제3 노드(third node)에 전기적으로 연결된 드레인(drain)을 포함한다. 제3 TFT는 제3 클락 신호(third clock signal)에 전기적으로 연결된 게이트, 상기 GOA 유닛의 제n+1 스테이지((n+1)th stage)의 출력단(G(n+1))에 전기적으로 연결된 소스, 및 상기 제3 노드에 전기적으로 연결된 드레인을 포함한다. 제5 TFT는 고전압 레벨의(at a high voltage level) 정전압(constant voltage)에 전기적으로 연결된 게이트, 상기 제3 노드에 전기적으로 연결된 소스, 및 제1 노드(first node)에 전기적으로 연결된 드레인을 포함한다. 상기 출력 모듈은 제2 TFT(second TFT) 및 제1 부트스트랩 커패시터(first bootstrap capacitor)를 포함한다. 제2 TFT는 상기 제1 노드에 전기적으로 연결된 게이트, 제2 클락 신호(second clock signal)에 전기적으로 연결된 소스, 및 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제1 부트스트랩 커패시터는 상기 제1 노드 및 상기 출력단(G(n)) 사이에 전기적으로 연결된다. 상기 풀 다운 모듈은 제4 TFT(fourth TFT), 제6 TFT(sixth TFT), 제7 TFT(seventh TFT), 제8 TFT(eighth TFT), 제10 TFT(tenth TFT), 제2 부트스트랩 커패시터(second bootstrap capacitor)를 포함한다. 제4 TFT는 상기 제2 노드에 전기적으로 연결된 게이트, 저전압 레벨의(at low voltage level) 정전압에 전기적으로 연결된 소스, 및 상기 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제6 TFT는 상기 제3 노드(third node)에 전기적으로 연결된 게이트, 저전압 레벨의 상기 정전압에 전기적으로 연결된 소스, 및 상기 제2 노드(second node)에 전기적으로 연결된 드레인을 포함한다. 제7 TFT는 상기 제2 노드에 전기적으로 연결된 게이트, 저전압의 상기 정전압에 전기적으로 연결된 소스, 및 상기 제1 노드(first node)에 전기적으로 연결된 드레인을 포함한다. 제8 TFT는 상기 제2 클락 신호에 전기적으로 연결된 게이트 및 소스, 및 상기 제2 노드에 전기적으로 연결된 드레인을 포함한다. 제10 TFT는 제4 클락 신호(fourth clock signal)에 전기적으로 연결된 게이트, 저전압 레벨의 상기 정전압에 전기적으로 연결된 소스, 및 상기 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제2 부트스트랩 커패시터는 상기 제2 노드 및 저전압 레벨의 상기 정전압 사이에 전기적으로 연결된다. 상기 제2 클락 신호 및 상기 제2 노드에 전기적으로 연결된 상기 노드 제어 모듈은, 상기 제2 클락 신호에 따라 상기 고전압 레벨 및 상기 저전압 레벨 사이에서 스위칭하도록(switch) 상기 제2 노드를 제어하도록(control) 구성된다(configured). 상기 제1 클락 신호(first clock signal)의 펄스(Pulses), 상기 제2 클락 신호(second clock signal)의 펄스, 상기 제3 클락 신호(third clock signal)의 펄스, 및 상기 제4 클락 신호(fourth clock signal)의 펄스는 순차적으로(sequentially) 차례로(in turns) 출력되고(output) 중첩되지(overlap) 않는다. 순방향 스캔(forward scanning)에서, 상기 제1 TFT에 전기적으로 연결된 상기 제1 클락 신호 및 상기 출력단(G(n-1))은 동시에 상기 고전압 레벨(high voltage level)을 제공하고(supply), 역방향 스캔(backward scanning)에서, 상기 제3 TFT에 전기적으로 연결된 상기 제3 클락 신호 및 상기 출력단(G(n+1))은 동시에 상기 고전압 레벨(high voltage level)을 제공한다.
본 발명의 다른 측면에서, 저온 폴리 실리콘(LTPS) 반도체 박막 트랜지스터(TFT)에 기초한 게이트 드라이버 온 어레이(GOA) 회로는, 복수의 GOA 유닛의 캐스케이드를 포함한다. 상기 복수의 GOA 유닛의 각각의 스테이지는 스캔 제어 모듈, 출력 모듈, 풀 다운 모듈, 및 노드 제어 모듈을 포함한다. GOA 유닛의 제1 스테이지 및 GOA 유닛의 마지막 스테이지를 제외한 GOA 유닛의 제n 스테이지에서 - 상기 n은 양의 정수임 -, 상기 스캔 제어 모듈은, 상기 스캔 제어 모듈은 제1 TFT, 제3 TFT, 및 제5 TFT를 포함한다. 제1 TFT은, 제1 클락 신호에 전기적으로 연결된 게이트, 상기 GOA 유닛의 제n-1 스테이지의 출력단 G(n-1)에 전기적으로 연결된 소스, 및 제3 노드에 전기적으로 연결된 드레인을 포함한다. 제3 TFT은, 제3 클락 신호에 전기적으로 연결된 게이트, 상기 GOA 유닛의 제n+1 스테이지의 출력단 G(n+1)에 전기적으로 연결된 소스, 및 상기 제3 노드에 전기적으로 연결된 드레인을 포함한다. 제5 TFT는 고전압 레벨의 정전압에 전기적으로 연결된 게이트, 상기 제3 노드에 전기적으로 연결된 소스, 및 제1 노드에 전기적으로 연결된 드레인을 포함한다. 상기 출력 모듈은 제2 TFT 및 제1 부트스트랩 커패시터를 포함한다. 제2 TFT는 상기 제1 노드에 전기적으로 연결된 게이트, 제2 클락 신호에 전기적으로 연결된 소스, 및 출력단 G(n)에 전기적으로 연결된 드레인을 포함한다. 제1 부트스트랩 커패시터는 상기 제1 노드 및 상기 출력단 G(n) 사이에 전기적으로 연결된다. 상기 풀 다운 모듈은 제4 TFT, 제6 TFT, 제7 TFT, 제8 TFT, 제10 TFT, 제2 부트스트랩 커패시터를 포함한다. 제4 TFT는 제2 노드에 전기적으로 연결된 게이트, 저전압 레벨의 정전압에 전기적으로 연결된 소스, 및 상기 출력단 G(n)에 전기적으로 연결된 드레인을 포함한다. 제6 TFT는 상기 제3 노드에 전기적으로 연결된 게이트, 저전압 레벨의 상기 정전압에 전기적으로 연결된 소스, 및 상기 제2 노드에 전기적으로 연결된 드레인을 포함한다. 제7 TFT는 상기 제2 노드에 전기적으로 연결된 게이트, 저전압의 상기 정전압에 전기적으로 연결된 소스, 및 상기 제1 노드에 전기적으로 연결된 드레인을 포함한다. 제8 TFT는 상기 제2 클락 신호에 전기적으로 연결된 게이트 및 소스, 및 상기 제2 노드에 전기적으로 연결된 드레인을 포함한다. 제10 TFT는 제4 클락 신호에 전기적으로 연결된 게이트, 저전압 레벨의 상기 정전압에 전기적으로 연결된 소스, 및 상기 출력단 G(n)에 전기적으로 연결된 드레인을 포함한다. 제2 부트스트랩 커패시터는 상기 제2 노드 및 저전압 레벨의 상기 정전압 사이에 전기적으로 연결된다. 상기 제2 클락 신호 및 상기 제2 노드에 전기적으로 연결된, 상기 노드 제어 모듈은, 상기 제2 클락 신호에 따라 상기 고전압 레벨 및 상기 저전압 레벨 사이에서 스위칭하도록 상기 제2 노드를 제어하도록 구성된다.
본 발명에서, 제2 노드(P(n))에 인가되는(imposed) 고전압 및 저전압(high and low voltage)을 조정하기(adjust) 위해 제9 TFT가 도입된다(introduced). 상기 제9 TFT는 제2 노드(P(n))에 전기적으로 연결된 게이트 및 소스, 및 제2 클락 신호에 전기적으로 연결된 드레인을 포함한다. 그렇지 않으면, 제9 TFT는 제4 클락 신호에 전기적으로 연결된 게이트, 제2 노드(P(n))에 전기적으로 연결된 소스, 및 제2 클락 신호에 전기적으로 연결된 드레인을 포함한다. 이러한 설계는, 출력단(G(n))이 저전압 레벨을 유지할 때, 제2 노드(P(n))의 레벨이 특정 주파수에 따라 풀 다운될(pulled down) 수 있게 한다. 따라서, 본 발명에서 제2 노드(P(n))는 항상 고전압 레벨을 유지할 필요가 없다. 또한, 제4 트랜지스터 및 제7 트랜지스터(transistors)(T4, T7)는 긴 동작 시간으로 인한 임계 전압 시프트의 문제를 가지지 않는다. 상대적으로, GOA 회로의 안정성이 고해상도를 가지는 액정 패널 설계에 완벽하게 적용될 수 있도록 향상된다. 본 발명에 의해 제안된 GOA 회로는 휴대 전화, 디스플레이, 또는 텔레비전을 구동시키는(drive) 데 적용될(applied) 수 있다. 전술한 것은 단지 본 발명의 장점(advantage)일 뿐이다.
도 1은 LTPS 반도체 TFT에 기초한 종래의 GOA 회로의 개략도를 도시한다.
도 2는 도 1에 도시된 바와 같은 순방향 스캔에서의 LTPS 반도체 TFT에 기초한 종래의 GOA 회로에 대한 타이밍 다이어그램(timing diagram)를 도시한다.
도 3은 본 발명의 바람직한 일 실시예에 따른, 저온 폴리 실리콘(LTPS) 반도체 박막 트랜지스터(TFT)에 기초한 게이트 드라이버 온 어레이(GOA) 회로의 개략도를 도시한다.
도 4는 도 3에 도시된 바와 같은 순방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로에 대한 타이밍 다이어그램을 도시한다.
도 5는 도 3에 도시된 바와 같은 역방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로에 대한 타이밍 다이어그램을 도시한다.
도 6은 본 발명의 다른 바람직한 실시예에 따른, 저온 폴리 실리콘(LTPS) 반도체 박막 트랜지스터(TFT)에 기초한 게이트 드라이버 온 어레이(GOA) 회로의 개략도를 도시한다.
도 7은 도 6에 도시된 바와 같은 순방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로에 대한 타이밍 다이어그램을 도시한다.
도 8은 도 6에 도시된 바와 같은 역방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로에 대한 타이밍 다이어그램을 도시한다.
다양한 도면 및 그림에 도시된 바람직한 실시예의 다음의 상세한 기술을 읽은 후에, 청구된 발명의 이러한 목적 및 다른 목적이 당업자에게 명백해질 것이다.
본 발명의 바람직한 일 실시예에 따른, 저온 폴리 실리콘(LTPS) 반도체 박막 트랜지스터(TFT)에 기초한 게이트 드라이버 온 어레이(GOA) 회로의 개략도를 도시하는 도 3을 참조하라. GOA 회로는 복수의 GOA 유닛의 캐스케이드를 포함한다. 복수의 GOA 유닛의 각 스테이지는 스캔 제어 모듈(32), 출력 모듈(34), 풀 다운 모듈(36), 및 노드 제어 모듈(38)을 포함한다.
GOA 유닛의 제1 스테이지 및 GOA 유닛의 마지막 스테이지를 제외한 GOA 유닛의 제n 스테이지에서, 스캔 제어 모듈(32)은 제1 TFT(T1), 제3 TFT(T3), 및 제5 TFT(T5)를 포함하고, 출력 모듈(34)은 제2 TFT(T2) 및 제1 부트스트랩 커패시터(C1)를 포함하며, 풀 다운 모듈(36)은 제4 TFT(T4), 제6 TFT(T6), 제7 TFT(T7), 제8 TFT(T8), 제10 TFT(T10), 및 제2 부트스트랩 커패시터(C2)를 포함한다. N은 양의 정수(positive integer)로 설정된다(set).
스캔 제어 모듈(32)에서, 제1 TFT(T1)는 제1 클락 신호(CK1)에 전기적으로 연결된 게이트, GOA 유닛의 이전 스테이지(제n-1 스테이지)의 출력단(G(n-1))에 전기적으로 연결된 소스, 및 제3 노드(H(n))에 전기적으로 연결된 드레인을 포함한다. 제3 TFT(T3)는 제3 클락 신호(CK3)에 전기적으로 연결된 게이트, GOA 유닛의 후속 스테이지(제n+1 스테이지)의 출력단 G(n+1)에 전기적으로 연결된 소스, 및 제3 노드(H(n))에 전기적으로 연결된 드레인을 포함한다. 제5 TFT(T5)는 고전압 레벨(VGH)의 정전압에 전기적으로 연결된 게이트, 제3 노드(H(n))에 전기적으로 연결된 소스, 및 제1 노드(Q(n))에 전기적으로 연결된 드레인을 포함한다.
출력 모듈(34)에서, 제2 TFT(T2)는 제1 노드(Q(n))에 전기적으로 연결된 게이트, 제2 클락 신호(CK2)에 전기적으로 연결된 소스 및 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제1 부트스트랩 커패시터(C1)의 한 단자(terminal)는 제1 노드(Q(n))에 전기적으로 연결되고, 다른 단자는 출력단(G(n))에 전기적으로 연결된다.
풀 다운 모듈(36)에서, 제4 TFT(T4)는 제2 노드(P(n))에 전기적으로 연결된 게이트, 저전압 레벨(VGL)의 정전압에 전기적으로 연결된 소스, 및 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제6 TFT(T6)는 제3 노드(H(n))에 전기적으로 연결된 게이트, 저전압 레벨(VGL)의 정전압에 전기적으로 연결된 소스, 및 제2 노드(P(n))에 전기적으로 연결된 드레인을 포함한다. 제7 TFT(T7)는 제2 노드(P(n))에 전기적으로 연결된 게이트, 저전압 레벨(VGL)의 정전압에 전기적으로 연결된 소스, 및 제1 노드(Q(n))에 전기적으로 연결된 드레인을 포함한다. 제8 TFT(T8)는 제2 클락 신호(CK2)에 전기적으로 연결된 게이트 및 소스와, 제2 노드(P(n))에 전기적으로 연결된 드레인을 포함한다. 제10 TFT(T10)는 제4 클락 신호(CK4)에 전기적으로 연결된 게이트, 저전압 레벨(VGL)의 정전압에 전기적으로 연결된 소스, 및 출력단(G(n))에 전기적으로 연결된 드레인을 포함한다. 제2 부트스트랩 커패시터(C2)의 한 단자는 제2 노드(P(n))에 전기적으로 연결되고, 다른 단자는 저전압 레벨(VGL)의 정전압에 전기적으로 연결된다.
노드 제어 모듈(38)은 제2 클락 신호(CK2) 및 제2 노드(P(n))에 전기적으로 연결된다. 노드 제어 모듈(38)은 제2 클락 신호(CK2)에 따라 고전압 레벨과 저전압 레벨 사이에서 스위칭하도록 제2 노드(P(n))를 제어하기 위해 사용된다.
이러한 실시예에서, 노드 제어 모듈(38)은 제9 TFT(T9)를 포함한다. TFT(T9)는 제2 노드(P(n))에 전기적으로 연결된 게이트 및 소스와, 제2 클락 신호(CK2)에 전기적으로 연결된 드레인을 포함한다. 출력단(G(n))이 저전압 레벨을 유지할 때, 제2 노드(P(n))는, 제2 클락 신호(CK2)에 따라 고전압 레벨로 점프(jump)하고 - 이는 동일한 고전압 레벨 점프임 -, 제2 클락 신호(CK2)에 따라 저전압 레벨로 드롭하여 저전압 레벨이 된다.
본 발명에서 채택된 각각의 TFT는 LTPS 반도체 TFT(LTPS semiconductor TFT)이다.
GOA 회로는 4 개의 클락 신호로서 제1 클락 신호(CK1), 제2 클락 신호(CK2), 제3 클락 신호(CK3), 및 제4 클락 신호(CK4)를 포함한다. 4 개의 클락 신호의 펄스(pulses)는 순차적으로 차례로 출력되고 중첩되지 않는다.
GOA 유닛의 제1 스테이지에서, 제1 TFT(T1)의 소스는 회로 시작 신호(circuit onset signal)(STV)에 전기적으로 연결된다. GOA 유닛의 마지막 스테이지에서, 제3 TFT(T3)의 소스는 회로 시작 신호(STV)에 전기적으로 연결된다. 본 발명에 의해 제안된 LTPS 반도체 TFT에 기초한 GOA 회로는, 제1 스테이지로부터 마지막 스테이지까지 순방향 스캔으로 하나씩(one by one), 또는 마지막 스테이지로부터 제1 스테이지까지 역방향 스캔으로 하나씩 스캔될 수 있다. 순방향 스캔에서, 제1 TFT(T1)는 제1 클락 신호(즉, 고전압 레벨의 제1 클락(first clock)(CK1)) 및 회로 시작 신호(STV)가 처음 제공된다. 다시 말하면, 제1 TFT(T1)에 전기적으로 연결된 제1 클락(CK1), 및 GOA 회로의 이전 스테이지(제n-1 스테이지)의 출력단(G(n-1))은 순방향 스캔에서 동시에 고전압 레벨을 제공한다. 역방향 스캔에서, 처음에 제3 TFT(T3)는 제1 클락 신호(즉, 고전압 레벨의 제3 클락(third clock)(CK3)) 및 회로 시작 신호(STV)가 제공된다. 다시 말하면, 제3 TFT(T3)에 전기적으로 연결된 제3 클락(CK3), 및 GOA 회로의 후속 스테이지(제n+1 스테이지)의 출력단(G(n+1))은 역방향 스캔에서 동시에 고전압 레벨을 제공한다(supplies).
LTPS 반도체 TFT에 기초한 GOA 회로에서, 제2 노드(P(n))의 레벨(level)은 순방향 스캔 또는 역방향 스캔으로 일정 주파수에 따라 풀 다운된다(pulled down).
도 3에 도시된 바와 같은, 순방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로의 타이밍 다이어그램을 도시하는 도 4를 참조하라. 순방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로의 작업 흐름은 다음과 같다.
제1 스테이지(Stage 1) : 제1 클락 신호(CK1) 및 출력단(G(n-1)) 모두는 고전압 레벨을 제공한다. 제2 클락 신호, 제3 클락 신호, 및 제4 클락 신호(CK2, CK3, CK4)는 모두 저전압 레벨을 제공한다. 또한, 출력단(G(n+1))은 저전압 레벨을 제공한다. 제1 TFT(T1)는 제1 클락 신호(CK1)에 의해 전도된다. 제3 노드(H(n))는 고전압 레벨로 프리차지된다(precharged). 제6 TFT(T6)는 제3 노드(H(n))에 의해 전도된다. 제5 TFT(T5)는 항상 고전압 레벨(VGH)의 정전압 제어 하에서 전도되도록 유지되어(keeps), 제3 노드(H(n)) 및 제1 노드(Q(n))는 항상 동일한 레벨을 가진다. 제1 노드(Q(n))는 고전압 레벨로 프리차지된다. 제2 노드(P(n))는 저전압 레벨(VGL)의 정전압으로 풀 다운된다. 마지막으로, 제2 노드(P(n))에 의해 제어되는 제4 TFT 및 제7 TFT(T4, T7)는 종료된다.
제2 스테이지(Stage 2) : 제1 클락 신호(CK1) 및 출력단(G(n-1))는 모두 저전압 레벨로 드롭한다. 제2 클락 신호(CK2)는 고전압 레벨을 제공한다. 제3 클락 신호 및 제4 클락 신호(CK3, CK4) 및 출력단(G(n+1))는 여전히 저전압 레벨을 제공한다. 제1 노드(Q(n))는 제1 부트스트랩 커패시터(C1)의 저장 때문에 고전압 레벨을 유지한다. 제2 TFT(T2)는 전도된다. 제2 클락 신호(CK2)의 고전압 레벨은 출력단(G(n))로 출력되고, 출력단(G(n))은 고전압 레벨을 출력하며, 최종적으로 제1 노드(Q(n))는 더 높은 레벨로 상승된다(lifted). 제6 TFT(T6)는 전도되도록 유지된다. 제2 노드(P(n))는 저전압 레벨(VGL)의 정전압을 유지한다. 마지막으로, 제2 노드(P(n))에 의해 제어되는 제4 TFT 및 제7 TFT(T4, T7)은 여전히 종료된다.
제3 스테이지(Stage 3) : 제2 클락 신호(CK2)는 저전압 레벨로 드롭된다. 제3 클락 신호(CK3) 및 출력단(G(n+1))는 모두 고전압 레벨을 제공한다. 제1 클락 신호, 제4 클락 신호(CK1, CK4), 및 출력단(G(n-1))은 여전히 저전압 레벨을 제공한다. 제3 클락 신호(CK3)에 의해 제어되는 제3 TFT(T3)는 전도된다. 제1 노드(Q(n))는 고전압 레벨을 유지한다. 제2 TFT 및 제6 TFT(T2, T6)는 여전히 전도된다. 제2 노드(P(n))는 저전압 레벨(VGL)의 정전압을 여전히 유지한다. 제2 노드(P(n))에 의해 제어되는 제4 TFT 및 제7 TFT(T4, T7)는 여전히 종료된다. 제2 TFT(T2)가 여전히 전도되기 때문에, 제2 클락 신호(CK2)의 저전압 레벨은 출력단(G(n))으로 출력되고, 출력단(G(n))은 저전압 레벨을 출력한다.
제4 스테이지(Stage 4) : 제1 클락 신호(CK1)는 고전압 레벨을 다시 제공한다. 제2 클락 신호, 제3 클락 신호, 제4 클락 신호(CK2, CK3, CK4), 및 출력단(G(n-1))은 저전압 레벨을 제공한다. 제1 TFT(T1)는 제1 클락 신호(CK1)에 의해 전도된다. 제1 노드(Q(n))는 저전압 레벨(VGL)의 정전압으로 풀 다운된다. 마지막으로, 제2 TFT 및 제6 TFT(T2, T6)는 종료된다.
제5 스테이지(Stage 5) : 제1 클락 신호(CK1)는 저전압 레벨로 드롭된다. 제2 클락 신호(CK2)는 고전압 레벨을 제공한다. 제3 클락 신호 및 제4 클락 신호(CK3, CK4), 출력단(G(n-1)), 및 출력단(G(n+1))은 저전압 레벨을 제공한다. 제8 TFT(T8)는 전도된다. 제2 노드(P(n))은 고전압 레벨로 충전된다(charged). 제4 TFT 및 제7 TFT(T4, T7)가 전도되어, 제1 노드(Q(n)) 및 출력단(G(n))는 저전압 레벨을 유지한다. 제2 노드(P(n))는 제2 부트스트랩 커패시터(C2)의 저장 때문에 고전압 레벨을 유지한다. 제2 클락 신호(CK2)가 고전압 레벨로부터 저전압 레벨로 드롭될 때, 제2 노드(P(n))는 고전압 레벨이 되고, 제9 TFT(T9)는 전도된다. 한편, 제2 노드(P(n))는 제2 클락 신호(CK2)의 저전압 레벨 때문에 다소(somewhat) 풀 다운된다. 제2 부트스트랩 커패시터(C2)의 저장 때문에, 클락 신호(CK2)가 저전압 레벨로 드롭되는 지연 시간 주기(period of delay time) 후에, 제2 노드(P(n))는 저전압 레벨로 선형적으로(linearly) 드롭된다(drops). 즉, 출력단(G(n))이 저전압 레벨을 유지할 때, 제2 노드(P(n))의 레벨은 제2 클락 신호(CK2)에 따라 높은 전압 레벨로 점프하며, 이는 동일한 고전압 레벨 점프이며, 제2 클락 신호(CK2)에 따라 저전압 레벨로 드롭하여 저전압 레벨이 된다.
종래의 기술과 비교하여, 제2 노드(P(n))가 항상 고전압 레벨을 유지하고 제4 TFT 및 제7 TFT(T4, T7)가 한 프레임의 시간으로 전도되는 경우, 본 발명에 의해 제안된 LTPS 반도체 TFT에 기초한 GOA 회로에서의 제2 노드(P(n))는 제5 스테이지에서 특정 주파수(certain frequency)에 따라 풀 다운된다. 제2 노드(P(n))는 항상 고전압 레벨을 유지할 필요가 없다. 이렇게 하여, 장시간 동작(long-time operations) 시 제4 TFT 및 제7 TFT(T4, T7)에서 임계 전압 시프트(threshold voltage shift)의 문제는 성공적으로(successfully) 발생하지(occur) 않는다. 또한, GOA 회로의 안정성은 효과적으로 향상된다.
도 3에 도시된 바와 같은, 역방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로의 타이밍 다이어그램을 도시하는 도 5를 참조하라. 순방향 스캔의 작업 흐름은 역방향 스캔의 작업 흐름과 유사하다. 역방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로의 작업 흐름은 다음과 같이 약술된다(outlined).
제1 스테이지 : 제3 클락 신호(CK3) 및 출력단(G(n+1)) 모두는 고전압 레벨을 제공한다. 제3 TFT(T3)는 제3 클락 신호(CK3)에 의해 전도된다. 제3 노드(H(n))는 고전압 레벨로 프리차지된다. 제6 TFT(T6)는 제3 노드(H(n))에 의해 전도된다. 제5 TFT(T5)는 항상 고전압 레벨(VGH)의 정전압에 대한 제어 하에서 전도되도록 유지하여, 제3 노드(H(n)) 및 제1 노드(Q(n))는 항상 동일한 레벨을 가진다. 제1 노드(Q(n))는 고전압 레벨로 프리차지된다. 제2 노드(P(n))는 저전압 레벨(VGL)의 정전압으로 풀 다운된다. 마지막으로, 제4 TFT 및 제7 TFT(T4, T7)은 종료된다.
제2 스테이지 : 제2 클락 신호(CK2)는 고전압 레벨을 제공한다. 제1 노드(Q(n))는 제1 부트스트랩 커패시터(C1)의 저장 때문에 고전압 레벨을 유지한다. 제2 TFT(T2)는 전도된다. 제2 클락 신호(CK2)의 고전압 레벨은 출력단(G(n))으로 출력되고, 출력단(G(n))은 고전압 레벨을 출력하며, 최종적으로 제1 노드(Q(n))는 더 높은 레벨로 상승된다.
제3 스테이지 : 제2 클락 신호(CK2)는 저전압 레벨로 드롭된다. 제1 클락 신호(CK1) 및 출력단(G(n-1))는 모두 고전압 레벨을 제공한다. 제1 노드(Q(n))는 여전히 고전압 레벨이다. 제2 TFT(T2)는 여전히 전도된다. 제2 클락 신호(CK2)의 저전압 레벨은 출력단(G(n))으로 출력되고, 출력단(G(n))은 저전압 레벨을 출력한다.
제4 스테이지 : 제3 클락 신호(CK3)는 고전압 레벨을 다시 제공한다. 출력단(G(n+1))은 저전압 레벨을 제공한다. 제3 TFT(T3)는 전도된다. 제1 노드(Q(n))는 저전압 레벨(VGL)의 정전압으로 풀 다운된다.
제5 스테이지 : 제3 클락 신호(CK3)는 저전압 레벨로 드롭된다. 제2 클락 신호(CK2)는 고전압 레벨을 제공한다. 제8 TFT(T8)는 전도된다. 제2 노드(P(n))는 고전압 레벨로 충전된다. 제4 TFT 및 제7 TFT(T4, T7)가 전도되어, 제1 노드(Q(n)) 및 출력단(G(n))은 저전압 레벨을 유지한다. 제2 노드(P(n))는 제2 부트스트랩 커패시터(C2)의 저장 때문에 고전압 레벨을 유지한다. 제2 클락 신호(CK2)가 고전압 레벨로부터 저전압 레벨로 드롭될 때, 제2 노드(P(n))는 고전압 레벨이 되고, 제9 TFT(T9)는 전도된다. 한편, 제2 노드(P(n))는 제2 클락 신호(CK2)의 저전압 레벨 때문에 다소 풀 다운된다. 제2 부트스트랩 커패시터(C2)의 저장 때문에, 클락 신호(CK2)가 저전압 레벨로 떨어질 때 지연 시간 주기 후에 제2 노드(P(n))는 저전압 레벨로 선형적으로 드롭된다. 즉, 출력단(G(n))이 저전압 레벨을 유지할 때, 제2 노드(P(n))의 레벨은 제2 클락 신호(CK2)에 따라 높은 전압 레벨로 점프하며, 이는 동일한 고전압 레벨 점프이며, 제2 클락 신호(CK2)에 따라 저전압 레벨로 드롭한다.
종래의 기술과 비교하여, 제2 노드(P(n))가 항상 고전압 레벨을 유지하고 제4 TFT 및 제7 TFT(T4, T7)가 한 프레임의 시간으로 전도되는 경우, 본 발명에 의해 제안된 LTPS 반도체 TFT에 기초한 GOA 회로에서 제2 노드(P(n))는 제5 스테이지에서 특정 주파수에 따라 풀 다운된다. 제2 노드(P(n))는 항상 고전압 레벨을 유지할 필요가 없다. 이렇게 하여, 장시간 동작 시 제4 TFT 및 제7 TFT(T4, T7)에서 임계 전압 시프트의 문제는 성공적으로 발생하지 않는다. 또한, GOA 회로의 안정성은 효과적으로 향상된다.
본 발명의 또 다른 바람직한 실시예에 따른, 저온 폴리 실리콘(LTPS) 반도체 박막 트랜지스터(TFT)에 기초한 게이트 드라이버 온 어레이(GOA) 회로의 개략도를 도시하는 도 6을 참조하라. 도 3에 도시된 바와 같은 실시예와 도 6에 도시된 바와 같은 이러한 실시예의 차이점은, 제9 TFT(T9)가 제4 클락 신호(CK4)에 전기적으로 연결된 게이트, 제2 노드(P(n))에 전기적으로 연결된 소스, 및 이러한 실시예에 의해 제안된 노드 제어 모듈(38)에서의 제2 클락 신호(CK2)에 전기적으로 연결된 드레인을 가진다는 것이다. 출력단(G(n))이 저전압 레벨을 유지할 때, 제2 노드(P(n))의 레벨은 제2 클락 신호(CK2)에 따라 높은 전압 레벨로 점프하고, 이는 동일한 고전압 레벨 점프(high voltage level jump)이며, 제4 클락 신호(CK4)에 따라 저전압 레벨로 드롭하고, 이는 저전압 레벨 드롭(low voltage level drop)이다.
도 7은 도 6에 도시된 바와 같은 순방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로의 타이밍 다이어그램을 도시한다. 도 7 및 도 4 사이의 차이점은 출력단(G(n))이 저전압 레벨을 유지할 때, 저전압 레벨로부터 고전압 레벨로의 클락 신호(CK4)의 점프에 응답하여(response), 제2 노드(P(n))의 레벨이 저전압 레벨로 드롭되는 것이다. 당업자는 도 3 및 도 6에 도시된 GOA 회로에서 제9 TFT(T9)의 연결에 따른 시퀀스(sequence)의 차이를 알 수 있다. 더 이상의 자세한 설명은 생략한다.
도 8은 도 6에 도시된 바와 같은 역방향 스캔에서의 LTPS 반도체 TFT에 기초한 GOA 회로의 타이밍 다이어그램을 도시한다. 도 8 및 도 5 사이의 차이점은 출력단(G(n))이 저전압 레벨을 유지할 때, 저전압 레벨로부터 고전압 레벨로의 클락 신호(CK4)의 점프에 응답하여(response), 제2 노드(P(n))의 레벨이 저전압 레벨로 드롭되는 것이다. 당업자는 도 3 및 도 6에 도시된 GOA 회로에서 제9 TFT(T9)의 연결에 따른 시퀀스의 차이를 알 수 있다. 더 이상의 자세한 설명은 생략한다.
요약하면, 본 명세서는 LTPS TFT에 기초한 GOA 회로를 제안한다. 제9 TFT는 제2 노드(P(n)) 상에 인가되는(imposed) 고전압 레벨 및 저전압 레벨을 조정하기(adjust) 위해 도입된다(introduced). 제9 TFT는 제2 노드(P(n))에 전기적으로 연결된 게이트 및 소스와, 제2 클락 신호에 전기적으로 연결된 드레인을 포함한다. 그렇지 않으면, 제9 TFT는 제4 클락 신호에 전기적으로 연결된 게이트, 제2 노드(P(n))에 전기적으로 연결된 소스, 및 제2 클락 신호에 전기적으로 연결된 드레인을 포함한다. 이러한 설계는 출력단(G(n))이 저전압 레벨을 유지할 때, 제2 노드(P(n))의 레벨이 특정 주파수에 따라 풀 다운될 수 있게 한다. 따라서, 본 발명에서 제2 노드(P(n))는 항상 고전압 레벨을 유지할 필요가 없다. 또한, 제4 트랜지스터 및 제7 트랜지스터(T4, T7)는 긴 동작 시간으로 인한 임계 전압 시프트의 문제를 가지지 않는다. 상대적으로, GOA 회로의 안정성은 고해상도를 가지는 액정 패널의 설계에 완벽하게 적용될 수 있도록 향상된다. 본 발명에 의해 제안된 GOA 회로는 휴대 전화, 디스플레이, 또는 텔레비전을 구동시키는 데 적용될 수 있다. 전술한 것은 단지 본 발명의 장점일 뿐이다.
당업자는 상기 장치의 많은 변형 및 변경이 본 발명의 교시를 유지하면서 이루어질 수 있는 것을 쉽게 알 수 있을 것이다. 따라서, 명세서는 첨부된 청구 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (14)

  1. 저온 폴리 실리콘(LTPS) 반도체 박막 트랜지스터(TFT)에 기초한 게이트 드라이버 온 어레이(gate driver on array)(GOA) 회로에 있어서,
    복수의 GOA 유닛의 캐스케이드(cascade); 및
    스캔 제어 모듈, 출력 모듈, 풀 다운 모듈, 및 노드 제어 모듈을 포함하는 상기 복수의 GOA 유닛의 각각의 스테이지(stage)
    를 포함하고,
    GOA 유닛의 제1 스테이지 및 GOA 유닛의 마지막 스테이지를 제외한 GOA 유닛의 제n 스테이지에서 - n은 양의 정수임 -, 상기 스캔 제어 모듈은,
    제1 클락 신호에 전기적으로 연결된 게이트, 상기 GOA 유닛의 제n-1 스테이지의 출력단 G(n-1)에 전기적으로 연결된 소스, 및 제3 노드에 전기적으로 연결된 드레인을 포함하는 제1 TFT;
    제3 클락 신호에 전기적으로 연결된 게이트, 상기 GOA 유닛의 제n+1 스테이지의 출력단 G(n+1)에 전기적으로 연결된 소스, 및 상기 제3 노드에 전기적으로 연결된 드레인을 포함하는 제3 TFT; 및
    고전압 레벨의 정전압에 전기적으로 연결된 게이트, 상기 제3 노드에 전기적으로 연결된 소스, 및 제1 노드에 전기적으로 연결된 드레인을 포함하는 제5 TFT
    를 포함하고,
    상기 출력 모듈은,
    상기 제1 노드에 전기적으로 연결된 게이트, 제2 클락 신호에 전기적으로 연결된 소스, 및 출력단 G(n)에 전기적으로 연결된 드레인을 포함하는 제2 TFT; 및
    상기 제1 노드 및 상기 출력단 G(n) 사이에 전기적으로 연결된 제1 부트스트랩(bootstrap) 커패시터
    를 포함하고,
    상기 풀 다운 모듈은,
    상기 제2 노드에 전기적으로 연결된 게이트, 저전압 레벨의 정전압에 전기적으로 연결된 소스, 및 상기 출력단 G(n)에 전기적으로 연결된 드레인을 포함하는 제4 TFT;
    상기 제3 노드와 전기적으로 연결된 게이트, 저전압 레벨의 상기 정전압에 전기적으로 연결된 소스, 및 상기 제2 노드와 전기적으로 연결된 드레인을 포함하는 제6 TFT;
    상기 제2 노드와 전기적으로 연결된 게이트, 저전압의 상기 정전압에 전기적으로 연결된 소스, 및 상기 제1 노드에 전기적으로 연결된 드레인을 포함하는 제7 TFT;
    상기 제2 클락 신호에 전기적으로 연결된 게이트 및 소스, 및 상기 제2 노드에 전기적으로 연결된 드레인을 포함하는 제8 TFT;
    제4 클락 신호에 전기적으로 연결된 게이트, 저전압 레벨의 상기 정전압에 전기적으로 연결된 소스, 및 상기 출력단 G(n)에 전기적으로 연결된 드레인을 포함하는 제10 TFT; 및
    상기 제2 노드 및 저전압 레벨의 상기 정전압 사이에 전기적으로 연결된 제2 부트스트랩 커패시터
    를 포함하고,
    상기 노드 제어 모듈은,
    제9 TFT를 포함하고,
    상기 제9 TFT는, 상기 제2 노드에 전기적으로 연결된 게이트 및 소스, 및 상기 제2 클락 신호에 전기적으로 연결된 드레인을 포함하고, 상기 제2 클락 신호에 따라 상기 고전압 레벨 및 상기 저전압 레벨 사이에서 스위칭하도록 상기 제2 노드를 제어하도록 구성되고,
    상기 제1 클락 신호의 펄스, 상기 제2 클락 신호의 펄스, 상기 제3 클락 신호의 펄스, 및 상기 제4 클락 신호의 펄스는 순차적으로(sequentially) 차례로(in turns) 출력되고 중첩되지 않으며,
    순방향 스캔에서, 상기 제1 TFT에 전기적으로 연결된 상기 제1 클락 신호 및 상기 출력단 G(n-1)은 동시에 상기 고전압 레벨을 제공하고, 역방향 스캔에서, 상기 제3 TFT에 전기적으로 연결된 상기 제3 클락 신호 및 상기 출력단 G(n+1)은 동시에 상기 고전압 레벨을 제공하고,
    상기 출력단 G(n)이 상기 저전압 레벨을 유지할 때,
    상기 저전압 레벨로부터 상기 고전압 레벨로의 상기 제2 클락 신호의 점프에 응답하여, 상기 제2 노드의 상기 레벨이 상기 고전압 레벨로 점프하고,
    상기 고전압 레벨로부터 상기 저전압 레벨로의 상기 제2 클락 신호의 드롭에 응답하여, 상기 제2 노드의 상기 레벨이 상기 저전압 레벨로 드롭하는,
    GOA 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 TFT 모두는 LTPS 반도체 TFT인,
    GOA 회로.
  7. 저온 폴리 실리콘(LTPS) 반도체 박막 트랜지스터(TFT)에 기초한 게이트 드라이버 온 어레이(gate driver on array)(GOA) 회로에 있어서,
    복수의 GOA 유닛의 캐스케이드; 및
    스캔 제어 모듈, 출력 모듈, 풀 다운 모듈, 및 노드 제어 모듈을 포함하는 상기 복수의 GOA 유닛의 각각의 스테이지
    를 포함하고,
    GOA 유닛의 제1 스테이지 및 GOA 유닛의 마지막 스테이지를 제외한 GOA 유닛의 제n 스테이지에서 - 상기 n은 양의 정수임 -, 상기 스캔 제어 모듈은,
    제1 클락 신호에 전기적으로 연결된 게이트, 상기 GOA 유닛의 제n-1 스테이지의 출력단 G(n-1)에 전기적으로 연결된 소스, 및 제3 노드에 전기적으로 연결된 드레인을 포함하는 제1 TFT;
    제3 클락 신호에 전기적으로 연결된 게이트, 상기 GOA 유닛의 제n+1 스테이지의 출력단 G(n+1)에 전기적으로 연결된 소스, 및 상기 제3 노드에 전기적으로 연결된 드레인을 포함하는 제3 TFT; 및
    고전압 레벨의 정전압에 전기적으로 연결된 게이트, 상기 제3 노드에 전기적으로 연결된 소스, 및 제1 노드에 전기적으로 연결된 드레인을 포함하는 제5 TFT
    를 포함하고,
    상기 출력 모듈은,
    상기 제1 노드에 전기적으로 연결된 게이트, 제2 클락 신호에 전기적으로 연결된 소스, 및 출력단 G(n)에 전기적으로 연결된 드레인을 포함하는 제2 TFT; 및
    상기 제1 노드 및 상기 출력단 G(n) 사이에 전기적으로 연결된 제1 부트스트랩 커패시터
    를 포함하고,
    상기 풀 다운 모듈은,
    제2 노드에 전기적으로 연결된 게이트, 저전압 레벨의 정전압에 전기적으로 연결된 소스, 및 상기 출력단 G(n)에 전기적으로 연결된 드레인을 포함하는 제4 TFT;
    상기 제3 노드와 전기적으로 연결된 게이트, 저전압 레벨의 상기 정전압에 전기적으로 연결된 소스, 및 상기 제2 노드와 전기적으로 연결된 드레인을 포함하는 제6 TFT;
    상기 제2 노드와 전기적으로 연결된 게이트, 저전압의 상기 정전압에 전기적으로 연결된 소스, 및 상기 제1 노드와 전기적으로 연결된 드레인을 포함하는 제7 TFT;
    상기 제2 클락 신호에 전기적으로 연결된 게이트 및 소스, 및 상기 제2 노드에 전기적으로 연결된 드레인을 포함하는 제8 TFT;
    제4 클락 신호에 전기적으로 연결된 게이트, 저전압 레벨의 상기 정전압에 전기적으로 연결된 소스, 및 상기 출력단 G(n)에 전기적으로 연결된 드레인을 포함하는 제10 TFT; 및
    상기 제2 노드 및 저전압 레벨의 상기 정전압 사이에 전기적으로 연결된 제2 부트스트랩 커패시터
    를 포함하고,
    상기 노드 제어 모듈은, 제9 TFT를 포함하고,
    상기 제9 TFT는, 상기 제2 노드에 전기적으로 연결된 게이트 및 소스, 및 상기 제2 클락 신호에 전기적으로 연결된 드레인을 포함하는, 상기 제2 클락 신호 및 상기 제2 노드에 전기적으로 연결되고, 상기 제2 클락 신호에 따라 상기 고전압 레벨 및 상기 저전압 레벨 사이에서 스위칭하도록 상기 제2 노드를 제어하도록 구성되며,
    상기 출력단 G(n)이 상기 저전압 레벨을 유지할 때,
    상기 저전압 레벨로부터 상기 고전압 레벨로의 상기 제2 클락 신호의 점프에 응답하여, 상기 제2 노드의 상기 레벨이 상기 고전압 레벨로 점프하고,
    상기 고전압 레벨로부터 상기 저전압 레벨로의 상기 제2 클락 신호의 드롭에 응답하여, 상기 제2 노드의 상기 레벨이 상기 저전압 레벨로 드롭하는,
    GOA 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제7항에 있어서,
    상기 제1 클락 신호의 펄스, 상기 제2 클락 신호의 펄스, 상기 제3 클락 신호의 펄스, 및 상기 제4 클락 신호의 펄스는 순차적으로 차례로 출력되고, 중첩되지 않는,
    GOA 회로.
  13. 제7항에 있어서,
    순방향 스캔에서, 상기 제1 TFT에 전기적으로 연결된 상기 제1 클락 신호 및 상기 출력단 G(n-1)은 동시에 상기 고전압 레벨을 제공하고, 역방향 스캔에서, 상기 제3 TFT에 전기적으로 연결된 상기 제3 클락 신호 및 상기 출력단 G(n+1)은 동시에 상기 고전압 레벨을 제공하는,
    GOA 회로.
  14. 제7항에 있어서,
    상기 TFT 모두는 LTPS 반도체 TFT인,
    GOA 회로.

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