CN108154856B - 栅极扫描驱动电路 - Google Patents

Abstract

本发明公开了一种栅极扫描驱动电路，包括N(N>4，且N为正整数)级驱动电路单元；第n(1≦n≦N，且n为正整数)级驱动电路单元包括上拉控制模块、上拉模块、输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块；第n级驱动电路单元的上拉控制模块包含两颗薄膜晶体管，其中一颗薄膜晶体管采用第n‑1级和第n‑2级驱动电路单元的扫描信号进行控制正反向扫描的预充，另一颗薄膜晶体管采用第n+1级和第n+2级驱动电路单元的扫描信号进行控制正反向扫描的预充，减轻了薄膜晶体管的偏压应力和阈值电压漂移，增强电路的稳定性。

Description

栅极扫描驱动电路

技术领域

本发明涉及液晶显示领域，尤其涉及一种栅极扫描驱动电路。

背景技术

平板显示器的栅极扫描线以前一般由集成电路芯片(Gate IC)来驱动，而集成的栅极扫描驱动电路(Gate Driver Monolithic，GDM)是一种利用现有的薄膜晶体管阵列基板制造工艺，将栅极扫描驱动电路直接构建在阵列基板上的技术，具有降低成本、减少工艺流程、减小面板边框宽度的作用。随着产品和技术的发展，平板显示器对栅极扫描驱动电路的要求越来越高，其中之一就是要求同时具有正向扫描和反向扫描的功能。

如图1所示，是一种现有的具有正反扫功能的栅极扫描驱动电路的电路示意图，该栅极扫描驱动电路包括控制正反扫的上拉控制模块1、上拉模块2、输出节点维持模块3、维持控制节点产生模块4、上拉控制节点维持模块5、清空模块7、辅助维持模块8以及自举电容C1。其中上拉控制模块1和维持控制节点产生模块4均同时被前级和后级驱动电路单元中信号所控制，具有对称性，上拉控制模块1中的薄膜晶体管M1与M9对称，维持控制节点产生模块4中的薄膜晶体管M5与M7对称。

该栅极扫描驱动电路的扫描方向通过正向扫描控制信号U2D和反向扫描控制信号D2U这一对相互反相的恒压信号进行控制，U2D取高电平、D2U取低电平时进行正向扫描，反之进行反向扫描。但是U2D和D2U相互反相的特性使得上拉控制模块1中M1和M9两颗薄膜晶体管长期受到符号相反的偏压应力，产生方向相反的阈值电压漂移，在切换扫描方向之后会导致上拉控制节点netAn难以正常开启，U2D和D2U信号的使用降低了电路的可靠性，也增加了电路的复杂性。

发明内容

为解决上述技术问题，本发明提供一种栅极扫描驱动电路，能够避免上拉控制模块中薄膜晶体管受到偏压应力产生阈值电压漂移的问题，改善电路的可靠性。

本发明提供的技术方案如下：

本发明公开了一种栅极扫描驱动电路，该栅极扫描驱动电路包括N(N>4，且N为正整数)级驱动电路单元；第n(1≦n≦N，且n为正整数)级驱动电路单元包括上拉控制模块、上拉模块、输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块；上拉控制模块、上拉模块、维持控制节点产生模块以及上拉控制节点维持模块相连接于上拉控制节点；输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块均输入低电平；上拉模块和输出节点维持模块相连接于本级扫描信号线；第n级驱动电路单元的上拉控制模块包括第一薄膜晶体管和第四薄膜晶体管；第一薄膜晶体管的控制端连接第n-2级驱动电路单元的扫描信号线，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第 n-1级驱动电路单元的扫描信号线；第四薄膜晶体管的控制端连接第n+2级驱动电路单元的扫描信号线，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第n+1级的扫描信号线；其中，当n＝1时，第一薄膜晶体管的控制端输入第一启动信号，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第二启动信号；当n＝2时，第一薄膜晶体管的控制端输入第二启动信号，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第n-1级驱动电路单元的扫描信号线；其中，当 n＝N时，第四薄膜晶体管的控制端输入第二启动信号，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第一启动信号；当n＝N-1时，第四薄膜晶体管的控制端输入第一启动信号，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第n+1级驱动电路单元的扫描信号线。

优选地，第n级驱动电路单元的维持控制节点产生模块包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第九薄膜晶体管；第五薄膜晶体管的控制端输入高电平，第五薄膜晶体管的两个通路端分别连接高电平和维持控制节点；第六薄膜晶体管的控制端连接上拉控制节点，第六薄膜晶体管的两个通路端分别连接维持控制节点和低电平；第七薄膜晶体管的控制端连接第n-1级驱动电路单元的扫描信号线,第七薄膜晶体的两个通路端分别连接维持控制节点和低电平；其中，当n＝1时，第七薄膜晶体管的控制端输入第二启动信号；第九薄膜晶体管的控制端连接第n+1级驱动电路单元的扫描信号线,第九薄膜晶体管的两个通路端分别连接维持控制节点和低电平；其中，当n＝N时，第九薄膜晶体管的控制端输入第一启动信号。

优选地，第n级驱动电路单元的上拉控制节点维持模块包括第八薄膜晶体管；第八薄膜晶体管的控制端连接第n级驱动电路单元的维持控制节点，第八薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平。

优选地，第n级驱动电路单元的维持控制节点产生模块包括第一维持控制节点产生模块和第二维持控制节点产生模块；第一维持控制节点产生模块和上拉控制节点维持模块相连接于第一维持控制节点；第二维持控制节点产生模块和上拉控制节点维持模块相连接于第二维持控制节点；输出节点维持模块、第一维持控制节点产生模块和第二维持控制节点产生模块以及上拉控制节点维持模块均输入低电平。

优选地，第n级驱动电路单元的第一维持控制节点产生模块包含第十三薄膜晶体管、第十五薄膜晶体管、第十七薄膜晶体管、第十九薄膜晶体管和第二十一薄膜晶体管；第十七薄膜晶体管的控制端输入第一低频时钟信号，第十七薄膜晶体管的两个通路端分别连接高电平和第一维持控制节点；第十三薄膜晶体管、第十五薄膜晶体管、第十九薄膜晶体管和第二十一薄膜晶体管的两个通路端均分别连接低电平和第一维持控制节点；第十三薄膜晶体管的控制端输入第n-1级驱动电路单元的扫描信号，第十五薄膜晶体管的控制端输入第n+1级驱动电路单元的扫描信号，第十九薄膜晶体管的控制端连接第n级驱动电路单元的上拉控制节点，第二十一薄膜晶体管的控制端输入第二低频时钟信号；其中，当n＝1时，第十三薄膜晶体管的控制端输入第二启动信号；当n＝N时，第十五薄膜晶体管的控制端输入第一启动信号；第n级驱动电路单元的第二维持控制节点产生模块包含第十四薄膜晶体管、第十六薄膜晶体管、第十八薄膜晶体管、第二十薄膜晶体管和第二十二薄膜晶体管；第十八薄膜晶体管的控制端输入第二低频时钟信号，第十八薄膜晶体管的两个通路端分别连接高电平和第二维持控制节点；第十四薄膜晶体管、第十六薄膜晶体管、第二十薄膜晶体管和第二十二薄膜晶体管的两个通路端均分别连接低电平和第二维持控制节点；第十四薄膜晶体管的控制端输入第n-1 级驱动电路单元的扫描信号，第十六薄膜晶体管的控制端输入第n+1级驱动电路单元的扫描信号，第二十薄膜晶体管的控制端连接第n级驱动电路单元的上拉控制节点，第二十二薄膜晶体管的控制端输入第一低频时钟信号；其中，当n＝1 时，第十四薄膜晶体管的控制端输入第二启动信号；当n＝N时，第十六薄膜晶体管的控制端输入第一启动信号。

优选地，第n级驱动电路单元的上拉控制节点维持模块包括第二十五薄膜晶体管和第二十六薄膜晶体管；第二十五薄膜晶体管的控制端连接第一维持控制节点，第二十六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；第二十六薄膜晶体管的控制端连接第二维持控制节点，第二十六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平。

优选地，第n级驱动电路单元的输出节点维持模块包括第二十三薄膜晶体管和第二十四薄膜晶体；第二十三薄膜晶体管的控制端连接第n级驱动电路单元的第一维持控制节点,第二十三薄膜晶体管的两个通路端分别连接低电平和第n 级驱动电路单元的扫描信号线；第二十四薄膜晶体的控制端连接第n级驱动电路单元的第二维持控制节点,第二十四薄膜晶体的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线。

优选地，当2≦n≦N-1，第n级驱动电路单元的维持控制节点产生模块分别连接第n-1级驱动电路单元的上拉控制节点维持模块和第n+1级驱动电路单元的上拉控制节点维持模块；第n级驱动电路单元的上拉控制节点维持模块分别连接第n-1级驱动电路单元的维持控制节点产生模块和第n+1级驱动电路单元的维持控制节点产生模块；当n＝1，第n级驱动电路单元的维持控制节点产生模块连接第n+1级驱动电路单元的上拉控制节点维持模块；第n级驱动电路单元的上拉控制节点维持模块输入末位时钟信号并连接第n+1级驱动电路单元的维持控制节点产生模块；当n＝N，第n级驱动电路单元的维持控制节点产生模块连接第n-1 级驱动电路单元的上拉控制节点维持模块；第n级驱动电路单元的上拉控制节点维持模块输入首位时钟信号并连接第n-1级驱动电路单元的维持控制节点产生模块。

优选地，第n级驱动电路单元的维持控制节点产生模块包括第五薄膜晶体管、第六薄膜晶体管以及第二十七薄膜晶体管；第五薄膜晶体管的控制端输入第一时钟信号，第五薄膜晶体管的两个通路端分别连接第一时钟信号和第n级驱动电路单元的维持控制节点；第六薄膜晶体管的控制端连接上拉控制节点，第六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；第二十七薄膜晶体管的控制端输入第二时钟信号,第二十七薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；当2≦n≦N-1时，第 n级驱动电路单元的维持控制节点分别连接第n-1级驱动电路单元的上拉控制节点维持模块和第n+1级驱动电路单元的上拉控制节点维持模块；当n＝1时，第n 级驱动电路单元的维持控制节点连接第n+1级驱动电路单元的上拉控制节点维持模块；当n＝N时，第n级驱动电路单元的维持控制节点连接第n-1级驱动电路单元的上拉控制节点维持模块。

优选地，第n级驱动电路单元的上拉控制节点维持模5包括第二十五薄膜晶体管和第二十六薄膜晶体管；第二十五薄膜晶体管的控制端连接到第n-1级驱动电路单元的维持控制节点，第二十五薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；其中，第1级驱动电路单元的第二十五薄膜晶体管的控制端输入末位时钟信号；第二十六薄膜晶体管的控制端连接到第 n+1级驱动电路单元的维持控制节点，第二十六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；其中，第N级驱动电路单元的第二十六薄膜晶体管的控制端输入首位时钟信号。

优选地，第n级驱动电路单元的输出节点维持模块包括第十一薄膜晶体管；第十一薄膜晶体管的控制端输入第二时钟信号，第十一薄膜晶体管的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线。

优选地，第n级驱动电路单元的上拉模块包括第十薄膜晶体管；第十薄膜晶体管的控制端连接上拉控制节点，第十薄膜晶体管的两个通路端分别连接第一时钟信号和第n级驱动电路单元的扫描信号线。

优选地，第n级驱动电路单元还包括清空模块；所述清空模块包括第二薄膜晶体管、第三薄膜晶体管和第十二薄膜晶体管；第二薄膜晶体管的控制端输入清空信号，第二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；第三薄膜晶体管的控制端输入清空信号，第三薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；第十二薄膜晶体管的控制端输入清空信号，第十二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的扫描信号线和低电平。

优选地，第n级驱动电路单元还包括辅助维持模块，辅助维持模块包括第二十八薄膜晶体管和第二十九薄膜晶体管；第二十八薄膜晶体管的控制端输入第一启动信号，第二十八薄膜晶体管的两个通路端分别连接上拉控制节点和低电平；其中，第1、2、3级驱动电路单元中的第二十八薄膜晶体管的控制端输入低电平；第二十九薄膜晶体管的控制端输入第二启动信号，第二十九薄膜晶体管的两个通路端分别连接上拉控制节点和低电平；其中，第N-2、N-1、N级驱动电路单元中的第二十九薄膜晶体管的控制端输入低电平。

优选地，第n级驱动电路单元还包括清空模块；所述清空模块包括第二薄膜晶体管和第十二薄膜晶体管；第二薄膜晶体管的控制端输入清空信号，第二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；第十二薄膜晶体管的控制端输入清空信号，第十二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的扫描信号线和低电平。

与现有技术相比，本发明能够带来以下至少一项有益效果：

1、上拉控制节点维持模块在正向扫描和反向扫描过程中具有相同的工作状态，能够避免切换扫描方向后由于薄膜晶体管受到偏压应力产生阈值电压漂移而造成电路功能失效的问题。

2、利用现有信号实现正反扫功能，无需引入额外的驱动讯号，减少驱动讯号数量，节省版图空间。

3、两个维持控制节点产生模块交替工作，有效解决现有技术中维持控制节点产生模块一半的时间无法进行维持的问题，最大程度地提高电路的可靠性，同时可有效避免维持模块长时间操作对薄膜晶体管产生负面影响。

4、输出节点维持模块可由两个薄膜晶体管共同对输出的扫描信号进行维持，增强维持能力。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明予以进一步说明。

图1为一种现有栅极扫描驱动电路的电路示意图；

图2为本发明一种栅极扫描驱动电路的架构示意图；

图3为本发明一种栅极扫描驱动电路的实施例一的电路示意图；

图4所示是图3所示的电路在正向扫描时的驱动波形示意图；

图5所示是图3所示的电路在反向扫描时的驱动波形示意图：

图6为本发明一种栅极扫描驱动电路的实施例二的电路示意图；

图7为本发明一种栅极扫描驱动电路的实施例三的电路示意图；

图8为本发明一种栅极扫描驱动电路的实施例四的电路示意图；

图9为本发明一种栅极扫描驱动电路的实施例五的电路示意图；

图10所示是采用本发明栅极驱动电路的显示装置的结构示意图。

附图标号说明：

1、上拉控制模块，2、上拉模块，3、输出节点维持模块，4、维持控制节点产生模块，41、第一维持控制节点产生模块，42、第二维持控制节点产生模块， 5、上拉控制节点维持模块，6、辅助维持模块，7、清空模块；

M1A、第一薄膜晶体管，M1B、第四薄膜晶体管，M2、第二薄膜晶体管，M3、第三薄膜晶体管，M5、第五薄膜晶体管，M6、第六薄膜晶体管，M6A、第七薄膜晶体管，M6B、第九薄膜晶体管，M8、第八薄膜晶体管，M10、第十薄膜晶体管， M11、第十一薄膜晶体管，M12、第十二薄膜晶体管，M3A、第十三薄膜晶体管， M3B、第十四薄膜晶体管，M4A、第十五薄膜晶体管，M4B、第十六薄膜晶体管， M5A、第十七薄膜晶体管，M5B、第十八薄膜晶体管，M6A、第十九薄膜晶体管， M6B、第二十薄膜晶体管，M7A、第二十一薄膜晶体管，M7B、第二十二薄膜晶体管，M11A、第二十三薄膜晶体管，M11B、第二十四薄膜晶体管，M8A、第二十五薄膜晶体管，M8B、第二十六薄膜晶体管，M7、第二十七薄膜晶体管，M9A、第二十八薄膜晶体管，M9B、第二十九薄膜晶体管，C1、自举电容；

Gn、第n级驱动电路单元的扫描信号，netAn、上拉控制节点，netBn、维持控制节点，netCn、第一维持控制节点，netDn、第二维持控制节点，VGH、高电平，VSS、低电平，CKm、第一时钟信号，CKm+2、第二时钟信号，CK1、首位时钟信号，CKM、末位时钟信号，LC1、第一低频信号，LC2、第二低频信号，Gn-1、第n-1级驱动电路单元的扫描信号，Gn+1、第n+1级驱动电路单元的扫描信号， Gn-2、第n-2级驱动电路单元的扫描信号，Gn+2、第n+2级驱动电路单元的扫描信号，CLR、清空重置信号，GSP1、第一启动信号，GSP2、第二启动信号。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

图2为本发明一种栅极扫描驱动电路的框架示意图，栅极扫描驱动电路包括 N(N>4，且N为正整数)级驱动电路单元，第n级(1≦n≦N，且n为正整数) 驱动电路单元包括上拉控制模块1、上拉模块2、输出节点维持模块3、维持控制节点产生模块4以及上拉控制节点维持模块5。

上拉控制模块1、上拉模块2、维持控制节点产生模块4以及上拉控制节点维持模块5相连接于上拉控制节点netAn；输出节点维持模块3、维持控制节点产生模块4以及上拉控制节点维持模块5均输入低电平VSS；上拉模块2和输出节点维持模块3相连接于本级扫描信号线。

每个薄膜晶体管均包括控制端和两个通路端，在以下的实施例中，控制端为栅极，其中一个通路端为源极、另一个通路端为漏极。当给控制端高电平时，源极和漏极通过半导体层连接，此时薄膜晶体管处于开启状态。

本发明栅极扫描驱动电路使用M(M>1且M为整数)个时钟信号CKm(m＝1、2、…、 M)，在以下的实施例中，记CK1为首位时钟信号，记CKM为末位时钟信号，并取CKm作为第一时钟信号，取CKm+2作为第二时钟信号。应当说明的是，第二时钟信号并不限定为CKm+2，第二时钟信号可为CKm+3、CKm+4等。其中CK-1等价为 CK(M-1)，CK0等价为CKM，CKM+1等价为CK1，并依次类推。

本发明一种栅极扫描驱动电路的架构如图2所示，第n级驱动电路单元的上拉控制模块1包含两颗薄膜晶体管，其中一颗薄膜晶体管采用第n-1级和第n-2 级驱动电路单元的扫描信号进行控制正反向扫描的预充，另一颗薄膜晶体管采用第n+1级和第n+2级驱动电路单元的扫描信号进行控制正反向扫描的预充，减轻了薄膜晶体管的偏压应力和阈值电压漂移，增强电路的稳定性。

上拉模块2由上拉控制节点netAn进行控制，输入第一时钟信号CKm产生本级驱动电路单元的扫描信号Gn。

输出节点维持模块3负责对第n级驱动电路单元的扫描信号进行维持。

维持控制节点产生模块4负责产生维持控制信号来控制维持控制节点netBn，该维持控制节点netBn连接至上拉控制节点维持模块。

上拉控制节点维持模块5受维持控制节点netBn所控制，对上拉控制节点 netAn进行维持。

优选的，对上述技术方案进行改进，得到改进的方案，一种栅极扫描驱动电路，还包括辅助维持模块6、清空模块7以及自举电容C1。

辅助维持模块6负责在正扫和反扫画面中，在启动阶段对上拉控制节点 netAn进行维持。

清空模块7负责在每一帧画面结束后和开关机时，分别对上拉控制节点 netAn、维持控制节点netBn和本级扫描信号Gn进行清空重置操作。

自举电容C1连接于上拉控制节点netAn和本级扫描信号线之间(如图3所示)，用于通过电容耦合作用在输出过程中抬升和稳定上拉控制节点netAn的电位，提高本级扫描信号线充电的速度。

需要说明的是，本发明中辅助维持模块6、清空模块7以及自举电容C1是根据实际使用需要增设的功能模块，电路中是否包含上述模块不作限定，同时为了满足实际需要还可以增加其他功能模块，在此基础上的常规功能改进均应落入本发明的保护范围。

本发明的栅极扫描驱动电路能够支持双向扫描，并且控制正反向扫描的上拉控制模块1包含两颗薄膜晶体管，其中一颗薄膜晶体管采用第n-1级和第n-2 级驱动电路单元的扫描信号进行控制正反向扫描的预充，另一颗薄膜晶体管采用第n+1级和第n+2级驱动电路单元的扫描信号进行控制正反向扫描的预充，减轻了薄膜晶体管的偏压应力和阈值电压漂移，增强电路的稳定性。并且利用现有信号实现正反扫功能，无需引入额外的驱动讯号，节省版图空间。

本发明中每级驱动电路单元的电路结构相同，区别仅在于部分薄膜晶体管输入的信号不同,下面主要对第n(1≦n≦N)级电路结构作详细介绍。

下面以具体实施例详细介绍本发明。

实施例一：

如图3所示为一种栅极扫描驱动电路的实施例一的电路图，如图3所示，第 n级驱动电路单元包括上拉控制模块1、上拉模块2、输出节点维持模块3、维持控制节点产生模块4以及上拉控制节点维持模块5。

上拉控制模块1、上拉模块2、上拉控制节点维持模块5以及维持控制节点产生模块4相连接于上拉控制节点netAn；上拉模块2、输出节点维持模块3、维持控制节点产生模块4以及上拉控制节点维持模块5均输入低电平VSS；上拉模块2和输出节点维持模块3相连接于本级扫描信号线。

如图3所示，具体的，上拉控制模块1包括第一薄膜晶体管M1A和第四薄膜晶体管M1B。其中第一薄膜晶体管M1A的控制端连接第n-2级的扫描信号线，第一薄膜晶体管M1A的两个通路端分别连接上拉控制节点netAn和第n-1级驱动电路单元的扫描信号线；第一薄膜晶体管M1A用于在正向扫描时对上拉控制节点 netAn进行预充。第四薄膜晶体管M1B的控制端连接第n+2级驱动电路单元的扫描信号线，第四薄膜晶体管M1B的两个通路端分别连接上拉控制节点netAn和第 n+1级的扫描信号线；第四薄膜晶体管M1B用于在反向扫描时对上拉控制节点 netAn进行预充。

其中，当n＝1时，第一薄膜晶体管M1A的控制端输入第一启动信号GSP1，第一薄膜晶体管M1A的两个通路端分别连接上拉控制节点netAn和第二启动信号 GSP2；当n＝2时，第一薄膜晶体管M1A的控制端输入第二启动信号GSP2，第一薄膜晶体管M1A的两个通路端分别连接上拉控制节点netAn和第n-1级驱动电路单元的扫描信号线；

其中，当n＝N时，第四薄膜晶体管M1B的控制端输入第二启动信号GSP2，第四薄膜晶体管M1B的两个通路端分别连接上拉控制节点netAn和第一启动信号 GSP1；当n＝N-1时，第四薄膜晶体管M1B的控制端输入第一启动信号GSP1，第四薄膜晶体管的两个通路端分别连接上拉控制节点netAn和第n+1级驱动电路单元的扫描信号线。

在正向扫描过程中，第一薄膜晶体管M1A受第n-2级驱动电路单元的扫描信号Gn-2和第n-1级驱动电路单元的扫描信号Gn-1控制将上拉控制节点netAn 的电位拉高；完成本级输出之后，第四薄膜晶体管M1B受第n+2级驱动电路单元的扫描信号Gn+2和第n+1级驱动电路单元的扫描信号Gn+1控制将上拉控制节点 netAn拉回低电位。

在反向扫描过程中，第四薄膜晶体管M1B受第n+2级驱动电路单元的扫描信号Gn+2和第n+1级驱动电路单元的扫描信号Gn+1控制将上拉控制节点netAn 的电位拉高；完成本级输出之后，第一薄膜晶体管M1A受第n-2级驱动电路单元的扫描信号Gn-2和第n-1级驱动电路单元的扫描信号Gn-1控制将上拉控制节点 netAn拉回低电位。

如图3所示，具体的，上拉模块2包括第十薄膜晶体管M10。第十薄膜晶体管M10的控制端连接上拉控制节点netAn，第十薄膜晶体管M10的两个通路端分别连接第一时钟信号CKm和本级扫描信号线。第十薄膜晶体管M10用于对扫描信号Gn进行上拉输出以及下拉清空。

如图3所示，具体的，输出节点维持模块3包括第十一薄膜晶体管M11。第十一薄膜晶体管M11的控制端输入第二时钟信号CKm+2，第十一薄膜晶体管M11 的两个通路端分别连接低电平VSS和本级扫描信号线。第十一薄膜晶体管M11 用于对本级扫描信号Gn进行维持。

如图3所示，具体的，维持控制节点产生模块4包括第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M6A以及第九薄膜晶体管M6B。

第五薄膜晶体管M5的控制端输入高电平VGH，第五薄膜晶体管M5的两个通路端分别连接高电平VGH和维持控制节点netBn，第五薄膜晶体管M5用于给维持控制节点netBn充电。

第六薄膜晶体管M6的控制端连接上拉控制节点netAn，第六薄膜晶体管M6 的两个通路端分别连接维持控制节点netBn和低电平VSS，第六薄膜晶体管M6 用于在本级电路单元工作期间禁止维持控制节点netBn输出。

第七薄膜晶体管M6A的控制端连接第n-1级驱动电路单元的扫描信号线,第七薄膜晶体管M6A的两个通路端分别连接维持控制节点netBn和低电平VSS。第九薄膜晶体管M6B的控制端连接第n+1级驱动电路单元的扫描信号线,第九薄膜晶体管M6B的两个通路端分别连接维持控制节点netBn和低电平VSS。第七薄膜晶体管M6A和第九薄膜晶体管M6B辅助第六薄膜晶体管M6给维持控制节点netBn 放电。

其中，当n＝1时，第七薄膜晶体管M6A的控制端输入第二启动信号GSP2；当n＝N时，第九薄膜晶体管M6B的控制端输入第一启动信号GSP1。

如图3所示，具体的，上拉控制节点维持模块5包括第八薄膜晶体管M8。第八薄膜晶体管M8的控制端连接到第n级驱动电路单元的维持控制节点netBn，第八薄膜晶体管M8的两个通路端分别连接第n级驱动电路单元的上拉控制节点 netAn和低电平VSS。第八薄膜晶体管M8在维持控制节点netBn的控制下，对上拉控制节点netAn进行电位维持。

如图3所示，第n级驱动电路单元还包括清空模块7，清空模块7包括第二薄膜晶体管M2、第三薄膜晶体管M3和第十二薄膜晶体管M12。

第二薄膜晶体管M2的控制端输入清空信号CLR，第二薄膜晶体管M2的两个通路端分别连接低电平VSS和上拉控制节点netAn，第二薄膜晶体管M2用于在每一帧画面结束后和开关机时，对上拉控制节点netAn进行清空重置操作。

第三薄膜晶体管M3的控制端输入清空信号CLR，第三薄膜晶体管M3的两个通路端分别连接低电平VSS和维持控制节点netBn，第三薄膜晶体管M3用于在每一帧画面结束后和开关机时，对维持控制节点netBn进行清空重置操作。

第十二薄膜晶体管M12的控制端输入清空信号CLR，第十二薄膜晶体管M12 的两个通路端分别连接低电平VSS和本级扫描信号线，第十二薄膜晶体管M12 用于在每一帧画面结束后和开关机时，对本级扫描信号Gn进行清空重置操作。

如图3所示，第n级驱动电路单元还包括自举电容C1，自举电容C1连接于上拉控制节点netAn和本级扫描信号线之间，用于在作用期间抬升和稳定上拉控制节点netAn的电位，提高本级扫描信号线充电的速度。

图4所示是图3所示的电路在正向扫描时的驱动波形示意图：

GSP1是第一启动信号，同时负责在正向扫描时进行启动；

GSP2是第二启动信号，同时负责在反向扫描时进行启动；

CK1、CK2、CK3、CK4是时钟信号，正向扫描时依序输出；

CLR是清空重置信号，主要负责在每帧结束以及开关机时对电路内部节点进行电荷清空；

VGH是高电平VGH，主要负责上拉控制模块1的输入；

VSS是低电平VSS，主要负责提供扫描信号Gn的低电位；

其他所示波形如netA1、netA2、netAlast-1、netAlast是电路内部节点的输出波形，G1、G2以及Glast分别为各级驱动电路单元输出的扫描信号的波形。

图5所示是图3所示的电路在反向扫描时的驱动波形示意图：

GSP1是第一启动信号，同时负责在正向扫描时进行启动；

GSP2是第二启动信号，同时负责在反向扫描时进行启动；

CK1、CK2、CK3、CK4是时钟信号，反向扫描时倒序输出；

CLR是清空重置信号，主要负责在每帧结束以及开关机时对电路内部节点进行电荷清空；

VGH是高电平VGH，主要负责上拉控制模块1的输入；

VSS是低电平VSS，主要负责提供扫描信号Gn的低电位；

其他所示波形如netA1、netA2、netAlast-1、netAlast是电路内部节点的输出波形，G1、G2以及Glast分别为各级驱动电路单元输出的扫描信号的波形。

实施例二：

图6为本发明一种栅极扫描驱动电路的实施例二的电路示意图。实施例二是在实施例一的基础上进行改进，具体改进点在于：

1.维持控制节点产生模块4输入第一低频时钟信号LC1与第二低频时钟信号LC2，第一低频时钟信号LC1与第二低频时钟信号LC2相互反相，并交替取高电平或低电平。

2.维持控制节点产生模块4包括第一维持控制节点产生模块41和第二维持控制节点产生模块42。

第一维持控制节点产生模块41和上拉控制节点维持模块5相连接于第一维持控制节点netCn；第二维持控制节点产生模块42和上拉控制节点维持模块5 相连接于第二维持控制节点netDn；输出节点维持模块3、第一维持控制节点产生模块41和第二维持控制节点产生模块42以及上拉控制节点维持模块5均输入低电平。

第一维持控制节点产生模块41负责产生维持控制信号来控制第一维持控制节点netCn，第二维持控制节点产生模块42负责产生维持控制信号来控制第二维持控制节点netDn。

第一维持控制节点产生模块41包括第十三薄膜晶体管M3A、第十五薄膜晶体管M4A、第十七薄膜晶体管M5A、第十九薄膜晶体管M6A和第二十一薄膜晶体管M7A。第十七薄膜晶体管M5A的控制端输入第一低频时钟信号LC1，第十七薄膜晶体管M5A的两个通路端分别连接高电平VGH和第一维持控制节点netCn；第十三薄膜晶体管M3A、第十五薄膜晶体管M4A、第十九薄膜晶体管M6A和第二十一薄膜晶体管M7A的两个通路端均分别连接低电平VSS和第一维持控制节点 netCn；其中第十三薄膜晶体管M3A的控制端输入第n-1级驱动电路单元的扫描信号Gn-1，第十五薄膜晶体管M4A的控制端输入第n+1级驱动电路单元的扫描信号Gn+1，第十九薄膜晶体管M6A的控制端连接第n级驱动电路单元的上拉控制节点netAn，第二十一薄膜晶体管M7A的控制端输入第二低频时钟信号LC2。其中，当n＝1时，第十三薄膜晶体管M3A的控制端输入第二启动信号GSP2；当n＝N时，第十五薄膜晶体管M4A的控制端输入第一启动信号GSP1；

第二维持控制节点产生模块42包括第十四薄膜晶体管M3B、第十六薄膜晶体管M4B、第十八薄膜晶体管M5B、第二十薄膜晶体管M6B和第二十二薄膜晶体管M7B。第十八薄膜晶体管M5B的控制端输入第二低频时钟信号LC2，第十八薄膜晶体管M5B的两个通路端分别连接高电平VGH和第二维持控制节点netDn；第十四薄膜晶体管M3B、第十六薄膜晶体管M4B、第二十薄膜晶体管M6B和第二十二薄膜晶体管M7B的两个通路端均分别连接低电平VSS和第二维持控制节点 netDn；其中第十四薄膜晶体管M3B的控制端输入第n-1级驱动电路单元的扫描信号Gn-1，第十六薄膜晶体管M4B的控制端输入第n+1级驱动电路单元的扫描信号Gn+1，第二十薄膜晶体管M6B的控制端连接第n级驱动电路单元的上拉控制节点netAn，第二十二薄膜晶体管M7B的控制端输入第一低频时钟信号LC1。其中，当n＝1时，第十四薄膜晶体管M3B的控制端输入第二启动信号GSP2；当 n＝N时，第十六薄膜晶体管M4B的控制端输入第一启动信号GSP1。

第一维持控制节点产生模块41和第二维持控制节点产生模块42在第一低频时钟信号LC1和第二低频时钟信号LC2的控制下交替工作，交替产生维持控制信号来控制第一维持控制节点netCn和第二维持控制节点netDn，有效解决现有技术中维持控制节点产生模块4一半的时间无法进行维持的问题，最大程度地提高电路的可靠性，同时可有效避免维持模块长时间操作对薄膜晶体管产生负面影响。

3.上拉控制节点维持模块5包括第二十五薄膜晶体管M8A和第二十六薄膜晶体管M8B。第二十五薄膜晶体管M8A的控制端连接第一维持控制节点netCn，第二十五薄膜晶体管M8A的两个通路端分别连接第n级驱动电路单元的上拉控制节点netAn和低电平VSS。第二十六薄膜晶体管M8B的控制端连接第二维持控制节点netDn，第二十六薄膜晶体管M8B的两个通路端分别连接第n级驱动电路单元的上拉控制节点netAn和低电平VSS。

4.清空模块7包括第二薄膜晶体管M2和第十二薄膜晶体管M12。第二薄膜晶体管M2和第十二薄膜晶体管M12的控制端均输入清空信号CLR。第二薄膜晶体管M2的两个通路端分别连接低电平VSS和上拉控制节点netAn，第二薄膜晶体管M2用于在每一帧画面结束后和开关机时，对上拉控制节点netAn进行清空重置操作。第十二薄膜晶体管M12的两个通路端分别连接低电平VSS和本级扫描信号线，第十二薄膜晶体管M12用于在每一帧画面结束后和开关机时，对本级扫描信号Gn进行清空重置操作。

实施例三：

图7为本发明一种栅极扫描驱动电路的实施例三的电路示意图。实施例三是在实施例二的基础上进行改进，具体改进点在于：

1.输出节点维持模块3包括第二十三薄膜晶体管M11A和第二十六薄膜晶体管M11B。第二十三薄膜晶体管M11A的控制端连接第n级驱动电路单元的第一维持控制节点netCn,第二十三薄膜晶体管M11A的两个通路端分别连接低电平VSS 和本级扫描信号线。第二十四薄膜晶体管M11B的控制端连接第n级驱动电路单元的第二维持控制节点netDn,第二十四薄膜晶体管M11B的两个通路端分别连接低电平VSS和本级扫描信号线。第二十三薄膜晶体管M11A和第二十四薄膜晶体管M11B共同对输出节点Gn进行维持，增强维持能力。

实施例四：

图8为本发明一种栅极扫描驱动电路的实施例四的电路示意图。实施例四是在实施例一的基础上进行改进，具体改进点在于：

1.当2≦n≦N-1，第n级驱动电路单元的维持控制节点产生模块4分别连接第n-1级驱动电路单元的上拉控制节点维持模块5和第n+1级驱动电路单元的上拉控制节点维持模块5；第n级驱动电路单元的上拉控制节点维持模块5分别连接第n-1级驱动电路单元的维持控制节点产生模块4和第n+1级驱动电路单元的维持控制节点产生模块4；

当n＝1，第n级驱动电路单元的维持控制节点产生模块4连接第n+1级驱动电路单元的上拉控制节点维持模块5，第n级驱动电路单元的上拉控制节点维持模块5输入末位时钟信号CKM并连接第n+1级驱动电路单元的维持控制节点产生模块4；

当n＝N，第n级驱动电路单元的维持控制节点产生模块4连接第n-1级驱动电路单元的上拉控制节点维持模块5,第n级驱动电路单元的上拉控制节点维持模块5输入首位时钟信号CK1并连接第n-1级驱动电路单元的维持控制节点产生模块4。

2.维持控制节点产生模块4包括第五薄膜晶体管M5、第六薄膜晶体管M6 以及第二十七薄膜晶体管M7。第五薄膜晶体管M5的控制端输入第一时钟信号CKm，第五薄膜晶体管M5的两个通路端分别连接第一时钟信号CKm和第n级驱动电路单元的维持控制节点netBn，第五薄膜晶体管M5用于给维持控制节点netBn充电。第六薄膜晶体管M6的控制端连接上拉控制节点netAn，第六薄膜晶体管M6 的两个通路端分别连接第n级驱动电路单元的维持控制节点netBn和低电平VSS，第六薄膜晶体管M6用于在本级电路单元工作期间禁止维持控制节点netBn输出。第二十七薄膜晶体管M7的控制端输入第二时钟信号CKm+2,第二十七薄膜晶体管M7的两个通路端分别连接第n级驱动电路单元的维持控制节点netBn和低电平VSS,第二十七薄膜晶体管M7用于给维持控制节点netBn放电。

当2≦n≦N-1时，维持控制节点netBn分别连接第n-1级驱动电路单元的上拉控制节点维持模块5和第n+1级驱动电路单元的上拉控制节点维持模块5。当 n＝1时，维持控制节点netBn连接第n+1级驱动电路单元的上拉控制节点维持模块5；当n＝N时，维持控制节点netBn连接第n-1级驱动电路单元的上拉控制节点维持模块5。

3.上拉控制节点维持模块5包括第二十五薄膜晶体管M8A和第二十六薄膜晶体管M8B。

第二十五薄膜晶体管M8A的控制端连接到第n-1级驱动电路单元的维持控制节点netBn-1，第二十五薄膜晶体管M8A的两个通路端分别连接第n级驱动电路单元的上拉控制节点netAn和低电平VSS。其中，第1级驱动电路单元的第二十五薄膜晶体管M8A的控制端输入末位时钟信号CKM。

第二十六薄膜晶体管M8B的控制端连接到第n+1级驱动电路单元的维持控制节点netBn+1，第二十六薄膜晶体管M8B的两个通路端分别连接第n级驱动电路单元的上拉控制节点netAn和低电平VSS。其中，第N级驱动电路单元的第二十六薄膜晶体管M8B的控制端输入首位时钟信号CK1。

第二十五薄膜晶体管M8A与第二十六薄膜晶体管M8B分别受前、后一级电路单元的维持控制节点所控制，交替对上拉控制节点netAn进行维持。

4.第n级驱动电路单元还包括辅助维持模块6，辅助维持模块6包括第二十八薄膜晶体管M9A和第二十九薄膜晶体管M9B。

第二十八薄膜晶体管M9A的控制端输入第一启动信号GSP1，第二十八薄膜晶体管M9A的两个通路端分别连接上拉控制节点netAn和低电平VSS。其中，第 1、2、3级驱动电路单元中的第二十八薄膜晶体管M9A的控制端输入低电平VSS。第二十八薄膜晶体管M9A用于在正扫画面中，在启动阶段对上拉控制节点netAn 进行维持。

第二十九薄膜晶体管M9B的控制端输入第二启动信号GSP2，第二十九薄膜晶体管M9B的两个通路端分别连接上拉控制节点netAn和低电平VSS。其中，第 N-2、N-1、N级驱动电路单元中的第二十九薄膜晶体管M9B的控制端输入低电平 VSS。第二十九薄膜晶体管M9B用于在反扫画面中，在启动阶段对上拉控制节点 netAn进行维持。

实施例五：

图9为本发明一种栅极扫描驱动电路的实施例五的电路示意图。实施例五是在实施例四的基础上进行改进，具体改进点在于：

1.输出节点维持模块3包括第二十三薄膜晶体管M11A和第二十四薄膜晶体 M11B。第二十三薄膜晶体管M11A的控制端连接第n-1级驱动电路单元的维持控制节点,第二十三薄膜晶体管M11A的两个通路端分别连接低电平VSS和本级扫描信号线。第二十四薄膜晶体M11B的控制端连接第n+1级驱动电路单元的维持控制节点，第二十四薄膜晶体M11B的两个通路端分别连接低电平VSS和本级扫描信号线。第二十三薄膜晶体管M11A和第二十四薄膜晶体M11B共同对输出的扫描信号Gn进行维持，增强维持能力。

本发明还公开了一种液晶显示装置，该液晶显示装置的结构如图10所示，包括上述栅极扫描驱动电路，该栅极扫描驱动电路可以是单边驱动方式，也可以是双边驱动方式。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离

本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种栅极扫描驱动电路，其特征在于：包括N级驱动电路单元；第n级驱动电路单元包括上拉控制模块、上拉模块、输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块；其中，N>4，且N为正整数，1≦n≦N，且n为正整数；

上拉控制模块、上拉模块、维持控制节点产生模块以及上拉控制节点维持模块相连接于上拉控制节点；输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块均输入低电平；上拉模块和输出节点维持模块相连接于本级扫描信号线；第n级驱动电路单元的上拉控制模块包括第一薄膜晶体管和第四薄膜晶体管；

第一薄膜晶体管的控制端连接第n-2级驱动电路单元的扫描信号线，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第n-1级驱动电路单元的扫描信号线；第四薄膜晶体管的控制端连接第n+2级驱动电路单元的扫描信号线，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第n+1级的扫描信号线；

其中，当n＝1时，第一薄膜晶体管的控制端输入第一启动信号，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第二启动信号；当n＝2时，第一薄膜晶体管的控制端输入第二启动信号，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第n-1级驱动电路单元的扫描信号线；

其中，当n＝N时，第四薄膜晶体管的控制端输入第二启动信号，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第一启动信号；当n＝N-1时，第四薄膜晶体管的控制端输入第一启动信号，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第n+1级驱动电路单元的扫描信号线；

第n级驱动电路单元的维持控制节点产生模块包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第九薄膜晶体管；

第五薄膜晶体管的控制端输入高电平，第五薄膜晶体管的两个通路端分别连接高电平和维持控制节点；

第六薄膜晶体管的控制端连接上拉控制节点，第六薄膜晶体管的两个通路端分别连接维持控制节点和低电平；

第七薄膜晶体管的控制端连接第n-1级驱动电路单元的扫描信号线,第七薄膜晶体的两个通路端分别连接维持控制节点和低电平；其中，当n＝1时，第七薄膜晶体管的控制端输入第二启动信号；

第九薄膜晶体管的控制端连接第n+1级驱动电路单元的扫描信号线,第九薄膜晶体管的两个通路端分别连接维持控制节点和低电平；其中，当n＝N时，第九薄膜晶体管的控制端输入第一启动信号。

2.根据权利要求1所述的栅极扫描驱动电路，其特征在于:第n级驱动电路单元的上拉控制节点维持模块包括第八薄膜晶体管；

第八薄膜晶体管的控制端连接第n级驱动电路单元的维持控制节点，第八薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平。

3.一种栅极扫描驱动电路，其特征在于：包括N级驱动电路单元；第n级驱动电路单元包括上拉控制模块、上拉模块、输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块；其中，N>4，且N为正整数，1≦n≦N，且n为正整数；

上拉控制模块、上拉模块、维持控制节点产生模块以及上拉控制节点维持模块相连接于上拉控制节点；输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块均输入低电平；上拉模块和输出节点维持模块相连接于本级扫描信号线；第n级驱动电路单元的上拉控制模块包括第一薄膜晶体管和第四薄膜晶体管；

第一薄膜晶体管的控制端连接第n-2级驱动电路单元的扫描信号线，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第n-1级驱动电路单元的扫描信号线；第四薄膜晶体管的控制端连接第n+2级驱动电路单元的扫描信号线，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第n+1级的扫描信号线；

其中，当n＝1时，第一薄膜晶体管的控制端输入第一启动信号，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第二启动信号；当n＝2时，第一薄膜晶体管的控制端输入第二启动信号，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第n-1级驱动电路单元的扫描信号线；

其中，当n＝N时，第四薄膜晶体管的控制端输入第二启动信号，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第一启动信号；当n＝N-1时，第四薄膜晶体管的控制端输入第一启动信号，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第n+1级驱动电路单元的扫描信号线；

第n级驱动电路单元的维持控制节点产生模块包括第一维持控制节点产生模块和第二维持控制节点产生模块；

第一维持控制节点产生模块和上拉控制节点维持模块相连接于第一维持控制节点；第二维持控制节点产生模块和上拉控制节点维持模块相连接于第二维持控制节点；输出节点维持模块、第一维持控制节点产生模块和第二维持控制节点产生模块以及上拉控制节点维持模块均输入低电平。

4.根据权利要求3所述的栅极扫描驱动电路，其特征在于：第n级驱动电路单元的第一维持控制节点产生模块包含第十三薄膜晶体管、第十五薄膜晶体管、第十七薄膜晶体管、第十九薄膜晶体管和第二十一薄膜晶体管；

第十七薄膜晶体管的控制端输入第一低频时钟信号，第十七薄膜晶体管的两个通路端分别连接高电平和第一维持控制节点；第十三薄膜晶体管、第十五薄膜晶体管、第十九薄膜晶体管和第二十一薄膜晶体管的两个通路端均分别连接低电平和第一维持控制节点；第十三薄膜晶体管的控制端输入第n-1级驱动电路单元的扫描信号，第十五薄膜晶体管的控制端输入第n+1级驱动电路单元的扫描信号，第十九薄膜晶体管的控制端连接第n级驱动电路单元的上拉控制节点，第二十一薄膜晶体管的控制端输入第二低频时钟信号；其中，当n＝1时，第十三薄膜晶体管的控制端输入第二启动信号；当n＝N时，第十五薄膜晶体管的控制端输入第一启动信号；

第n级驱动电路单元的第二维持控制节点产生模块包含第十四薄膜晶体管、第十六薄膜晶体管、第十八薄膜晶体管、第二十薄膜晶体管和第二十二薄膜晶体管；

第十八薄膜晶体管的控制端输入第二低频时钟信号，第十八薄膜晶体管的两个通路端分别连接高电平和第二维持控制节点；第十四薄膜晶体管、第十六薄膜晶体管、第二十薄膜晶体管和第二十二薄膜晶体管的两个通路端均分别连接低电平和第二维持控制节点；第十四薄膜晶体管的控制端输入第n-1级驱动电路单元的扫描信号，第十六薄膜晶体管的控制端输入第n+1级驱动电路单元的扫描信号，第二十薄膜晶体管的控制端连接第n级驱动电路单元的上拉控制节点，第二十二薄膜晶体管的控制端输入第一低频时钟信号；其中，当n＝1时，第十四薄膜晶体管的控制端输入第二启动信号；当n＝N时，第十六薄膜晶体管的控制端输入第一启动信号。

5.根据权利要求3所述的栅极扫描驱动电路，其特征在于：第n级驱动电路单元的上拉控制节点维持模块包括第二十五薄膜晶体管和第二十六薄膜晶体管；

第二十五薄膜晶体管的控制端连接第一维持控制节点，第二十五薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；

第二十六薄膜晶体管的控制端连接第二维持控制节点，第二十六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平。

6.根据权利要求3所述的栅极扫描驱动电路，其特征在于：第n级驱动电路单元的输出节点维持模块包括第二十三薄膜晶体管和第二十四薄膜晶体；

第二十三薄膜晶体管的控制端连接第n级驱动电路单元的第一维持控制节点,第二十三薄膜晶体管的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线；

第二十四薄膜晶体的控制端连接第n级驱动电路单元的第二维持控制节点,第二十四薄膜晶体的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线。

7.一种栅极扫描驱动电路，其特征在于：包括N级驱动电路单元；第n级驱动电路单元包括上拉控制模块、上拉模块、输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块；其中，N>4，且N为正整数，1≦n≦N，且n为正整数；

上拉控制模块、上拉模块、维持控制节点产生模块以及上拉控制节点维持模块相连接于上拉控制节点；输出节点维持模块、维持控制节点产生模块以及上拉控制节点维持模块均输入低电平；上拉模块和输出节点维持模块相连接于本级扫描信号线；第n级驱动电路单元的上拉控制模块包括第一薄膜晶体管和第四薄膜晶体管；

第一薄膜晶体管的控制端连接第n-2级驱动电路单元的扫描信号线，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第n-1级驱动电路单元的扫描信号线；第四薄膜晶体管的控制端连接第n+2级驱动电路单元的扫描信号线，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第n+1级的扫描信号线；

其中，当n＝1时，第一薄膜晶体管的控制端输入第一启动信号，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第二启动信号；当n＝2时，第一薄膜晶体管的控制端输入第二启动信号，第一薄膜晶体管的两个通路端分别连接上拉控制节点和第n-1级驱动电路单元的扫描信号线；

其中，当n＝N时，第四薄膜晶体管的控制端输入第二启动信号，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第一启动信号；当n＝N-1时，第四薄膜晶体管的控制端输入第一启动信号，第四薄膜晶体管的两个通路端分别连接上拉控制节点和第n+1级驱动电路单元的扫描信号线；

当2≦n≦N-1，第n级驱动电路单元的维持控制节点产生模块分别连接第n-1级驱动电路单元的上拉控制节点维持模块和第n+1级驱动电路单元的上拉控制节点维持模块；第n级驱动电路单元的上拉控制节点维持模块分别连接第n-1级驱动电路单元的维持控制节点产生模块和第n+1级驱动电路单元的维持控制节点产生模块；

当n＝1，第n级驱动电路单元的维持控制节点产生模块连接第n+1级驱动电路单元的上拉控制节点维持模块；第n级驱动电路单元的上拉控制节点维持模块输入末位时钟信号并连接第n+1级驱动电路单元的维持控制节点产生模块；

当n＝N，第n级驱动电路单元的维持控制节点产生模块连接第n-1级驱动电路单元的上拉控制节点维持模块；第n级驱动电路单元的上拉控制节点维持模块输入首位时钟信号并连接第n-1级驱动电路单元的维持控制节点产生模块。

8.根据权利要求7所述的栅极扫描驱动电路，其特征在于：

第n级驱动电路单元的维持控制节点产生模块包括第五薄膜晶体管、第六薄膜晶体管以及第二十七薄膜晶体管；

第五薄膜晶体管的控制端输入第一时钟信号，第五薄膜晶体管的两个通路端分别连接第一时钟信号和第n级驱动电路单元的维持控制节点；

第六薄膜晶体管的控制端连接上拉控制节点，第六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；

第二十七薄膜晶体管的控制端输入第二时钟信号,第二十七薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；

当2≦n≦N-1时，第n级驱动电路单元的维持控制节点分别连接第n-1级驱动电路单元的上拉控制节点维持模块和第n+1级驱动电路单元的上拉控制节点维持模块；

当n＝1时，第n级驱动电路单元的维持控制节点连接第n+1级驱动电路单元的上拉控制节点维持模块；

当n＝N时，第n级驱动电路单元的维持控制节点连接第n-1级驱动电路单元的上拉控制节点维持模块。

9.根据权利要求8所述的栅极扫描驱动电路，其特征在于：

第n级驱动电路单元的上拉控制节点维持模块包括第二十五薄膜晶体管和第二十六薄膜晶体管；

第二十五薄膜晶体管的控制端连接到第n-1级驱动电路单元的维持控制节点，第二十五薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；其中，第1级驱动电路单元的第二十五薄膜晶体管的控制端输入末位时钟信号；

第二十六薄膜晶体管的控制端连接到第n+1级驱动电路单元的维持控制节点，第二十六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；其中，第N级驱动电路单元的第二十六薄膜晶体管的控制端输入首位时钟信号。

10.根据权利要求1所述的栅极扫描驱动电路，其特征在于：第n级驱动电路单元的输出节点维持模块包括第十一薄膜晶体管；第十一薄膜晶体管的控制端输入第二时钟信号，第十一薄膜晶体管的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线。

11.根据权利要求1所述的栅极扫描驱动电路，其特征在于：第n级驱动电路单元的上拉模块包括第十薄膜晶体管；第十薄膜晶体管的控制端连接上拉控制节点，第十薄膜晶体管的两个通路端分别连接第一时钟信号和第n级驱动电路单元的扫描信号线。

12.根据权利要求1、2、6、8、9任一项所述的栅极扫描驱动电路，其特征在于:第n级驱动电路单元还包括清空模块；所述清空模块包括第二薄膜晶体管、第三薄膜晶体管和第十二薄膜晶体管；

第二薄膜晶体管的控制端输入清空信号，第二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；

第三薄膜晶体管的控制端输入清空信号，第三薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；

第十二薄膜晶体管的控制端输入清空信号，第十二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的扫描信号线和低电平。

13.根据权利要求1所述的栅极扫描驱动电路，其特征在于:第n级驱动电路单元还包括辅助维持模块，辅助维持模块包括第二十八薄膜晶体管和第二十九薄膜晶体管；

第二十八薄膜晶体管的控制端输入第一启动信号，第二十八薄膜晶体管的两个通路端分别连接上拉控制节点和低电平；其中，第1、2、3级驱动电路单元中的第二十八薄膜晶体管的控制端输入低电平；

第二十九薄膜晶体管的控制端输入第二启动信号，第二十九薄膜晶体管的两个通路端分别连接上拉控制节点和低电平；其中，第N-2、N-1、N级驱动电路单元中的第二十九薄膜晶体管的控制端输入低电平。

14.根据权利要求3所述的栅极扫描驱动电路，其特征在于:第n级驱动电路单元还包括清空模块；所述清空模块包括第二薄膜晶体管和第十二薄膜晶体管；

第二薄膜晶体管的控制端输入清空信号，第二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；

第十二薄膜晶体管的控制端输入清空信号，第十二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的扫描信号线和低电平。

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