CN113643641A - 栅极驱动电路及显示面板 - Google Patents

Abstract

本申请提供一种栅极驱动电路及显示面板，在非本级栅极驱动信号输出时段，第一节点P本来应为长期高电位时，通过第三薄膜晶体管T3间歇性下拉第一节点P，同时通过第五薄膜晶体管T5保持第n级栅极驱动信号G(n)为低电位，然后紧接着通过第一薄膜晶体管T1上拉P点，以防止P点为低电位时，第n级栅极驱动信号G(n)不能稳定保持为低电位而使得整个GOA电路不够稳定，由此在非本级栅极驱动信号输出阶段，间歇性下拉和上拉P点，使P点不会一直保持为高电位，即大大减少P点为高电位的时长，从而使得第四薄膜晶体管T4和第六薄膜晶体管T6不会由于长期受到电应力影响而容易产生阈值电压漂移的问题，从而提高了栅极驱动电路的稳定性。

Description

栅极驱动电路及显示面板

技术领域

本申请涉及显示技术领域，尤其涉及一种栅极驱动电路及显示面板。

背景技术

目前，GOA(阵列基板行驱动，gate on driver)技术是将栅极驱动电路制作在TFT(薄膜晶体管，Thin Film Transistor)阵列基板上，实现对栅极逐行扫描的驱动技术，由于GOA技术能减少外接IC的绑定(bonding)工序，能提升产能并降低成本，且有利于实现窄边框或无边框的显示产品，因此被广泛应用。

现有的GOA电路包括级联的多级GOA单元，每一级GOA单元一般均包括上拉控制电路、上拉电路、下拉控制电路、下拉电路和下拉维持电路，其中最为关键的两个节点为上拉节点(设为Q)和下拉节点(设为P)，上拉节点Q与输出本级栅极驱动信号的TFT连接，下拉节点P分别与下拉上拉节点Q的TFT以及下拉本级栅极驱动信号的TFT连接，在上拉阶段和输出阶段，上拉节点Q为高电位，用于正常输出本级栅极驱动信号，而下拉节点P为低电位；在下拉阶段和下拉维持阶段，上拉节点Q为低电位，而下拉节点P为高电位，用于下拉Q点和本级栅极驱动信号。

由此可以看出，下拉节点P除了在输出本级栅极驱动信号的上拉阶段和输出阶段为低电位，在其他阶段，包括输出本级栅极驱动信号的下拉阶段和下拉维持阶段，以及输出其他栅极驱动信号时段，下拉节点P均为高电位，以维持上拉节点Q和本级栅极驱动信号均为低电位。这样就会导致与P点连接的用于下拉上拉节点Q的TFT以及下拉本级栅极驱动信号的TFT长期受到电应力，容易产生阈值电压漂移，长期使用会使得GOA电路不够稳定。

因此，亟需提出一种新的栅极驱动电路，能降低与下拉节点连接的用于下拉上拉节点的TFT以及下拉本级栅极驱动信号的TFT的电应力，以提高GOA电路的稳定性。

发明内容

为了解决上述问题，本申请实施例提供一种栅极驱动电路及显示面板，用于间歇性地下拉和上拉下拉节点P，使得上拉节点间歇性为高电位，从而降低与下拉节点连接的用于下拉上拉节点的TFT以及下拉本级栅极驱动信号的TFT的电应力，以提高GOA电路的稳定性。

第一方面，本申请提供一种栅极驱动电路，包括：级联的多个栅极驱动单元，每个所述栅极驱动单元包括下拉模块100，所述下拉模块100包括：第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6，m和n为正整数，且n大于2m，其中，

第一薄膜晶体管T1的栅极和漏极连接第n-2m级栅极驱动信号G(n-2m)输出端，第一薄膜晶体管T1的源极连接第一节点P；

第二薄膜晶体管T2的栅极连接第二节点Q，第二薄膜晶体管T2的源极连接恒压低电位VGL输出端，第二薄膜晶体管T2的漏极连接所述第二节点Q；

第三薄膜晶体管T3的栅极连接第n+m条时钟信号CK(n+m)输出端，第三薄膜晶体管T3的源极连接所述恒压低电位VGL输出端，第三薄膜晶体管T3的漏极连接所述第一节点P；

第四薄膜晶体管T4的栅极连接所述第一节点，第四薄膜晶体管T4的源极连接所述恒压低电位VGL输出端，第四薄膜晶体管T4的漏极连接第n级栅极驱动信号G(n)输出端；

第五薄膜晶体管T5的栅极连接第n+m条时钟信号CK(n+m)输出端，第五薄膜晶体管T5的源极连接所述恒压低电位VGL输出端，第五薄膜晶体管T5的漏极连接所述第一节点P；

第六薄膜晶体管T6的栅极连接所述第一节点P，第六薄膜晶体管T6的源极连接所述恒压低电位VGL输出端，第六薄膜晶体管T6的漏极连接所述第二节点Q。

在一些实施例中，每个所述栅极驱动单元还包括复位模块600，所述复位模块600包括第七薄膜晶体管T7和第八薄膜晶体管T8，其中：

第七薄膜晶体管T7的栅极和第八薄膜晶体管T8的栅极连接复位信号reset输出端，第七薄膜晶体管T7的源极和第八薄膜晶体管T8的源极连接所述恒压低电位VGL输出端，第七薄膜晶体管T7的漏极连接所述第一节点P，第八薄膜晶体管T8的漏极连接所述第二节点Q。

在一些实施例中，每个所述栅极驱动单元还包括上拉控制模块200，所述上拉控制模块200包括第九薄膜晶体管T9和第十薄膜晶体管T10，其中：

第九薄膜晶体管T9的栅极连接第n-m级栅极驱动信号G(n-m)输出端，第九薄膜晶体管T9的源极连接正向扫描信号U2D输出端，第九薄膜晶体管T9的漏极连接所述第二节点Q；

第十薄膜晶体管T10的栅极连接第n+m级栅极驱动信号G(n+m)输出端，第十薄膜晶体管T10的源极连接反向扫描信号D2U输出端，第十薄膜晶体管T10的漏极连接所述第二节点Q。

在一些实施例中，每个所述栅极驱动单元还包括上拉模块300，所述上拉模块300包括第十一薄膜晶体管T11，其中：

第十一薄膜晶体管T11的栅极连接所述第一节点，第十一薄膜晶体管T11的源极连接第n条时钟信号CK(n)输出端，第十一薄膜晶体管T11的漏极连接所述第n级栅极驱动信号G(n)输出端。

在一些实施例中，所述上拉模块300还包括自举电容C1，所述自举电容C1的第一端连接所述第一节点，所述自举电容C1的第二端连接所述第n条时钟信号CK(n)输出端。

在一些实施例中，每个所述栅极驱动单元还包括栅极开启模块400，所述栅极开启模块400包括第十二薄膜晶体管T12，第十二薄膜晶体管T12的栅极和漏极均连接第一全局控制信号GAS1输出端，第十二薄膜晶体管T12的源极连接所述第n级驱动栅极信号G(n)输出端。

在一些实施例中，每个所述栅极驱动单元还包括栅极关闭模块500，所述栅极关闭模块500包括第十三薄膜晶体管T13，第十三薄膜晶体管T13的栅极连接第二全局控制信号GAS2输出端，第十三薄膜晶体管T13的源极连接所述恒压低电位VGL输出端，第十三薄膜晶体管T13的漏极连接所述第一节点P。

在一些实施例中，所述正向扫描信号U2D和所述反向扫描信号D2U为反相信号。

在一些实施例中，该栅极驱动电路采用双边驱动方式或单边驱动方式。

第二方面，本申请还提供一种显示面板，包括如上所述的栅极驱动电路。

本申请实施例提供的栅极驱动电路及显示面板，在非本级栅极驱动信号输出时段，第一节点P本来应为长期高电位时，通过第三薄膜晶体管T3间歇性下拉第一节点P，同时通过第五薄膜晶体管T5保持第n级栅极驱动信号G(n)为低电位，然后紧接着通过第一薄膜晶体管T1上拉P点，以防止P点为低电位时，第n级栅极驱动信号G(n)不能稳定保持为低电位而使得整个GOA电路不够稳定，由此在非本级栅极驱动信号输出阶段，间歇性下拉和上拉P点，使P点不会一直保持为高电位，即大大减少P点为高电位的时长，从而使得第四薄膜晶体管T4和第六薄膜晶体管T6不会由于长期受到电应力影响而容易产生阈值电压漂移的问题，从而提高了栅极驱动电路的稳定性。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请实施例提供的栅极驱动电路的电路示意图；

图2为本申请实施例提供的栅极驱动电路的时序示意图；

图3为本申请实施例提供的显示面板的结构示意图；

图4为本申请实施例提供的显示面板的另一种结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1为本申请实施例提供的栅极驱动电路的电路示意图，如图1所示，本申请提供一种栅极驱动电路，包括：级联的多个栅极驱动单元，每个栅极驱动单元包括下拉模块100，下拉模块100包括：第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6，m和n为正整数，且n大于2m，其中，

第一薄膜晶体管T1的栅极和漏极连接第n-2m级栅极驱动信号G(n-2m)，第一薄膜晶体管T1的源极连接第一节点P；

第二薄膜晶体管T2的栅极连接第二节点Q，第二薄膜晶体管T2的源极连接恒压低电位VGL输出端，第二薄膜晶体管T2的漏极连接第二节点Q；

第三薄膜晶体管T3的栅极连接第n+m条时钟信号CK(n+m)输出端，第三薄膜晶体管T3的源极连接恒压低电位VGL输出端，第三薄膜晶体管T3的漏极连接第一节点P；

第四薄膜晶体管T4的栅极连接第一节点，第四薄膜晶体管T4的源极连接恒压低电位VGL输出端，第四薄膜晶体管T4的漏极连接第n级栅极驱动信号G(n)；

第五薄膜晶体管T5的栅极连接第n+m条时钟信号CK(n+m)输出端，第五薄膜晶体管T5的源极连接恒压低电位VGL输出端，第五薄膜晶体管T5的漏极连接第一节点P；

第六薄膜晶体管T6的栅极连接第一节点P，第六薄膜晶体管T6的源极连接恒压低电位VGL输出端，第六薄膜晶体管T6的漏极连接第二节点Q。

本申请实施例提供的栅极驱动电路，在非本级栅极驱动信号输出时段，第一节点P本来应为长期高电位时，通过第三薄膜晶体管T3间歇性下拉第一节点P，同时通过第五薄膜晶体管T5保持第n级栅极驱动信号G(n)为低电位，然后紧接着通过第一薄膜晶体管T1上拉P点，以防止P点为低电位时，第n级栅极驱动信号G(n)不能稳定保持为低电位而使得整个GOA电路不够稳定，由此在非本级栅极驱动信号输出阶段，间歇性下拉和上拉P点，使P点不会一直保持为高电位，即大大减少P点为高电位的时长，从而使得第四薄膜晶体管T4和第六薄膜晶体管T6不会由于长期受到电应力影响而容易产生阈值电压漂移的问题，从而提高了栅极驱动电路的稳定性。

进一步地，每个栅极驱动单元还包括复位模块600，复位模块600包括第七薄膜晶体管T7和第八薄膜晶体管T8，其中：第七薄膜晶体管T7的栅极和第八薄膜晶体管T8的栅极连接复位信号reset，第七薄膜晶体管T7的源极和第八薄膜晶体管T8的源极连接恒压低电位VGL输出端，第七薄膜晶体管T7的漏极连接第一节点P，第八薄膜晶体管T8的漏极连接第二节点Q。

进一步地，每个栅极驱动单元还包括上拉控制模块200，上拉控制模块200包括第九薄膜晶体管T9和第十薄膜晶体管T10，其中：第九薄膜晶体管T9的栅极连接第n-m级栅极驱动信号G(n-m)，第九薄膜晶体管T9的源极连接正向扫描信号U2D，第九薄膜晶体管T9的漏极连接第二节点Q；第十薄膜晶体管T10的栅极连接第n+m级栅极驱动信号G(n+m)，第十薄膜晶体管T10的源极连接反向扫描信号D2U，第十薄膜晶体管T10的漏极连接第二节点Q。

进一步地，每个栅极驱动单元还包括上拉模块300，上拉模块300包括第十一薄膜晶体管T11和自举电容C1，其中：第十一薄膜晶体管T11的栅极连接第一节点，第十一薄膜晶体管T11的源极连接第n条时钟信号CK(n)，第十一薄膜晶体管T11的漏极连接第n级栅极驱动信号G(n)输出端；自举电容C1的第一端连接第一节点，自举电容C1的第二端连接第n条时钟信号CK(n)输出端。

进一步地，每个栅极驱动单元还包括栅极开启模块400，栅极开启模块400包括第十二薄膜晶体管T12，第十二薄膜晶体管T12的栅极和漏极均连接第一全局控制信号GAS1，第十二薄膜晶体管T12的源极连接第n级栅极驱动信号G(n)输出端。

进一步地，每个栅极驱动单元还包括栅极关闭模块500，栅极关闭模块500包括第十三薄膜晶体管T13，第十三薄膜晶体管T13的栅极连接第二全局控制信号GAS2，第十三薄膜晶体管T13的源极连接恒压低电位VGL输出端，第十三薄膜晶体管T13的漏极连接第一节点P。

需要说明的是，正向扫描信号U2D和反向扫描信号D2U为反相信号，即同一时刻，正向扫描信号U2D和反向扫描信号D2U，其中一个为高电位，另一个为低电位，例如若采用正向扫描，则正向扫描信号U2D为高电位，反向扫描信号D2U为低电位；若采用反向扫描，则反向扫描信号D2U为高电位，正向扫描信号U2D为低电位。

基于上述实施例，以正向扫描为例，该栅极驱动电路的工作流程如下：

复位阶段t0(图中未示出)：在每帧结束或开始时，复位信号reset为高电位，将P点和Q点电位复位为低电位；

在本级栅极驱动信号输出时段A(即第n级栅极驱动信号G(n)输出时段)：

上拉阶段t1：CK(n-m)和G(n-m)为高电位，U2D拉高Q点使T11打开并给自举电容C1充电，且此时T2打开，P为低电位；

输出阶段t2：CK(n)为高电位，使G(n)输出高电位输出第n级栅极驱动信号，在自举电容C1的耦合作用下，CK(n)使得Q点的电位被二次提升；

下拉阶段t3：CK(n+m)和G(n+m)为高电位，T3、T5和T10打开，分别将P点保持为低电位，以及使G(n)和Q点下拉为低电位；

下拉维持阶段t4：CK(n-2m)为高电位，T1打开，将P点拉高，T6和T4打开，分别使Q点和G(n)保持为低电位。

在非本级栅极驱动信号输出时段B(即非第n级栅极驱动信号G(n)输出时段)：

P点仅在CK(n+m)为高电位时被T3下拉为低电位，由于T5也由CK(n+m)控制开关，因此此时T5能保持下拉G(n)的电位，从而防止G(n)的低电位由于P点被下拉而不稳定，并且，在CK(n+m)紧接着的CK(n-2m)为高电位时，由T1立即上拉P点的电位，从而保持Q点和G(n)被下拉为低电位。

由此，在非本级栅极驱动信号输出时段，通过T3和T1分别间歇性地下拉和上拉P点的电位，从而使得P点的电位间歇性为高电位，同时，为了防止P点的电位被拉低使G(n)的低电位不稳定而影响该栅极驱动电路的稳定性，使T5与T3同步开启，从而通过T5保持G(n)的低电位，这样使得P点在非本级栅极驱动信号输出时段中被间歇性下拉为低电位时，能通过T5保持G(n)为低电位，使得G(n)不会处于悬浮(floating)状态而低电位不稳定，并且，在P点被下拉之后紧接着就通过T1将其电位拉高，以分别通过T6和T4保持Q点和G(n)能被继续维持为低电位。从图2中可以看出，以4CK为例，该栅极驱动电路能在非本级栅极驱动信号输出时段，将P点为高电位的时间减少1/4(如C时段对应的4CK周期，P点在其中3个CK为高电位，在1个CK为低电位)，并且通过高电位与低电位的切换使得T4和T6受到的正向电应力得到较大地减少，使得T4和T6在长期使用时发生的阈值电压漂移较小，从而提高了该栅极驱动电路的稳定性。

值得一提的是，在本级栅极驱动信号输出时段的下拉阶段t3中，分别通过T3、T5和T10下拉P点、G(n)和Q点的电位，即在T3下拉P点时，由T5下拉G(n)，由T10下拉Q点，能使P点在本级栅极信号输出时段的下拉阶段也保持为低电位，从而进一步减少了P点保持高电位的时间，也进一步提高了该栅极驱动电路的稳定性。

目前，薄膜晶体管TFT按照有源层所采用的材料分类，TFT可以分为LTPS薄膜晶体管、IGZO薄膜晶体管和A-Si薄膜晶体管，其中，LTPS薄膜晶体管相对电特性最为稳定，IGZO薄膜晶体管次之，A-Si薄膜晶体管相对最为不稳定，因此P点在非本级栅极驱动信号输出时段长期处于高电位，会使得采用IGZO薄膜晶体管和A-Si薄膜晶体管的栅极驱动电路的稳定性问题尤为突出，表现在显示面板上即为高温信赖性不足，容易出现栅极驱动电路失效，产生分屏、画异等现象，因此，该栅极驱动电路尤其适用于采用IGZO薄膜晶体管和A-Si薄膜晶体管的栅极驱动电路。

第二方面，本申请实施例还提供一种显示面板1，包括如上所述的栅极驱动电路2，显示面板1与栅极驱动电路2具有相同的结构和有益效果，由于上述各实施例已经对该栅极驱动电路进行了详细描述，此处不再赘述。

需要说明的是，可以采用双边驱动方式或单边驱动方式的栅极驱动电路对显示面板进行逐行扫描。如图3和图4所示，分别为采用双边驱动方式和单边驱动方式的栅极驱动电路的显示面板的结构示意图。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：级联的多个栅极驱动单元，每个所述栅极驱动单元包括下拉模块，所述下拉模块包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管，m和n为正整数，且n大于2m，其中，

所述第一薄膜晶体管的栅极和漏极连接第n-2m级栅极驱动信号输出端，所述第一薄膜晶体管的源极连接第一节点；

所述第二薄膜晶体管的栅极连接第二节点，所述第二薄膜晶体管的源极连接恒压低电位输出端，所述第二薄膜晶体管的漏极连接所述第二节点；

所述第三薄膜晶体管的栅极连接第n+m条时钟信号输出端，所述第三薄膜晶体管的源极连接所述恒压低电位输出端，所述第三薄膜晶体管的漏极连接所述第一节点；

所述第四薄膜晶体管的栅极连接所述第一节点，所述第四薄膜晶体管的源极连接所述恒压低电位输出端，所述第四薄膜晶体管的漏极连接第n级栅极驱动信号输出端；

所述第五薄膜晶体管的栅极连接第n+m条时钟信号输出端，所述第五薄膜晶体管的源极连接所述恒压低电位输出端，所述第五薄膜晶体管的漏极连接所述第一节点；

所述第六薄膜晶体管的栅极连接所述第一节点，所述第六薄膜晶体管的源极连接所述恒压低电位输出端，所述第六薄膜晶体管的漏极连接所述第二节点。

2.如权利要求1所述的栅极驱动电路，其特征在于，每个所述栅极驱动单元还包括复位模块，所述复位模块包括第七薄膜晶体管和第八薄膜晶体管，其中：

所述第七薄膜晶体管的栅极和所述第八薄膜晶体管的栅极连接复位信号输出端，所述第七薄膜晶体管的源极和所述第八薄膜晶体管的源极连接所述恒压低电位输出端，所述第七薄膜晶体管的漏极连接所述第一节点，所述第八薄膜晶体管的漏极连接所述第二节点。

3.如权利要求1所述的栅极驱动电路，其特征在于，每个所述栅极驱动单元还包括上拉控制模块，所述上拉控制模块包括第九薄膜晶体管和第十薄膜晶体管，其中：

所述第九薄膜晶体管的栅极连接第n-m级栅极驱动信号输出端，所述第九薄膜晶体管的源极连接正向扫描信号输出端，所述第九薄膜晶体管的漏极连接所述第二节点；

所述第十薄膜晶体管的栅极连接第n+m级栅极驱动信号输出端，所述第十薄膜晶体管的源极连接反向扫描信号输出端，所述第十薄膜晶体管的漏极连接所述第二节点。

4.如权利要求1所述的栅极驱动电路，其特征在于，每个所述栅极驱动单元还包括上拉模块，所述上拉模块包括第十一薄膜晶体管T11，其中：

所述第十一薄膜晶体管的栅极连接所述第一节点，所述第十一薄膜晶体管的源极连接第n条时钟信号输出端，所述第十一薄膜晶体管的漏极连接所述第n级栅极驱动信号输出端。

5.如权利要求4所述的栅极驱动电路，其特征在于，所述上拉模块还包括自举电容，所述自举电容的第一端连接所述第一节点，所述自举电容的第二端连接所述第n条时钟信号输出端。

6.如权利要求1所述的栅极驱动电路，其特征在于，每个所述栅极驱动单元还包括栅极开启模块，所述栅极开启模块包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极和漏极均连接第一全局控制信号输出端，所述第十二薄膜晶体管的源极连接所述第n级栅极驱动信号输出端。

7.如权利要求1所述的栅极驱动电路，其特征在于，每个所述栅极驱动单元还包括栅极关闭模块，所述栅极关闭模块包括第十三薄膜晶体管，所述第十三薄膜晶体管的栅极连接第二全局控制信号输出端，所述第十三薄膜晶体管的源极连接所述恒压低电位输出端，所述第十三薄膜晶体管的漏极连接所述第一节点。

8.如权利要求3所述的栅极驱动电路，其特征在于，所述正向扫描信号和所述反向扫描信号为反相信号。

9.如权利要求1所述的栅极驱动电路，其特征在于，采用双边驱动方式或单边驱动方式。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的栅极驱动电路。

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