KR20190033612A

KR20190033612A - GOA circuit

Info

Publication number: KR20190033612A
Application number: KR1020197006424A
Authority: KR
Inventors: 야펑 리
Original assignee: 우한 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2016-08-08
Filing date: 2016-08-31
Publication date: 2019-03-29
Also published as: JP2019532321A; KR102121248B1; EP3499488A1; JP6800310B2; US20180174545A1; US10043477B2; WO2018028009A1; EP3499488A4; CN106098003A; CN106098003B

Abstract

The present invention provides a GOA circuit which controls the potential of a third node P (n) by a ninth thin film transistor T9, a tenth thin film transistor T10 and a resistor R1, The gate of the ninth thin film transistor T9 is electrically connected to the mth clock signal CK (m), the source thereof is electrically connected to the first constant voltage potential VGH, and the drain thereof is connected to the Electrically connected at one end; The gate of the tenth thin film transistor T10 is electrically connected to the (m + 2) th clock signal CK (m + 2), the source thereof is electrically connected to the second constant voltage potential VGL, And the ninth thin film transistor T9 and the tenth thin film transistor T9 are electrically connected to each other through the mth clock signal CK (m) and the m + 2th clock signal CK (m + 2) And controls the transistor T10 to be alternately turned on. The GOA circuit can realize charge and discharge with respect to the third node P (n) at a predetermined time, and the third node P (n) can maintain the threshold voltage of the core thin film transistor due to the long- And ensures the stability of the GOA circuit.

Description

GOA circuit

본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 GOA 회로에 관한 것이다.The present invention relates to the field of display technology, and more particularly to GOA circuits.

액정 디스플레이 장치（Liquid Crystal Display，LCD）는 몸체가 얇고 전력소모가 적으며 비복사 등 많은 장점에 힘입어 널리 사용되고 있다. 예를 들면, 액정 텔레비전, 이동전화, 개인 정보 단말기(PDA), 디지털 카메라, 컴퓨터 스크린 또는 노트북 스크린 등은 패널 디스플레이 분야에서 주도적 지위를 차지하고 있다.Liquid crystal displays (LCDs) are widely used because of their thin body, low power consumption, and many advantages such as non-copying. For example, liquid crystal televisions, mobile telephones, personal digital assistants (PDAs), digital cameras, computer screens or notebook screens are taking a leading role in the field of panel displays.

GOA 기술(Gate Driver on Array), 즉 어레이 기판 로우 구동 기술은 액정 디스플레이 패널의 기존 어레이 제조공정을 활용하여 수평 스캔 라인의 구동회로를 디스플레이 영역 주위의 기판 상에 제조함으로써, 외부 연결 집적회로판(Integrated Circuit，IC)을 대체하여 수평 스캔라인의 구동을 완성하도록 하는 것이다. GOA 기술은 외부 연결 IC의 본딩 공정을 줄일 수 있어, 생산성을 높임과 동시에 제품 원가를 낮출 기회가 주어지며, 액정 디스플레이 패널이 좁은 베젤 또는 베젤리스 디스플레이 제품의 제조에 더 적합하도록 할 수 있다.BACKGROUND OF THE INVENTION [0002] The GOA technology, that is, an array substrate row driving technique, uses an existing array manufacturing process of a liquid crystal display panel to manufacture a driving circuit of a horizontal scan line on a substrate around a display area, Circuit, IC) to complete the driving of the horizontal scan line. GOA technology can reduce the bonding process of the external connection IC, thereby increasing the productivity and lowering the cost of the product, and making the liquid crystal display panel more suitable for manufacturing a narrow bezel or a bezelless display product.

도 1은 종래의 GOA 회로의 회로도이며, 도 1을 참조한다. 도 1에 도시된 GOA 회로는 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하고, 각각의 스테이지의 GOA 유닛은 스캔 제어 모듈(100), 출력 모듈(200), 및 노드 제어 모듈(300)을 포함한다. n과 m을 모두 자연수로 설정하면, 제n 스테이지 GOA 모듈에서, 상기 스캔 제어 모듈(100)은: 제1 박막 트랜지스터(T1)와 제3 박막 트랜지스터(T3)를 포함하고, 상기 제1 박막 트랜지스터(T1)의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n-2))에 접속되고, 소스는 정방향 스캔 제어 신호(U2D)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 제3 박막 트랜지스터(T3)의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n+2))에 접속되고, 소스는 역방향 스캔 제어 신호(D2U)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 출력 모듈(200)은: 제2 박막 트랜지스터(T2)와 제1 커패시터(C1)를 포함하고, 상기 제2 박막 트랜지스터(T2)의 게이트는 제2 노드(Q(n))에 전기적으로 연결되고, 소스는 제m+1 클럭 신호(CK(m+1))에 전기적으로 연결되며, 드레인은 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되고; 상기 제1 커패시터(C1)의 일단은 제2 노드(Q(n))에 전기적으로 연결되고, 타단은 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 연결되며; 상기 노드 제어 모듈(300)은: 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9) 및 제2 커패시터(C2)를 포함하고; 상기 제4 박막 트랜지스터(T4)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며, 드레인은 정전압 저전위(VGL)에 전기적으로 연결되고; 상기 제5 박막 트랜지스터(T5)의 게이트는 정전압 고전위(VGH)에 전기적으로 연결되고, 소스는 제1 노드(H(n))에 전기적으로 연결되며, 드레인은 제2 노드(Q(n))에 전기적으로 연결되며; 상기 제6 박막 트랜지스터(T6)의 게이트는 제1 노드(H(n))에 전기적으로 연결되고, 소스는 제3 노드(P(n))에 전기적으로 연결되며, 드레인은 정전압 저전위(VGL)에 전기적으로 연결되고; 상기 제7 박막 트랜지스터(T7)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제2 노드(Q(n))에 전기적으로 연결되며; 드레인은 정전압 저전위(VGL)에 전기적으로 연결되고; 상기 제8 박막 트랜지스터(T8)의 게이트는 제m+3 클럭 신호(CK(m+3))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며, 드레인은 정전압 저전위(VGL)에 전기적으로 연결되고; 상기 제9 박막 트랜지스터(T9)의 게이트와 소스는 모두 제m+2 클럭 신호(CK(m+2))에 전기적으로 연결되고, 드레인은 제3 노드(P(n))에 전기적으로 연결되며; 상기 제2 커패시터(C2)의 일단은 제3 노드(P(n))에 전기적으로 연결되고, 타단은 정전압 저전위(VGL)에 전기적으로 연결된다.1 is a circuit diagram of a conventional GOA circuit, and Fig. 1 is referred to. The GOA circuit shown in FIG. 1 includes a cascaded multi-stage GOA unit, and the GOA unit of each stage includes a scan control module 100, an output module 200, and a node control module 300. In the n-th stage GOA module, the scan control module 100 includes: a first thin film transistor T1 and a third thin film transistor T3; The gate of the first stage T1 is connected to the gate scan signal G (n-2) of the n-2 stage GOA unit in two stages, the source is connected to the forward scan control signal U2D, (H (n)); The gate of the third thin film transistor T3 is connected to the gate scan signal G (n + 2) of the n + 2 stage GOA unit under two stages and the source is connected to the reverse scan control signal D2U , The drain is electrically connected to the first node H (n); The output module 200 includes a second thin film transistor T2 and a first capacitor C1 and the gate of the second thin film transistor T2 is electrically connected to the second node Q The source is electrically connected to the (m + 1) th clock signal CK (m + 1), the drain is connected to the gate scan signal G (n) of the n-th stage GOA unit; One end of the first capacitor C1 is electrically connected to the second node Q (n), and the other end is connected to the gate scan signal G (n) of the n-th stage GOA unit; The node control module 300 includes a fourth thin film transistor T4, a fifth thin film transistor T5, a sixth thin film transistor T6, a seventh thin film transistor T7, an eighth thin film transistor T8, 9 thin film transistor T9 and a second capacitor C2; The gate of the fourth thin film transistor T4 is electrically connected to the third node P (n), the source thereof is connected to the gate scan signal G (n) of the nth stage GOA unit, Electrically connected to the low potential (VGL); The gate of the fifth thin film transistor T5 is electrically connected to the constant voltage high potential VGH, the source is electrically connected to the first node H (n), the drain is connected to the second node Q (n) ); The gate of the sixth thin film transistor T6 is electrically connected to the first node H (n), the source is electrically connected to the third node P (n), and the drain is connected to the constant voltage low potential VGL ); The gate of the seventh thin film transistor T7 is electrically connected to the third node P (n), and the source is electrically connected to the second node Q (n); The drain is electrically connected to the constant voltage low potential (VGL); The gate of the eighth thin film transistor T8 is electrically connected to the (m + 3) th clock signal CK (m + 3) and the source is electrically connected to the gate scan signal G (n) , And the drain is electrically connected to the constant voltage low potential (VGL); The gate and the source of the ninth thin film transistor T9 are both electrically connected to the (m + 2) -th clock signal CK (m + 2) and the drain is electrically connected to the third node P (n) ; One end of the second capacitor C2 is electrically connected to the third node P (n), and the other end is electrically connected to the constant voltage low potential VGL.

종래의 GOA 회로의 비출력 단계에서, 제3 노드(P(n))는 장시간 고전위를 유지하고, 제4 박막 트랜지스터(T4)와 제7 박막 트랜지스터(T7)는 장시간 도통되어 제4 박막 트랜지스터(T4)와 제7 박막 트랜지스터(T7) 사이에 문턱 전압 변화(Vth Shift)가 발생하여, 결국 GOA 회로의 안정성이 저하되고 비정상적인 출력이 발생한다.In the non-output stage of the conventional GOA circuit, the third node P (n) maintains the high potential for a long time, and the fourth thin film transistor T4 and the seventh thin film transistor T7 conduct for a long time, A threshold voltage change (Vth Shift) occurs between the fourth thin film transistor T4 and the seventh thin film transistor T7, resulting in a decrease in the stability of the GOA circuit and an abnormal output.

본 발명은 정해진 시간에 제3 노드를 충방전하는 것을 실현하여, 제3 노드가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지하고, GOA 회로의 안정성을 보장하는 GOA 회로를 제공하는 것에 목적이 있다.The present invention realizes charging and discharging of a third node at a predetermined time, and prevents a threshold voltage change of a core thin film transistor from being caused by a third node being held at a high potential for a long time, and a GOA circuit It is aimed to provide.

상기 목적을 실현하기 위해, 본 발명에서는 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하는 GOA 회로를 제공하며, 각각의 스테이지의 GOA 유닛은 모두 스캔 제어 모듈, 상기 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 및 상기 스캔 제어 모듈, 출력 모듈 및 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하고;To achieve the above object, the present invention provides a GOA circuit including a cascaded multi-stage GOA unit, wherein each GOA unit of each stage includes a scan control module, an output module electrically connected to the scan control module, A pull-down module electrically connected to the output module, and a pull-down control module electrically connected to both the scan control module, the output module, and the pull-down module;

n과 m을 모두 자연수로 설정하면, 제1 스테이지 GOA 유닛, 제2 스테이지 GOA 유닛, 마지막에서 두 번째 스테이지 GOA 유닛 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 모듈에서:In the n-th stage GOA module except for the first stage GOA unit, the second stage GOA unit, the second stage GOA unit and the last stage GOA unit, if both n and m are set to natural numbers:

상기 스캔 제어 모듈은 정방향 스캔 제어 신호 또는 역방향 스캔 제어 신호를 이용하여 상기 GOA 회로가 정방향 스캔 또는 역방향 스캔을 하도록 제어하는데 사용되고;Wherein the scan control module is used to control the GOA circuit to perform a forward scan or a reverse scan using a forward scan control signal or a reverse scan control signal;

상기 출력 모듈은 제m+1 클럭 신호에 접속되고, 제n 스테이지 GOA 유닛의 작용 기간에 제m+1 클럭 신호를 이용하여 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호를 출력하는데 사용되며;The output module is connected to the (m + 1) -th clock signal and is used to output the gate scan signal of the n-th stage GOA unit using the (m + 1) -th clock signal in the operation period of the n-th stage GOA unit;

상기 풀다운 모듈은 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호의 전위를 풀다운 하는데 사용되고;The pull-down module is used to pull down the potential of the gate scan signal of the n-th stage GOA unit during a period in which the n-th stage GOA unit is not operating;

상기 풀다운 제어 모듈은 제m 클럭 신호, 제m+2 클럭 신호, 제1 정전압 전위, 제2 정전압 전위에 접속되고, 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 풀다운 모듈을 끄고 상기 출력 모듈을 오픈 상태로 유지하며, 상기 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 풀다운 모듈을 오픈하고 상기 출력 모듈을 끄고, 동시에 상기 제m 클럭 신호와 상기 제m+2 클럭 신호를 이용하여 상기 제1 정전압 전위와 상기 제2 정전압 전위를 제어하여 상기 풀다운 모듈의 온오프 노드에 대해 정해진 시간에 충방전을 하는데 사용되며;Wherein the pulldown control module is connected to the m-th clock signal, the (m + 2) -th clock signal, the first constant voltage potential, and the second constant voltage potential, and the pull-down module is turned off during the operation period of the n-th stage GOA unit While the n-stage GOA unit is not operating, the pull-down module is opened and the output module is turned off, and at the same time, the m-th clock signal and the (m + 2) Off node of the pull-down module by controlling the potential and the second constant-voltage potential to charge / discharge at a predetermined time to the on-off node of the pull-down module;

상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반되고, 상기 정방향 스캔 제어 신호의 전위와 상기 역방향 스캔 제어 신호의 전위는 상반된다.The potentials of the first constant voltage potential and the second constant voltage potential are opposite to each other and the potential of the forward scan control signal and the potential of the reverse scan control signal are opposite to each other.

상기 스캔 제어 모듈은: 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고; 상기 출력 모듈은: 제2 박막 트랜지스터와 제1 커패시터를 포함하며; 상기 풀다운 모듈은: 제4 박막 트랜지스터, 제8 박막 트랜지스터 및 제2 커패시터를 포함하고; 상기 풀다운 제어 모듈은: 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항을 포함하며; 상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하고;The scan control module comprising: a first thin film transistor and a third thin film transistor; The output module comprising: a second thin film transistor and a first capacitor; The pull-down module comprising: a fourth thin film transistor, an eighth thin film transistor, and a second capacitor; The pull-down control module includes: a sixth thin film transistor, a seventh thin film transistor, a ninth thin film transistor, a tenth thin film transistor, and a resistor; Wherein the GOA circuit further comprises a voltage stabilization module, wherein the voltage stabilization module comprises a fifth thin film transistor;

상기 제1 박막 트랜지스터의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 정방향 스캔 제어 신호에 접속되며, 제1 노드에 전기적으로 연결되며;The gate of the first thin film transistor is connected to the gate scan signal of the n-2 stage GOA unit in two stages, the source is connected to the forward scan control signal and is electrically connected to the first node;

상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 상기 제m+1 클럭 신호에 전기적으로 연결되며, 드레인은 상기 게이트 스캔 신호에 접속되고; 상기 제3 박막 트랜지스터의(T3)의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 역방향 스캔 제어 신호에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되며; 상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제2 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제8 박막 트랜지스터의 게이트는 제m+3 클럭 신호에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제9 박막 트랜지스터의 게이트는 상기 제m 클럭 신호에 전기적으로 연결되고, 소스는 상기 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 상기 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 상기 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되며; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 전기적으로 연결되며; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 게이트 스캔 신호에 전기적으로 연결되며;The gate of the second thin film transistor is electrically connected to the second node, the source is electrically connected to the (m + 1) -th clock signal, and the drain is connected to the gate scan signal; (T3) of the third thin film transistor is connected to the gate scan signal of the (n + 2) -th stage GOA unit under two stages, the source is connected to the reverse scan control signal, and the drain is electrically &Lt; / RTI > The gate of the fourth thin film transistor is electrically connected to the third node, the source is connected to the gate scan signal of the nth stage GOA unit, the drain is electrically connected to the second constant voltage potential; A gate of the fifth thin film transistor is electrically connected to the first constant voltage potential, a source is electrically connected to the first node, and a drain is electrically connected to the second node; A gate of the sixth thin film transistor is electrically connected to the first node, a source is electrically connected to the third node, and a drain is electrically connected to the second constant voltage potential; A gate of the seventh thin film transistor is electrically connected to the third node, a source is electrically connected to the second node, and a drain is electrically connected to the second constant voltage potential; The gate of the eighth thin film transistor is electrically connected to the (m + 3) -th clock signal, the source is connected to the gate scan signal of the n-th stage GOA unit, and the drain is electrically connected to the second constant voltage potential; A gate of the ninth thin film transistor is electrically connected to the m-th clock signal, a source is electrically connected to the first constant voltage potential, and a drain is electrically connected to one end of the resistor; The gate of the tenth thin film transistor is electrically connected to the (m + 2) -th clock signal, the source is electrically connected to the second constant voltage potential, and the drain is electrically connected to the other end of the resistor; One end of the second capacitor is electrically connected to the third node, and the other end is electrically connected to the second constant voltage potential; One end of the first capacitor is electrically connected to the second node and the other end is electrically connected to a gate scan signal;

상기 제3 노드는 상기 풀다운 모듈의 온오프 노드이다.The third node is an on-off node of the pull-down module.

상기 제1 스테이지 GOA 유닛과 상기 제2 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 전기적으로 연결되고;In the first stage GOA unit and the second stage GOA unit, the gate of the first thin film transistor is electrically connected to a circuit start signal;

상기 마지막에서 두 번째 스테이지 GOA 유닛과 상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 상기 회로 스타트 신호에 전기적으로 연결된다.In the last-to-last stage GOA unit and the last-stage GOA unit, the gate of the third thin film transistor is electrically connected to the circuit start signal.

4개의 클럭 신호: 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호를 포함하고; 상기 제m 클럭 신호가 상기 제2 클럭 신호일 경우, 상기 제m+3 클럭 신호는 제1 클럭 신호이고; 상기 제m 클럭 신호가 상기 제3 클럭 신호일 경우, 상기 제m+2 클럭 신호는 상기 제1 클럭 신호이고, 상기 제m+3 클럭 신호는 상기 제2 클럭 신호이며; 상기 제m 클럭 신호가 상기 제4 클럭 신호일 경우, 상기 제m+1 클럭 신호는 상기 제1 클럭 신호이고; 상기 제m+2 클럭 신호는 상기 제2 클럭 신호이며; 상기 제m+3 클럭 신호는 상기 제3 클럭 신호이다.Four clock signals: a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal; If the m-th clock signal is the second clock signal, the (m + 3) -th clock signal is a first clock signal; If the m-th clock signal is the third clock signal, the (m + 2) -th clock signal is the first clock signal, and the (m + 3) -th clock signal is the second clock signal; If the m-th clock signal is the fourth clock signal, the (m + l) -th clock signal is the first clock signal; The (m + 2) -th clock signal is the second clock signal; And the (m + 3) -th clock signal is the third clock signal.

상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생한다.The pulse periods of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal are the same, and the falling edge of the immediately preceding clock signal and the rising edge of the immediately following clock signal occur simultaneously.

상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위이며, 제2 정전압 전위는 정전압 저전위이다.Wherein each of the thin film transistors is an N type thin film transistor, the first constant voltage potential is a constant voltage high potential, and the second constant voltage potential is a constant voltage low potential.

상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위이며, 제2 정전압 전위는 정전압 고전위이다.Wherein each of the thin film transistors is a P-type thin film transistor, the first constant voltage potential is a constant voltage low potential, and the second constant voltage potential is a constant high voltage potential.

상기 각각의 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터이다.Each of the thin film transistors is a low temperature polycrystalline silicon thin film transistor.

상기 정방향 스캔 제어 신호는 고전위이고, 상기 역방향 스캔 제어 신호는 저전위이며;Wherein the forward scan control signal is at a high potential and the reverse scan control signal is at a low potential;

역방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 저전위이고, 상기 역방향 스캔 제어 신호는 고전위이다.When scanning in the reverse direction, the forward scan control signal is low and the reverse scan control signal is high.

정방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 저전위이고, 상기 역방향 스캔 제어 신호는 고전위이며,When scanning in the forward direction, the forward scan control signal is at a low potential, the reverse scan control signal is at a high potential,

역방향으로 스캔할 경우, 상기 정방향 스캔 제어 신호는 고전위이고, 상기 역방향 스캔 제어 신호는 저전위이다.When scanning in the reverse direction, the forward scan control signal is high and the reverse scan control signal is low.

본 발명은 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하는 GOA 회로를 더 제공하며, 각각의 스테이지의 GOA 유닛은 모두 스캔 제어 모듈, 상기 스캔 제어 모듈에 전기적으로 연결되는 출력 모듈, 상기 출력 모듈에 전기적으로 연결되는 풀다운 모듈, 및 상기 스캔 제어 모듈, 출력 모듈 및 풀다운 모듈 모두에 전기적으로 연결되는 풀다운 제어 모듈을 포함하고;The present invention further provides a GOA circuit comprising a cascaded multi-stage GOA unit, wherein each GOA unit of each stage comprises a scan control module, an output module electrically connected to the scan control module, A pull down control module electrically connected to both the scan control module, the output module and the pull down module;

상기 출력 모듈은 제m+1 클럭 신호에 접속되고, 상기 제n 스테이지 GOA 유닛의 작용 기간에 상기 제m+1 클럭 신호를 이용하여 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호를 출력하는데 사용되며;The output module is connected to the (m + 1) -th clock signal and is used to output the gate scan signal of the n-th stage GOA unit using the (m + 1) -th clock signal during the operation period of the n-th stage GOA unit;

상기 제1 정전압 전위와 상기 제2 정전압 전위의 전위는 상반되고, 상기 정방향 스캔 제어 신호의 전위와 상기 역방향 스캔 제어 신호의 전위는 상반되며;The potentials of the first constant voltage potential and the second constant voltage potential are opposite to each other and the potential of the forward scan control signal and the potential of the reverse scan control signal are opposite to each other;

여기서, 상기 스캔 제어 모듈은: 제1 박막 트랜지스터와 제3 박막 트랜지스터를 포함하고; 상기 출력 모듈은: 제2 박막 트랜지스터와 제1 커패시터를 포함하며; 상기 풀다운 모듈은: 제4 박막 트랜지스터, 제8 박막 트랜지스터 및 제2 커패시터를 포함하고; 상기 풀다운 제어 모듈은: 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항을 포함하며; 상기 GOA 회로는 전압 안정 모듈을 더 포함하고, 상기 전압 안정 모듈은 제5 박막 트랜지스터를 포함하고;Here, the scan control module may include: a first thin film transistor and a third thin film transistor; The output module comprising: a second thin film transistor and a first capacitor; The pull-down module comprising: a fourth thin film transistor, an eighth thin film transistor, and a second capacitor; The pull-down control module includes: a sixth thin film transistor, a seventh thin film transistor, a ninth thin film transistor, a tenth thin film transistor, and a resistor; Wherein the GOA circuit further comprises a voltage stabilization module, wherein the voltage stabilization module comprises a fifth thin film transistor;

상기 제1 박막 트랜지스터의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 정방향 스캔 제어 신호에 접속되며, 드레인은 제1 노드에 전기적으로 연결되고;The gate of the first thin film transistor is connected to the gate scan signal of the n-2 stage GOA unit in two stages, the source is connected to the forward scan control signal and the drain is electrically connected to the first node;

상기 제2 박막 트랜지스터의 게이트는 제2 노드에 전기적으로 연결되고, 소스는 상기 제m+1 클럭 신호에 전기적으로 연결되며, 드레인은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고; 상기 제3 박막 트랜지스터의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되고, 소스는 상기 역방향 스캔 제어 신호에 접속되며, 드레인은 상기 제1 노드에 전기적으로 연결되고; 상기 제4 박막 트랜지스터의 게이트는 제3 노드에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제5 박막 트랜지스터의 게이트는 상기 제1 정전압 전위에 전기적으로 연결되고, 소스는 상기 제1 노드에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되며; 상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 전기적으로 연결되고, 소스는 상기 제3 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제7 박막 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 연결되고, 소스는 상기 제2 노드에 전기적으로 연결되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제8 박막 트랜지스터의 게이트는 제m+3 클럭 신호에 전기적으로 연결되고, 소스는 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며, 드레인은 상기 제2 정전압 전위에 전기적으로 연결되고; 상기 제9 박막 트랜지스터의 게이트는 상기 제m 클럭 신호에 전기적으로 연결되고, 소스는 상기 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 상기 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 상기 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되며; 상기 제1 커패시터의 일단은 상기 제2 노드에 전기적으로 연결되고, 타단은 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호에 접속되며; 상기 제2 커패시터의 일단은 상기 제3 노드에 전기적으로 연결되고, 타단은 상기 제2 정전압 전위에 전기적으로 연결되며; The gate of the second thin film transistor is electrically connected to the second node, the source is electrically connected to the (m + 1) -th clock signal, and the drain is connected to the gate scan signal of the n-th stage GOA unit; The gate of the third thin film transistor is connected to the gate scan signal of the (n + 2) th stage GOA unit under two stages, the source is connected to the reverse scan control signal, and the drain is electrically connected to the first node; The gate of the fourth thin film transistor is electrically connected to the third node, the source is connected to the gate scan signal of the nth stage GOA unit, the drain is electrically connected to the second constant voltage potential; A gate of the fifth thin film transistor is electrically connected to the first constant voltage potential, a source is electrically connected to the first node, and a drain is electrically connected to the second node; A gate of the sixth thin film transistor is electrically connected to the first node, a source is electrically connected to the third node, and a drain is electrically connected to the second constant voltage potential; A gate of the seventh thin film transistor is electrically connected to the third node, a source is electrically connected to the second node, and a drain is electrically connected to the second constant voltage potential; The gate of the eighth thin film transistor is electrically connected to the (m + 3) -th clock signal, the source is connected to the gate scan signal of the n-th stage GOA unit, and the drain is electrically connected to the second constant voltage potential; A gate of the ninth thin film transistor is electrically connected to the m-th clock signal, a source is electrically connected to the first constant voltage potential, and a drain is electrically connected to one end of the resistor; The gate of the tenth thin film transistor is electrically connected to the (m + 2) -th clock signal, the source is electrically connected to the second constant voltage potential, and the drain is electrically connected to the other end of the resistor; One end of the first capacitor is electrically connected to the second node and the other end is connected to a gate scan signal of the n-th stage GOA unit; One end of the second capacitor is electrically connected to the third node, and the other end is electrically connected to the second constant voltage potential;

상기 제3 노드는 상기 풀다운 모듈의 온오프 노드이고;The third node is an on-off node of the pull-down module;

여기서, 상기 제1 스테이지 GOA 유닛과 상기 제2 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터의 게이트는 회로 스타트 신호에 전기적으로 연결되고;Here, in the first stage GOA unit and the second stage GOA unit, a gate of the first thin film transistor is electrically connected to a circuit start signal;

상기 마지막에서 두 번째 스테이지 GOA 유닛과 상기 마지막 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터의 게이트는 상기 회로 스타트 신호에 전기적으로 연결되며;In the last-to-last stage GOA unit and the last-stage GOA unit, the gate of the third thin film transistor is electrically connected to the circuit start signal;

여기서, 상기 각각의 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터이다.Here, each of the thin film transistors is a low temperature polycrystalline silicon thin film transistor.

본 발명은 GOA 회로를 제공하며, 상기 GOA 회로는 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항에 의해 제3 노드의 전위를 제어하고, 여기서 상기 제9 박막 트랜지스터의 게이트는 제m 클럭 신호에 전기적으로 연결되고, 소스는 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되고, 제m 클럭 신호와 제m+2 클럭 신호를 통해 상기 제9 박막 트랜지스터와 제10 박막 트랜지스터가 번갈아 도통되도록 제어하여, 정해진 시간에 제3 노드에 대한 충방전을 실현할 수 있으며, 제3 노드가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지하고, GOA 회로의 안정성을 보장한다.The present invention provides a GOA circuit, wherein the GOA circuit controls the potential of a third node by a ninth thin film transistor, a tenth thin film transistor and a resistor, wherein a gate of the ninth thin film transistor is electrically The source is electrically connected to the first constant voltage potential, and the drain is electrically connected to one end of the resistor; The gate of the tenth thin film transistor is electrically connected to the (m + 2) -th clock signal, the source is electrically connected to the second constant voltage potential, the drain is electrically connected to the other end of the resistor, the ninth thin film transistor and the tenth thin film transistor are controlled to be alternately turned on through the (m + 2) -th clock signal to realize charge and discharge for the third node at a predetermined time, and the third node is maintained at a high level for a long time, The threshold voltage of the thin film transistor is prevented from being changed, and the stability of the GOA circuit is ensured.

본 발명의 특징과 기술 내용을 진일보 이해할 수 있게 하기 위해, 이하 본 발명과 관련된 자세한 설명과 도면을 참조한다. 그러나 도면은 단순히 참조와 설명을 위한 것이며, 본 발명을 제한하는데 사용되는 것은 아니다.
도면에서,
도 1은 종래의 GOA 회로의 회로도이다;
도 2는 본 발명의 GOA 회로의 회로도이다;
도 3은 본 발명의 GOA 회로의 제1 스테이지 GOA 유닛의 회로도이다;
도 4는 본 발명의 GOA 회로의 제2 스테이지 GOA 유닛의 회로도이다;
도 5는 본 발명의 GOA 회로의 마지막 스테이지 GOA 유닛의 회로도이다;
도 6은 본 발명의 GOA 회로의 마지막 두 번째 스테이지 GOA 유닛의 회로도이다;
도 7은 본 발명의 GOA 회로의 정방향 스캔 타이밍도이다;
도 8은 본 발명의 GOA 회로의 역방향 스캔 타이밍도이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. It should be understood, however, that the drawings are for the purpose of illustration only and are not intended to limit the present invention.
In the drawings,
1 is a circuit diagram of a conventional GOA circuit;
2 is a circuit diagram of the GOA circuit of the present invention;
3 is a circuit diagram of a first stage GOA unit of the GOA circuit of the present invention;
4 is a circuit diagram of a second stage GOA unit of the GOA circuit of the present invention;
Figure 5 is a circuit diagram of the last stage GOA unit of the GOA circuit of the present invention;
Figure 6 is a circuit diagram of the last second stage GOA unit of the GOA circuit of the present invention;
7 is a timing diagram of the forward scan of the GOA circuit of the present invention;
8 is a reverse scan timing diagram of the GOA circuit of the present invention.

본 발명의 기술수단 및 그 효과를 진일보 서술하기 위해, 이하 본 발명의 바람직한 실시예 및 그 도면과 결합하여 상세하게 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.

도 2를 참조한다. 본 발명에서는 캐스캐이드 멀티 스테이지 GOA 유닛을 포함하는 GOA 회로를 제공하며, 각각의 스테이지의 GOA 유닛은 모두 스캔 제어 모듈(100), 상기 스캔 제어 모듈(100)에 전기적으로 연결되는 출력 모듈(200), 상기 출력 모듈(200)에 전기적으로 연결되는 풀다운 모듈(300), 상기 스캔 제어 모듈(100), 출력 모듈(200) 및 풀다운 모듈(300) 모두에 전기적으로 연결되는 풀다운 제어 모듈(400)을 포함하고;See FIG. The present invention provides a GOA circuit including a cascaded multi-stage GOA unit, wherein each GOA unit of each stage includes a scan control module 100, an output module 200 electrically connected to the scan control module 100 A pull-down control module 400 electrically connected to both the scan control module 100, the output module 200 and the pull-down module 300, a pull-down module 300 electrically connected to the output module 200, / RTI >

n과 m을 모두 자연수로 설정하면, 제1 스테이지, 제2 스테이지, 마지막 두 번째 스테이지 및 마지막 스테이지 GOA 유닛을 제외한 제n 스테이지 GOA 모듈에서:If both n and m are set to natural numbers, in the n-th stage GOA module excluding the first stage, the second stage, the last second stage and the last stage GOA unit:

상기 스캔 제어 모듈(100)은 정방향 스캔 제어 신호(U2D) 또는 역방향 스캔 제어 신호(D2U)를 이용하여 상기 GOA 회로가 정방향 스캔 또는 역방향 스캔을 하도록 제어하는데 사용되고;The scan control module 100 is used to control the GOA circuit to perform a forward scan or a reverse scan using a forward scan control signal U2D or a reverse scan control signal D2U;

상기 출력 모듈(200)은 제m+1 클럭 신호(CK(m+1))에 접속되고, 제n 스테이지 GOA 유닛의 작용 기간에 제m+1 클럭 신호(CK(m+1))를 이용하여 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))를 출력하는데 사용되며;The output module 200 is connected to the (m + 1) -th clock signal CK (m + 1) and uses the (m + 1) -th clock signal CK And is used to output the gate scan signal G (n) of the n-th stage GOA unit;

상기 풀다운 모듈(300)은 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 상기 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))의 전위를 풀다운 하는데 사용되고;The pull-down module 300 is used to pull down the potential of the gate scan signal G (n) of the n-th stage GOA unit during a period in which the n-th stage GOA unit is not operating;

상기 풀다운 제어 모듈(400)은 제m 클럭 신호(CK(m)), 제m+2 클럭 신호(CK(m+2)), 제1 정전압 전위, 제2 정전압 전위에 접속되고, 제n 스테이지 GOA 유닛의 작용 기간에 풀다운 모듈(300)을 끄고 출력 모듈(200)을 오픈 상태로 유지하며, 제n 스테이지 GOA 유닛이 작용하지 않는 기간에 풀다운 모듈(300)을 오픈하고 출력 모듈(200)을 끄고, 동시에 제m 클럭 신호(CK(m))와 제m+2 클럭 신호(CK(m+2))를 이용하여 제1 정전압 전위와 제2 정전압 전위를 제어하여 풀다운 모듈(300)의 온오프 노드에 대해 정해진 시간에 충방전을 하는데 사용되며;The pull-down control module 400 is connected to the m-th clock signal CK (m), the m + 2 clock signal CK (m + 2), the first constant voltage potential and the second constant voltage potential, The pull down module 300 is turned off and the output module 200 is kept open during the operation period of the GOA unit and the pull down module 300 is opened during the nth stage GOA unit does not operate, And simultaneously controls the first constant voltage potential and the second constant voltage potential by using the m-th clock signal CK (m) and the m + 2-th clock signal CK (m + 2) Used to charge and discharge at a predetermined time for the off node;

상기 제1 정전압 전위와 제2 정전압 전위의 전위는 상반되고, 상기 정방향 스캔 제어 신호(U2D)와 역방향 스캔 제어 신호(D2U)의 전위는 상반된다.The potentials of the first constant voltage potential and the second constant voltage potential are opposite to each other and the potentials of the forward scan control signal U2D and the reverse scan control signal D2U are opposite to each other.

구체적으로, 상기 출력 모듈(200)은: 제2 박막 트랜지스터(T2)와 제1 커패시터(C1)를 포함하며; 상기 풀다운 모듈(300)은: 제4 박막 트랜지스터(T4), 제8 박막 트랜지스터(T8) 및 제2 커패시터(C2)를 포함하고; 상기 풀다운 제어 모듈(400)은: 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 저항(R1)을 포함한다.Specifically, the output module 200 includes: a second thin film transistor T2 and a first capacitor C1; The pull down module 300 includes: a fourth thin film transistor T4, an eighth thin film transistor T8, and a second capacitor C2; The pull-down control module 400 includes a sixth thin film transistor T6, a seventh thin film transistor T7, a ninth thin film transistor T9, a tenth thin film transistor T10 and a resistor R1.

또한, 상기 GOA 회로는 전압 안정 모듈(500)을 더 포함하고, 상기 전압 안정 모듈(500)은 제5 박막 트랜지스터(T5)를 포함한다.In addition, the GOA circuit further includes a voltage stabilization module 500, and the voltage stabilization module 500 includes a fifth thin film transistor T5.

나아가, 상기 제1 박막 트랜지스터(T1)의 게이트는 두 스테이지 위인 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n-2))에 접속되고, 소스는 정방향 스캔 제어 신호(U2D)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 제2 박막 트랜지스터(T2)의 게이트는 제2 노드(Q(n))에 전기적으로 연결되고, 소스는 제m+1 클럭 신호(CK(m+1))에 전기적으로 연결되며, 드레인은 게이트 스캔 신호(G(n))에 전기적으로 연결되고; 상기 제3 박막 트랜지스터(T3)의 게이트는 두 스테이지 아래인 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n+2))에 접속되고, 소스는 역방향 스캔 제어 신호(D2U)에 접속되며, 드레인은 제1 노드(H(n))에 전기적으로 연결되고; 상기 제4 박막 트랜지스터(T4)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며, 드레인은 제2 정전압 전위에 전기적으로 연결되고; 상기 제5 박막 트랜지스터(T5)의 게이트는 제1 정전압 전위에 전기적으로 연결되고, 소스는 제1 노드(H(n))에 전기적으로 연결되며, 드레인은 제2 노드(Q(n))에 전기적으로 연결되며; 상기 제6 박막 트랜지스터(T6)의 게이트는 제1 노드(H(n))에 전기적으로 연결되고, 소스는 제3 노드(P(n))에 전기적으로 연결되며, 드레인은 제2 정전압 전위에 전기적으로 연결되고; 상기 제7 박막 트랜지스터(T7)의 게이트는 제3 노드(P(n))에 전기적으로 연결되고, 소스는 제2 노드(Q(n))에 전기적으로 연결되며, 드레인은 제2 정전압 전위에 전기적으로 연결되고; 상기 제8 박막 트랜지스터(T8)의 게이트는 제m+3 클럭 신호(CK(m+3))에 전기적으로 연결되고, 소스는 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며, 드레인은 제2 정전압 전위에 전기적으로 연결되고; 상기 제9 박막 트랜지스터(T9)의 게이트는 제m 클럭 신호(CK(m))에 전기적으로 연결되고, 소스는 제1 정전압 전위에 전기적으로 연결되며, 드레인은 저항(R1)의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터(T10)의 게이트는 제m+2 클럭 신호(CK(m+2))에 전기적으로 연결되고, 소스는 제2 정전압 전위에 전기적으로 연결되며, 드레인은 저항(R1)의 타단에 전기적으로 연결되며; 상기 제1 커패시터(C1)의 일단은 제2 노드(Q(n))에 전기적으로 연결되고, 타단은 제n 스테이지 GOA 유닛의 게이트 스캔 신호(G(n))에 접속되며; 상기 제2 커패시터(C2)의 일단은 제3 노드(P(n))에 전기적으로 연결되고, 타단은 제2 정전압 전위에 전기적으로 연결되며; Further, the gate of the first thin film transistor T1 is connected to the gate scan signal G (n-2) of the n-2 stage GOA unit in two stages and the source is connected to the forward scan control signal U2D , And the drain is electrically connected to the first node (H (n)); The gate of the second thin film transistor T2 is electrically connected to the second node Q (n), the source thereof is electrically connected to the (m + 1) th clock signal CK (m + 1) Is electrically connected to the gate scan signal G (n); The gate of the third thin film transistor T3 is connected to the gate scan signal G (n + 2) of the n + 2 stage GOA unit under two stages and the source is connected to the reverse scan control signal D2U , The drain is electrically connected to the first node H (n); The gate of the fourth thin film transistor T4 is electrically connected to the third node P (n), the source thereof is connected to the gate scan signal G (n) of the nth stage GOA unit, 2 electrically connected to the constant voltage potential; The gate of the fifth thin film transistor T5 is electrically connected to the first constant voltage potential, the source is electrically connected to the first node H (n), and the drain is electrically connected to the second node Q (n) Electrically connected; The gate of the sixth thin film transistor T6 is electrically connected to the first node H (n), the source thereof is electrically connected to the third node P (n), and the drain thereof is connected to the second positive voltage potential Electrically connected; The gate of the seventh thin film transistor T7 is electrically connected to the third node P (n), the source thereof is electrically connected to the second node Q (n), and the drain thereof is connected to the second positive voltage potential Electrically connected; The gate of the eighth thin film transistor T8 is electrically connected to the (m + 3) th clock signal CK (m + 3) and the source is electrically connected to the gate scan signal G (n) And the drain is electrically connected to the second constant voltage potential; The gate of the ninth thin film transistor T9 is electrically connected to the mth clock signal CK (m), the source is electrically connected to the first constant voltage potential, and the drain is electrically connected to one end of the resistor R1 Connected; The gate of the tenth thin film transistor T10 is electrically connected to the (m + 2) th clock signal CK (m + 2), the source thereof is electrically connected to the second constant voltage potential, And electrically connected to the other end; One end of the first capacitor C1 is electrically connected to the second node Q (n) and the other end is connected to the gate scan signal G (n) of the n-th stage GOA unit; One end of the second capacitor C2 is electrically connected to the third node P (n), and the other end is electrically connected to the second constant voltage potential;

여기서, 상기 제3 노드(P(n))는 상기 풀다운 모듈(300)의 온오프 노드이다.Here, the third node P (n) is an on-off node of the pull-down module 300.

구체적으로, 도 3과 도 4를 참조한다. 제1 스테이지 GOA 유닛과 제2 스테이지 GOA 유닛에서, 상기 제1 박막 트랜지스터(T1)의 게이트는 회로 스타트 신호(STV)에 전기적으로 연결된다. 도 5 및 도 6을 참조하면, 마지막 스테이지와 마지막 두 번째 스테이지 GOA 유닛에서, 상기 제3 박막 트랜지스터(T3)의 게이트는 회로 스타트 신호(STV)에 전기적으로 연결된다.Specifically, reference is made to Figs. 3 and 4. Fig. In the first stage GOA unit and the second stage GOA unit, the gate of the first thin film transistor (T1) is electrically connected to the circuit start signal (STV). Referring to FIGS. 5 and 6, in the last stage and last stage GOA unit, the gate of the third thin film transistor T3 is electrically connected to the circuit start signal STV.

설명해야 할 것은, 상기 GOA 회로는 4 개의 클럭 신호: 제1 클럭 신호(CK(1)), 제2 클럭 신호(CK(2)), 제3 클럭 신호(CK(3)) 및 제4 클럭 신호(CK(4))을 포함하고; 상기 제m 클럭 신호(CK(m))가 제2 클럭 신호(CK(2))일 경우, 제m+3 클럭 신호(CK(m+3))는 제1 클럭 신호(CK(1))이고; 상기 제m 클럭 신호 (CK(m))가 제3 클럭 신호(CK(3))일 경우, 제m+2 클럭 신호(CK(m+2))는 제1 클럭 신호(CK(1))이고, 제m+3 클럭 신호(CK(m+3))는 제2 클럭 신호(CK(2))이며; 상기 제m 클럭 신호(CK(m))가 제4 클럭 신호(CK(4))일 경우, 상기 제m+1 클럭 신호(CK(m+1))는 제1 클럭 신호(CK(1))이고; 상기 제m+2 클럭 신호(CK(m+2))는 제2 클럭 신호(CK(2))이며; 제m+3 클럭 신호(CK(m+3))는 제3 클럭 신호(CK(3))이다.It should be noted that the GOA circuit includes four clock signals: a first clock signal CK (1), a second clock signal CK (2), a third clock signal CK (3) Signal (CK (4)); The (m + 3) th clock signal CK (m + 3) is input to the first clock signal CK (1) when the m-th clock signal CK (m) is the second clock signal CK ego; The m + 2 clock signal CK (m + 2) is the first clock signal CK (1) when the m-th clock signal CK (m) is the third clock signal CK , And the (m + 3) -th clock signal CK (m + 3) is the second clock signal CK (2); The (m + 1) -th clock signal CK (m + 1) is output as the first clock signal CK (1) when the m-th clock signal CK (m) is the fourth clock signal CK )ego; The (m + 2) -th clock signal CK (m + 2) is the second clock signal CK (2); The (m + 3) th clock signal CK (m + 3) is the third clock signal CK (3).

나아가, 제1 클럭 신호(CK(1)), 제2 클럭 신호(CK(2)), 제3 클럭 신호(CK(3)) 및 제4 클럭 신호(CK(4))의 펄스 주기는 동일하고, 직전 클럭 신호의 하강 에지와 직후 클럭 신호의 상승 에지는 동시에 발생한다. 즉 상기 제1 클럭 신호(CK(1))의 첫 번째 펄스 신호가 우선 발생하고, 상기 제1 클럭 신호(CK(1))의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제2 클럭 신호(CK(2))의 첫 번째 펄스 신호가 발생하며, 상기 제2 클럭 신호(CK(2))의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제3 클럭 신호(CK(3))의 첫 번째 펄스 신호가 발생하고, 상기 제3 클럭 신호(CK(3))의 첫 번째 펄스 신호가 종료됨과 동시에 상기 제4 클럭 신호(CK(4))의 첫 번째 펄스 신호가 발생하며, 상기 제4 클럭 신호(CK(4))의 첫 번째 펄스 신호가 종료됨과 동시에 제1 클럭 신호(CK(1))의 두 번째 펄스 신호가 발생한다.Further, the pulse periods of the first clock signal CK (1), the second clock signal CK (2), the third clock signal CK (3) and the fourth clock signal CK (4) And the falling edge of the immediately preceding clock signal and the rising edge of the immediately following clock signal occur simultaneously. The first pulse signal of the first clock signal CK (1) is generated first and the second pulse signal CK (1) of the first clock signal CK (1) The first pulse signal of the third clock signal CK (2) is generated and the first pulse signal of the third clock signal CK (3) is generated at the same time that the first pulse signal of the second clock signal CK The first pulse signal of the fourth clock signal CK (4) is generated at the same time that the first pulse signal of the third clock signal CK (3) is terminated, and the fourth clock signal CK The first pulse signal of the first clock signal CK (1) is generated at the same time that the first pulse signal of the first clock signal CK (1) is terminated.

선택적으로, 상기 각각의 박막 트랜지스터는 모두 N형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 고전위(VGH)이며, 제2 정전압 전위는 정전압 저전위(VGL)이다. 정방향 스캔 시, 상기 정방향 스캔 제어 신호(U2D)는 고전위이고, 역방향 스캔 제어 신호(D2U)는 저전위이며; 역방향 스캔 시, 상기 정방향 스캔 제어 신호(U2D)는 저전위이고, 역방향 스캔 제어 신호(D2U)는 고전위이다.[0157] Alternatively, each of the thin film transistors is an N-type thin film transistor, the first constant voltage potential is a constant voltage high potential (VGH), and the second constant voltage potential is a constant voltage low potential (VGL). During forward scan, the forward scan control signal U2D is at a high potential and the reverse scan control signal D2U is at a low potential; In the reverse scan, the forward scan control signal U2D is at a low potential and the reverse scan control signal D2U is at a high potential.

선택적으로, 상기 각각의 박막 트랜지스터는 모두 P형 박막 트랜지스터이고, 상기 제1 정전압 전위는 정전압 저전위(VGL)이며, 제2 정전압 전위는 정전압 고전위(VGH)이다. 정방향 스캔 시, 상기 정방향 스캔 제어 신호(U2D)는 저전위이고, 역방향 스캔 제어 신호(D2U)는 고전위이며; 역방향 스캔 시, 상기 정방향 스캔 제어 신호(U2D)는 고전위이고, 역방향 스캔 제어 신호(D2U)는 저전위이다.[0304] Optionally, each of the thin film transistors is a P-type thin film transistor, the first constant voltage potential is a constant voltage low potential (VGL), and the second constant voltage potential is a constant voltage high potential (VGH). During forward scanning, the forward scan control signal U2D is at a low potential and the reverse scan control signal D2U is at a high potential; During the reverse scan, the forward scan control signal U2D is high and the reverse scan control signal D2U is low.

바람직하게, 상기 각각의 박막 트랜지스터는 모두 저온 다결정 실리콘 박막 트랜지스터이다.Preferably, each of the thin film transistors is a low temperature polycrystalline silicon thin film transistor.

구체적으로, 도 7을 참조한다. 본 발명의 GOA 회로(N형 박막 트랜지스터)의 정방향 스캔 시 작업 과정은 다음과 같다: 우선, 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n-2)) 및 정방향 스캔 제어 신호(U2D)는 모두 고전위를 제공하고, 제1 박막 트랜지스터(T1)를 도통시키며, 제1 노드(H(n))를 고전위로 충전하고, 제6 박막 트랜지스터(T6)을 도통시키며, 제3 노드(P(n))를 저전위로 풀다운 함과 동시에, 제5 박막 트랜지스터(T5)는 정전압 고전위(VGH)의 제어를 받아 지속적으로 도통되고, 제2 노드(Q(n))를 고전위로 충전하며; 이어서, 제n-2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n-2))는 저전위를 제공하고, 제1 박막 트랜지스터(T1)를 끄며, 제2 노드(Q(n))는 제1 커패시터(C1)의 전압 유지 작용에 의해 고전위를 유지하고, 제2 박막 트랜지스터(T2)를 오픈하고, 제m+1 클락 신호(CK(m+1))는 고전위를 제공하며, 게이트 스캔 신호(G(n))는 고전위를 출력하고; 다음으로, 제m+1 클락 신호(CK(m+1))는 저전위를 제공하고, 제2 노드(Q(n))는 제1 커패시터(C1)의 전압 유지 작용에 의해 여전히 고전위를 유지하며, 게이트 스캔 신호(G(n))는 저전위를 출력하고; 이어서, 제n+2 스테이지 GOA 유닛의 게이트 스캔 신호(G(n+2))는 고전위를 제공하고, 역방향 스캔 제어 신호(D2U)는 저전위를 제공하며, 제3 박막 트랜지스터(T3)를 오픈하며, 제1 노드(H(n))와 제2 노드(Q(n))는 저전위로 풀다운 되며, 제2 박막 트랜지스터(T2)가 오프되고, 제6 박막 트랜지스터(T6)가 오프되며; 이어서, 제m 클락 신호(CK(m))와 제m+2 클락 신호(CK(m+2))는 교차적으로 고전위를 제공하며, 정해진 시간에 제3 노드(P(n))에 대한 충방전을 진행하고, 게이트 스캔 신호(G(n))와 제2 노드(Q(n))의 저전위를 유지하며, 여기서, 제m 클락 신호(CK(m))가 고전위일 경우, 제9 박막 트랜지스터(T9)는 도통되고, 이때 제m+2 클락 신호(CK(m+2))는 저전위이고, 제10 박막 트랜지스터(T10)는 오프되며, 저항(R1)이 분압으로 인해, 제3 노드(P(n))는 정전압 고전위(VGH)로 충전되고, 제4 박막 트랜지스터(T4)와 제7 박막 트랜지스터(T7)는 모두 도통되고, 게이트 스캔 신호(G(n))와 제2 노드(Q(n))는 정전압 저전위(VGL)로 유지되며; 제m+2 클락 신호(CK(m+2))가 고전위일 경우, 제10 박막 트랜지스터(T10)는 도통되고, 이때 제m 클락 신호(CK(m))는 저전위이며, 제9 박막 트랜지스터(T9)는 오프되고, 저항(R1)이 분압으로 인해, 제3 노드(P(n))는 정전압 저전위(VGL)로 풀다운 되고, 이로써 제3 노드(P(n))에 대해 방전을 진행하여, 제3 노드(P(n))가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지한다.Specifically, reference is made to Fig. The operation of forward scan of the GOA circuit (N-type thin film transistor) of the present invention is as follows: First, the gate scan signal G (n-2) of the n-2 stage GOA unit and the forward scan control signal U2D ) All provide a high potential and cause the first thin film transistor T 1 to conduct, charge the first node H (n) to a high potential, conduct the sixth thin film transistor T 6, The fifth thin film transistor T5 is continuously conducted under the control of the constant voltage high potential VGH and charges the second node Q (n) to a high potential ; Subsequently, the gate scan signal G (n-2) of the n-2 stage GOA unit provides a low potential and turns off the first thin film transistor T1, and the second node Q (n) The second thin film transistor T2 is opened while the (m + 1) -th clock signal CK (m + 1) is provided with a high potential by maintaining the high potential by the voltage holding action of the capacitor C1, The signal G (n) outputs a high potential; Next, the (m + 1) -th clock signal CK (m + 1) provides a low potential and the second node Q (n) , And the gate scan signal G (n) outputs a low potential; Next, the gate scan signal G (n + 2) of the n + 2 stage GOA unit provides a high potential, the reverse scan control signal D2U provides a low potential, and the third thin film transistor T3 The first node H (n) and the second node Q (n) are pulled down to the low potential, the second thin film transistor T2 is turned off, and the sixth thin film transistor T6 is turned off; Then, the m-th clock signal CK (m) and the m + 2-th clock signal CK (m + 2) cross each other at a high potential and the third node P (n) (N)) and the low potential of the second node (Q (n)). Here, when the mth clock signal CK (m) is a high potential, The ninth thin film transistor T9 is turned on and the m + 2 clock signal CK (m + 2) is at a low potential and the tenth thin film transistor T10 is turned off, , The fourth thin film transistor T4 and the seventh thin film transistor T7 are both turned on and the gate scan signal G (n) is charged to the constant voltage high potential VGH, And the second node Q (n) are maintained at a constant voltage low potential VGL; When the m + 2 clock signal CK (m + 2) is a high potential, the tenth thin film transistor T10 is turned on. At this time, the mth clock signal CK (m) The third node P9 is turned off and the third node P (n) is pulled down to the constant voltage low potential VGL due to the partial pressure of the resistor R1, thereby discharging the third node P (n) , Thereby preventing the threshold voltage change of the core thin film transistor from being caused due to the third node P (n) being kept at a high level for a long time.

대응되게, 도 8은 본 발명의 GOA 회로의 역방향 스캔 시의 타이밍도이며, 도 8을 참조한다. 역방향 스캔 시, 스캔 방향이 정방향 스캔 방향과 상반되고, 정방향 스캔 제어 신호(U2D)는 저전위이며, 역방향 스캔 젱 신호(D2U)는 고전위이고, 나머지 작업 과정은 모두 정방향 스캔과 동일하며, 여기서 구체적으로 설명하지 않는다.Correspondingly, FIG. 8 is a timing chart in the reverse scan of the GOA circuit of the present invention, and FIG. 8 is referred to. In the reverse scan, the scan direction is opposite to the forward scan direction, the forward scan control signal U2D is at low potential, the reverse scan signal D2U is at high potential, and the rest of the operation is the same as for forward scan It is not explained in detail.

상술한 바를 종합하면, 본 발명은 GOA 회로를 제공하고, 상기 GOA 회로는 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 저항을 통해 제3 노드의 전위를 제어하며, 여기서 상기 제9 박막 트랜지스터의 게이트는 제m 클럭 신호에 전기적으로 연결되고, 소스는 제1 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 일단에 전기적으로 연결되고; 상기 제10 박막 트랜지스터의 게이트는 제m+2 클럭 신호에 전기적으로 연결되고, 소스는 제2 정전압 전위에 전기적으로 연결되며, 드레인은 상기 저항의 타단에 전기적으로 연결되며, 제m 클럭 신호와 제m+2 클럭 신호에 의해 상기 제9 박막 트랜지스터와 제10 박막 트랜지스터가 번갈아 도통되도록 제어하며, 정해진 시간에 제3 노드에 대한 충방전을 실현할 수 있으며, 제3 노드가 장시간 고전위로 유지됨으로 인해 핵심 박막 트랜지스터의 문턱 전압 변화를 일으키는 것을 방지하고, GOA 회로의 안정성을 보장한다.In summary, the present invention provides a GOA circuit, wherein the GOA circuit controls the potential of a third node through a ninth thin film transistor, a tenth thin film transistor and a resistor, wherein the gate of the ninth thin film transistor The m is electrically connected to the m clock signal, the source is electrically connected to the first constant voltage potential, and the drain is electrically connected to one end of the resistor; The gate of the tenth thin film transistor is electrically connected to the (m + 2) -th clock signal, the source is electrically connected to the second constant voltage potential, the drain is electrically connected to the other end of the resistor, The ninth thin film transistor and the tenth thin film transistor are controlled to be alternately turned on by the (m + 2) -th clock signal. Charge / discharge for the third node can be realized at a predetermined time. The threshold voltage of the thin film transistor is prevented from being changed, and the stability of the GOA circuit is ensured.

상술한 바를 종합하면, 본 기술분야의 통상의 기술자는, 본 발명의 기술방안과 기술구상에 근거하여, 여러 가지 변경 및 변형을 할 수 있으며, 모든 변경 및 변형은 본 발명 청구범위의 보호범위에 속해야 한다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. You must belong.

Claims

In a GOA circuit including a cascaded multi-stage GOA unit, the GOA unit of each stage includes a scan control module, an output module electrically connected to the scan control module, a pull-down module electrically connected to the output module, And a pull-down control module electrically connected to both the scan control module, the output module and the pull-down module,
In the n-th stage GOA module except for the first stage GOA unit, the second stage GOA unit, the second stage GOA unit and the last stage GOA unit, if both n and m are set to natural numbers:
Wherein the scan control module is used to control the GOA circuit to perform a forward scan or a reverse scan using a forward scan control signal or a reverse scan control signal;
The output module is connected to the (m + 1) -th clock signal and is used to output the gate scan signal of the n-th stage GOA unit using the (m + 1) -th clock signal in the operation period of the n-th stage GOA unit;
The pull-down module is used to pull down the potential of the gate scan signal of the n-th stage GOA unit during a period in which the n-th stage GOA unit is not operating;
Wherein the pulldown control module is connected to the m-th clock signal, the (m + 2) -th clock signal, the first constant voltage potential, and the second constant voltage potential, and the pull-down module is turned off during the operation period of the n-th stage GOA unit While the n-stage GOA unit is not operating, the pull-down module is opened and the output module is turned off, and at the same time, the m-th clock signal and the (m + 2) Off node of the pull-down module by controlling the potential and the second constant-voltage potential to charge / discharge at a predetermined time to the on-off node of the pull-down module;
The potential of the first constant voltage potential is opposite to the potential of the second constant voltage potential, and the potential of the forward scan control signal and the potential of the reverse scan control signal are opposite to each other.
The method according to claim 1,
The scan control module comprising: a first thin film transistor and a third thin film transistor; The output module comprising: a second thin film transistor and a first capacitor; The pull-down module comprising: a fourth thin film transistor, an eighth thin film transistor, and a second capacitor; The pull-down control module includes: a sixth thin film transistor, a seventh thin film transistor, a ninth thin film transistor, a tenth thin film transistor, and a resistor; Wherein the GOA circuit further comprises a voltage stabilization module, wherein the voltage stabilization module comprises a fifth thin film transistor;
The gate of the first thin film transistor is connected to the gate scan signal of the n-2 stage GOA unit in two stages, the source is connected to the forward scan control signal and the drain is electrically connected to the first node;
The gate of the second thin film transistor is electrically connected to the second node, the source is electrically connected to the (m + 1) -th clock signal, and the drain is connected to the gate scan signal of the n-th stage GOA unit; The gate of the third thin film transistor is connected to the gate scan signal of the (n + 2) th stage GOA unit under two stages, the source is connected to the reverse scan control signal, and the drain is electrically connected to the first node; The gate of the fourth thin film transistor is electrically connected to the third node, the source is connected to the gate scan signal of the nth stage GOA unit, the drain is electrically connected to the second constant voltage potential; A gate of the fifth thin film transistor is electrically connected to the first constant voltage potential, a source is electrically connected to the first node, and a drain is electrically connected to the second node; A gate of the sixth thin film transistor is electrically connected to the first node, a source is electrically connected to the third node, and a drain is electrically connected to the second constant voltage potential; A gate of the seventh thin film transistor is electrically connected to the third node, a source is electrically connected to the second node, and a drain is electrically connected to the second constant voltage potential; The gate of the eighth thin film transistor is electrically connected to the (m + 3) -th clock signal, the source is connected to the gate scan signal of the n-th stage GOA unit, and the drain is electrically connected to the second constant voltage potential; A gate of the ninth thin film transistor is electrically connected to the m-th clock signal, a source is electrically connected to the first constant voltage potential, and a drain is electrically connected to one end of the resistor; The gate of the tenth thin film transistor is electrically connected to the (m + 2) -th clock signal, the source is electrically connected to the second constant voltage potential, and the drain is electrically connected to the other end of the resistor; Wherein one end of the first capacitor is electrically connected to the second node and the other end is connected to the gate scan signal of the n-th stage GOA unit, one end of the second capacitor is electrically connected to the third node, The other end is electrically connected to the second constant voltage potential;
And the third node is an on-off node of the pull-down module.
3. The method of claim 2,
In the first stage GOA unit and the second stage GOA unit, the gate of the first thin film transistor is electrically connected to a circuit start signal;
Wherein in the last-to-last stage GOA unit and the last-stage GOA unit, the gate of the third thin film transistor is electrically connected to the circuit start signal.
The method according to claim 1,
Four clock signals: a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal; If the m-th clock signal is the second clock signal, the (m + 3) -th clock signal is the first clock signal; If the m-th clock signal is the third clock signal, the (m + 2) -th clock signal is the first clock signal, and the (m + 3) -th clock signal is the second clock signal; If the m-th clock signal is the fourth clock signal, the (m + l) -th clock signal is the first clock signal; The (m + 2) -th clock signal is the second clock signal; And the (m + 3) -th clock signal is the third clock signal.
5. The method of claim 4,
Wherein the pulse periods of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal are the same, and the falling edge of the immediately preceding clock signal and the rising edge of the immediately following clock signal are generated simultaneously.
3. The method of claim 2,
Wherein each of the thin film transistors is an N-type thin film transistor, the first constant voltage potential is a constant voltage high potential, and the second constant voltage potential is a constant voltage low potential.
3. The method of claim 2,
Wherein each of the thin film transistors is a P-type thin film transistor, the first constant voltage potential is a constant voltage low potential, and the second constant voltage potential is a constant voltage high potential.
3. The method of claim 2,
Wherein each of the thin film transistors is a low temperature polycrystalline silicon thin film transistor.
The method according to claim 6,
When scanning in the forward direction, the forward scan control signal is at a high potential and the reverse scan control signal is at a low potential;
Wherein the forward scan control signal is a low potential and the reverse scan control signal is a high potential when scanning in the reverse direction.
8. The method of claim 7,
When scanning in a forward direction, the forward scan control signal is at a low potential and the reverse scan control signal is at a high potential;
Wherein when scanning in the reverse direction, the forward scan control signal is at a high potential and the reverse scan control signal is at a low potential.
In a GOA circuit including a cascaded multi-stage GOA unit, the GOA unit of each stage includes a scan control module, an output module electrically connected to the scan control module, a pull-down module electrically connected to the output module, And a pull-down control module electrically connected to both the scan control module, the output module and the pull-down module;
In the n-th stage GOA module except for the first stage GOA unit, the second stage GOA unit, the second stage GOA unit and the last stage GOA unit, if both n and m are set to natural numbers:
Wherein the scan control module is used to control the GOA circuit to perform a forward scan or a reverse scan using a forward scan control signal or a reverse scan control signal;
The output module is connected to the (m + 1) -th clock signal and is used to output the gate scan signal of the n-th stage GOA unit using the (m + 1) -th clock signal during the operation period of the n-th stage GOA unit;
The pull-down module is used to pull down the potential of the gate scan signal of the n-th stage GOA unit during a period in which the n-th stage GOA unit is not operating;
Wherein the pull-down control module is connected to the m-th clock signal, the (m + 2) -th clock signal, the first constant voltage potential, and the second constant voltage potential, and switches the pulldown module off during the operation period of the n-th stage GOA unit While the n-stage GOA unit is not operating, the pull-down module is opened and the output module is turned off, and at the same time, the m-th clock signal and the (m + 2) Off node of the pull-down module by controlling the potential and the second constant-voltage potential;
The potentials of the first constant voltage potential and the second constant voltage potential are opposite to each other and the potential of the forward scan control signal and the potential of the reverse scan control signal are opposite to each other;
The scan control module comprising: a first thin film transistor and a third thin film transistor; The output module comprising: a second thin film transistor and a first capacitor; The pull-down module comprising: a fourth thin film transistor, an eighth thin film transistor, and a second capacitor; The pull-down control module includes: a sixth thin film transistor, a seventh thin film transistor, a ninth thin film transistor, a tenth thin film transistor, and a resistor; Wherein the GOA circuit further comprises a voltage stabilization module, wherein the voltage stabilization module comprises a fifth thin film transistor;
The gate of the first thin film transistor is connected to the gate scan signal of the n-2 stage GOA unit in two stages, the source is connected to the forward scan control signal and the drain is electrically connected to the first node;
The gate of the second thin film transistor is electrically connected to the second node, the source is electrically connected to the (m + 1) -th clock signal, and the drain is connected to the gate scan signal of the n-th stage GOA unit; The gate of the third thin film transistor is connected to the gate scan signal of the (n + 2) th stage GOA unit under two stages, the source is connected to the reverse scan control signal, and the drain is electrically connected to the first node; The gate of the fourth thin film transistor is electrically connected to the third node, the source is connected to the gate scan signal of the nth stage GOA unit, the drain is electrically connected to the second constant voltage potential; A gate of the fifth thin film transistor is electrically connected to the first constant voltage potential, a source is electrically connected to the first node, and a drain is electrically connected to the second node; A gate of the sixth thin film transistor is electrically connected to the first node, a source is electrically connected to the third node, and a drain is electrically connected to the second constant voltage potential; A gate of the seventh thin film transistor is electrically connected to the third node, a source is electrically connected to the second node, and a drain is electrically connected to the second constant voltage potential; The gate of the eighth thin film transistor is electrically connected to the (m + 3) -th clock signal, the source is connected to the gate scan signal of the n-th stage GOA unit, and the drain is electrically connected to the second constant voltage potential; A gate of the ninth thin film transistor is electrically connected to the m-th clock signal, a source is electrically connected to the first constant voltage potential, and a drain is electrically connected to one end of the resistor; The gate of the tenth thin film transistor is electrically connected to the (m + 2) -th clock signal, the source is electrically connected to the second constant voltage potential, and the drain is electrically connected to the other end of the resistor; One end of the first capacitor is electrically connected to the second node and the other end is connected to a gate scan signal of the n-th stage GOA unit; One end of the second capacitor is electrically connected to the third node, and the other end is electrically connected to the second constant voltage potential;
The third node is an on-off node of the pull-down module;
In the first stage GOA unit and the second stage GOA unit, the gate of the first thin film transistor is electrically connected to a circuit start signal;
In the last-to-last stage GOA unit and the last-stage GOA unit, the gate of the third thin film transistor is electrically connected to the circuit start signal;
Wherein each of the thin film transistors is a low temperature polycrystalline silicon thin film transistor.
12. The method of claim 11,
Four clock signals: a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal; If the m-th clock signal is the second clock signal, the (m + 3) -th clock signal is the first clock signal; If the m-th clock signal is the third clock signal, the (m + 2) -th clock signal is the first clock signal, and the (m + 3) -th clock signal is the second clock signal; If the m-th clock signal is the fourth clock signal, the (m + l) -th clock signal is the first clock signal; The (m + 2) -th clock signal is the second clock signal; And the (m + 3) -th clock signal is the third clock signal.
13. The method of claim 12,
Wherein the pulse periods of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal are the same, and the falling edge of the immediately preceding clock signal and the rising edge of the immediately following clock signal are generated simultaneously.
12. The method of claim 11,
Wherein each of the thin film transistors is an N-type thin film transistor, the first constant voltage potential is a constant voltage high potential, and the second constant voltage potential is a constant voltage low potential.
12. The method of claim 11,
Wherein each of the thin film transistors is a P-type thin film transistor, the first constant voltage potential is a constant voltage low potential, and the second constant voltage potential is a constant voltage high potential.
15. The method of claim 14,
When scanning in the forward direction, the forward scan control signal is at a high potential and the reverse scan control signal is at a low potential;
Wherein the forward scan control signal is a low potential and the reverse scan control signal is a high potential when scanning in the reverse direction.
16. The method of claim 15,
When scanning in a forward direction, the forward scan control signal is at a low potential and the reverse scan control signal is at a high potential;
Wherein when scanning in the reverse direction, the forward scan control signal is at a high potential and the reverse scan control signal is at a low potential.