CN109616042B - 像素电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明公开了一种像素电路及其驱动方法、显示装置，属于显示技术领域。该像素电路包括：显示模块、充电模块、驱动缓存模块、至少一个开关模块，及与至少一个开关模块对应的至少一个延迟模块；延迟模块用于在来自控制信号端的控制信号的控制下，向延迟节点提供控制信号；开关模块用于在延迟节点的控制下，向第一控制节点提供来自第一电源端的第一电源信号；驱动缓存模块用于在第一控制节点和来自第二电源端的第二电源信号的控制下，向第二控制节点提供来自驱动信号输入端的驱动信号；充电模块用于在来自时钟信号端的时钟信号的控制下，向显示模块提供来自第二控制节点的驱动信号。本发明降低了显示面板的输入端出现电压掉电的几率。

Description

像素电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种像素电路及其驱动方法、显示装置。

背景技术

显示装置包括：显示面板和用于驱动显示面板进行显示的驱动电路。显示面板包括由多条数据线和多条栅线交叉围成的多个像素单元。驱动电路通过栅线向该多个像素单元提供栅极驱动信号，为各个像素单元充电，以控制显示面板进行图像显示。

相关技术中，在显示装置开机时，显示面板的负载可在极短时间内同时加载在驱动电路上，使得驱动电路在该极短时间内的驱动电压达到预设值。例如，在显示装置开机时，在向某行像素单元充电时，该行像素单元的全部负载可在极短时间内同时加载在该驱动电路上，使得该驱动电路对该行像素单元的驱动电压在该极短时间内达到用于驱动该行像素单元的全部负载的驱动电压的100％或120％。

但是，将全部负载直接加载在驱动电路上的驱动方式，会导致显示面板的输入电压出现掉电的现象，影响显示面板的显示效果。

发明内容

本发明提供了一种像素电路及其驱动方法、显示装置，可以解决相关技术中将全部负载直接加载在驱动电路上影响显示面板的显示效果的问题。所述技术方案如下：

第一方面，提供了一种像素电路，包括：显示模块、充电模块、驱动缓存模块、至少一个开关模块，及与所述至少一个开关模块对应的至少一个延迟模块；

每个所述延迟模块分别与控制信号端和延迟节点连接，所述延迟模块用于在来自所述控制信号端的控制信号的控制下，向所述延迟节点提供所述控制信号；

每个所述开关模块分别与第一电源端、第一控制节点和对应的延迟模块所连接的延迟节点连接，所述开关模块用于在所述延迟节点的控制下，向所述第一控制节点提供来自所述第一电源端的第一电源信号；

所述驱动缓存模块分别与驱动信号输入端、所述第一控制节点、第二控制节点和第二电源端连接，所述驱动缓存模块用于在所述第一控制节点和来自所述第二电源端的第二电源信号的控制下，向所述第二控制节点提供来自所述驱动信号输入端的驱动信号；

所述充电模块分别与所述第二控制节点、时钟信号端和所述显示模块连接，所述充电模块用于在来自所述时钟信号端的时钟信号的控制下，向所述显示模块提供来自所述第二控制节点的驱动信号。

可选的，所述像素电路包括多个所述延迟模块，不同延迟模块的延迟时长不同，所述延迟时长为第一时刻与第二时刻的差值，所述第一时刻为所述控制信号端开始向所述延迟模块提供控制信号的时刻，所述第二时刻为所述延迟模块开始向所述延迟节点提供所述控制信号的时刻。

可选的，所述延迟模块包括：充电电阻和充电电容；

所述充电电阻的一端与所述控制信号端连接，所述充电电阻的另一端与所述延迟节点连接；

所述充电电容的一端与所述延迟节点连接，所述充电电容的另一端与所述第一电源端连接。

可选的，所述延迟模块还包括：稳压二极管；

所述稳压二极管的一端与所述延迟节点连接，所述稳压二极管的另一端与所述第一电源端连接。

可选的，所述延迟模块的延迟时长与所述延迟模块对应的目标乘积正相关，且不同延迟模块对应的目标乘积不同；

其中，任一延迟模块对应的目标乘积为所述任一延迟模块中充电电阻的阻值与所述充电电容的容值的乘积，所述延迟时长为第一时刻与第二时刻的差值，所述第一时刻为所述控制信号端开始向所述延迟模块提供控制信号的时刻，所述第二时刻为所述延迟模块开始向所述延迟节点提供所述控制信号的时刻。

可选的，所述开关模块包括：第一晶体管；

所述第一晶体管的栅极与对应的延迟模块所连接的延迟节点连接，所述第一晶体管的第一级与所述第一电源端连接，所述第一晶体管的第二级与所述第一控制节点连接；

和/或，

所述驱动缓存模块包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管；

所述第二晶体管的栅极与所述驱动信号输入端连接，所述第二晶体管的第一级与所述第一控制节点连接，所述第二晶体管的第二级与第二控制节点连接；

所述第三晶体管的栅极与所述第二控制节点连接，所述第三晶体管的第一级与所述第一控制节点连接，所述第三晶体管的第二级与第三控制节点连接；

所述第四晶体管的栅极与所述第三控制节点连接，所述第四晶体管的第一级与所述第二电源端连接，所述第四晶体管的第二级与所述第二控制节点连接；

所述第五晶体管的栅极和第二级均与所述第三控制节点连接，所述第五晶体管的第一级与所述第二电源端连接；

和/或，

所述充电模块包括：第六晶体管；

所述第六晶体管的栅极与所述时钟信号端连接，所述第六晶体管的第一级与所述第二控制节点连接，所述第六晶体管的第二级与所述显示模块连接；

和/或，

所述显示模块包括：存储电容，所述存储电容的一端与所述第六晶体管的第二级连接，所述存储电容的另一端接地。

可选的，所述像素电路还包括：其他开关模块；

所述其他开关模块分别与所述控制信号端、所述第一电源端和所述第一控制节点连接，所述其他开关模块用于在所述控制信号的控制下，向所述第一控制节点提供所述第一电源信号。

可选的，所述其他开关模块包括：第七晶体管；

所述第七晶体管的栅极与所述控制信号端连接，所述第七晶体管的第一级与所述第一电源端连接，所述第七晶体管的第二级与所述第一控制节点连接。

第二方面，提供了一种像素电路的驱动方法，所述像素电路包括：包括：显示模块、充电模块、驱动缓存模块、至少一个开关模块，及与所述至少一个开关模块对应的至少一个延迟模块，所述方法包括：

在时钟信号处于有效电平的阶段，向所述至少一个延迟模块提供处于有效电位的控制信号，及向驱动缓存模块提供处于有效电位的驱动信号。

第三方面，提供了一种显示装置，包括：多条栅线、多条数据线、及由所述栅线和所述数据线交叉围成的多个像素单元，所述多个像素单元呈阵列排布，每个所述像素单元包括一像素电路，所述像素电路为第一方面任一所述的像素电路。

可选的，所述显示装置还包括：栅极驱动电路，所述栅极驱动电路与所述时钟信号端连接，所述栅极驱动电路用于向所述时钟信号端提供驱动信号。

第四方面，提供了一种存储介质，所述存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现第二方面所述的像素电路的驱动方法。

本发明提供的技术方案带来的有益效果是：

本发明实施例提供的像素电路及其驱动方法、显示装置，该像素电路包括至少一个延迟模块，当控制信号处于有效电位时，各个延迟模块可以根据各个延迟模块的延迟时长将该控制信号加载在延迟节点上，以通过该延迟节点对第一控制节点的电位进行控制，并通过驱动缓存模块和充电模块向显示模块提供驱动信号，以将显示模块的负载加载在驱动信号输入端上，相较于相关技术，能够为驱动电路提供更长的反应时间，使得加载在驱动电路上的负载能够在较长的时间内变化到实际值，能够降低显示面板的输入端出现电压掉电的几率，进而降低了显示面板出现显示异常的几率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种像素电路的结构框图；

图2是本发明实施例提供的另一种像素电路的结构框图；

图3是本发明实施例提供的一种像素电路的结构示意图；

图4是本发明实施例提供的另一种像素电路的结构示意图；

图5是本发明实施例提供的一种延迟时长的原理示意图；

图6是本发明实施例提供的一种像素电路的驱动方法的流程图；

图7是本发明实施例提供的一种像素电路的驱动过程的时序图；

图8是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管、场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以为N型开关晶体管，其中，N型开关晶体管在栅极为高电位时导通，在栅极为低电位时截止。此外，本发明各个实施例中的多个信号都对应有有效电平和无效电平。有效电平和无效电平仅代表该信号的电位有2个状态量，不代表全文中信号的电平具有特定的数值。

相关技术中，在显示装置开机时，显示面板的负载可在极短时间内同时加载在驱动电路上，使得驱动电路在该极短时间内的驱动电压达到预设值，此时，由于驱动电路所需承担的负载突增，该显示面板的输入端无法及时根据该负载改变输入信号，导致该显示面板的输入端出现电压掉电的情况，且负载小的显示面板的电压掉电程度较小，负载大的显示面板的电压掉电程度较大，甚至出现掉电至超出显示面板正常工作的输入电压的范围，导致显示面板存在非常规显示(abnornal display，AD)的风险，影响显示面板的显示效果。

为此，本发明实施例提供了一种像素电路，图1是该像素电路的结构框图，如图1所示，该像素电路可以包括：显示模块10、充电模块20、驱动缓存模块30、至少一个开关模块40，及与至少一个开关模块40对应的至少一个延迟模块50。

每个延迟模块50分别与控制信号端Vbias和延迟节点Y连接，延迟模块50用于在来自控制信号端Vbias的控制信号的控制下，向延迟节点Y提供控制信号。例如，当控制信号处于有效电位时，延迟模块50在该控制信号的控制下，可以控制延迟节点Y的电位为有效电位。

每个开关模块40分别与第一电源端GND、第一控制节点P1和对应的延迟模块50所连接的延迟节点Y连接，开关模块40用于在延迟节点Y的控制下，向第一控制节点P1提供来自第一电源端GND的第一电源信号。例如，在开关模块40对应的延迟模块50所连接的延迟节点Y处于有效电位时，该开关模块40在该延迟节点Y的控制下，可以控制第一控制节点P1的电位与该第一电源信号的电位相同。

驱动缓存模块30分别与驱动信号输入端Q、第一控制节点P1、第二控制节点P2和第二电源端VDD连接，驱动缓存模块30用于在第一控制节点P1和来自第二电源端VDD的第二电源信号的控制下，向第二控制节点P2提供来自驱动信号输入端Q的驱动信号。例如，在第一控制节点P1处于有效电位时，驱动缓存模块30在该第一控制节点P1和第二电源信号的控制下，可以向控制第二控制节点P2提供该驱动信号。其中，来自驱动信号输入端Q的驱动信号可以为数据信号。

充电模块20分别与第二控制节点P2、时钟信号端CLK和显示模块10连接，充电模块20用于在来自时钟信号端CLK的时钟信号的控制下，向显示模块10提供来自第二控制节点P2的驱动信号。例如，在时钟信号处于有有效电位时，充电模块20可以向显示模块10提供该驱动信号，以向该显示模块10充电。其中，该时钟信号端CLK输出的时钟信号可以为栅线上传输的栅极驱动信号。

综上所述，本发明实施例提供的像素电路，该像素电路包括至少一个延迟模块，当控制信号处于有效电位时，各个延迟模块可以根据各个延迟模块的延迟时长将该控制信号加载在延迟节点上，以通过该延迟节点对第一控制节点的电位进行控制，并通过驱动缓存模块和充电模块向显示模块提供驱动信号，以将显示模块的负载加载在驱动信号输入端上，相较于相关技术，能够为驱动电路提供更长的反应时间，使得加载在驱动电路上的负载能够在较长的时间内变化到实际值，能够降低显示面板的输入端出现电压掉电的几率，进而降低了显示面板出现显示异常的几率。

其中，当像素电路包括多个延迟模块50时，该多个延迟模块50的延迟时长可以不等，以保证在不同延迟模块50工作时，分别将不同延迟模块50对应的负载加载在驱动电路上，使驱动电压的增量根据不同延迟模块50变化。其中，延迟时长为第一时刻与第二时刻的差值，该第一时刻为控制号端开始向延迟模块提供控制信号的时刻，该第二时刻为延迟模块开始向延迟节点提供控制信号的时刻。例如，第一时刻可以为控制信号端开始向某延迟模块提供处于有效电位的控制信号的时刻，第二时刻可以为该某延迟模块开始向延迟节点提供处于有效电位的控制信号的时刻。

进一步的，请继续参考图2，该像素电路还可以包括：其他开关模块60。该其他开关模块60分别与控制信号端Vbias、第一电源端GND和第一控制节点P1连接，其他开关模块60用于在控制信号的控制下，向第一控制节点P1提供第一电源信号。例如，当控制信号处于有效电位时，该其他开关模块60在该控制信号的控制下，可以控制第一控制节点P1的电位与该第一电源信号的电位相同。通过设置该其他开关模块60，可以将部分负载直接加载在驱动电路上，使得在开机时能够通过一定大小的驱动电压驱动负载开始工作，能够保证显示面板的反应速率。

当该像素电路包括该其他开关模块60和与延迟模块50连接的开关模块40时，控制驱动电压发生变化的过程可以为：在开机时，使驱动电压的增量用于驱动其他开关模块60对应的部分负载，以将该其他开关模块60对应的部分负载加载在驱动电路上，然后，在延迟模块50对应的延迟时间到达时，使驱动电压的增量用于驱动其他开关模块60和延迟模块50对应的部分负载，以将该其他开关模块60和延迟模块50对应的部分负载加载在驱动电路上，通过与该延迟模块50连接的开关模块40加载在驱动电路上，直至所有负载均加载在驱动电路上。

示例的，假设像素电路包括延迟模块A、延迟模块B和一个其他开关模块60，其他开关模块60对应的部分负载为全部负载的50％，延迟模块A所连接的开关模块40对应的负载为全部负载的30％，延迟模块B所连接的开关模块40对应的负载为为全部负载的20％，且延迟模块B的延迟时长比延迟模块A的延迟时长长，相应的，将负载加载在驱动电路上的过程为：在开机时，使驱动电压达到指定值的50％，将50％的负载直接加载在驱动电路上，在延迟模块A的延迟时间到达时，使驱动电压达到指定值的80％，再将该延迟模块A对应的30％负载再加载在驱动电路上，在延迟模块B的延迟时间到达时，使驱动电压达到指定值的100％，再将该延迟模块B对应的20％负载再加载在驱动电路上，至此可将所有负载均加载在驱动电路上。此时，驱动电压达到指定值的100％的时长为延迟模块B的延迟时长，相较于相关技术，能够为驱动电路提供更长的反应时间，使得驱动电压在更长的时间内达到指定值的100％，能够降低显示面板的输入端出现电压掉电的几率。

如图3所示，作为一种可实现方式，延迟模块50可以包括：充电电阻R和充电电容C。该充电电阻R的一端与控制信号端Vbias连接，充电电阻R的另一端与延迟节点Y连接。该充电电容C的一端与延迟节点Y连接，充电电容C的另一端与第一电源端GND连接。或者，该延迟模块50也可以仅包括充电电容C，本发明实施例对其不做具体限定。

可选地，请参考图4，为了保证延迟模块50向延迟节点Y提供的信号的稳定性，该延迟模块50还可以包括：稳压二极管W。该稳压二极管W可以并联在充电电容C的两端，即稳压二极管W的一端与延迟节点Y连接，稳压二极管W的另一端与第一电源端GND连接。

作为多个延迟模块50的延迟时长不等的一种可实现方式，延迟模块的延迟时长与延迟模块对应的目标乘积可以正相关，且不同延迟模块对应的目标乘积不同。其中，任一延迟模块对应的目标乘积为该任一延迟模块中充电电阻R的阻值与充电电容C的容值的乘积。

示例地，请参考图5，在时刻a1时，控制信号端Vbias提供的控制信号由低电平变化为高电平，此时，该控制信号可以通过充电电阻R向充电电容C充电。在时刻a2时，完成了充电电容C的充电过程，此时，可以向延迟节点提供该控制信号，则延迟时长为该时刻a2与时刻a1的差值，即延迟时长＝时刻a2-时刻a1。

并且，假设像素电路包括延迟模块A和延迟模块B，延迟模块A中充电电阻R的阻值与充电电容C的容值的乘积为M，延迟模块B中充电电阻R的阻值与充电电容C的容值的乘积为2M，由于延迟模块的延迟时长与延迟模块对应的目标乘积正相关，则延迟模块A的延迟时长可以为T，延迟模块B的延迟时长可以为2T。因此，当信号输入至延迟模块A的时长等于时长T时，可以开始通过该延迟模块A将该延迟模块A对应的负载加载在驱动电路上的过程，当信号输入至延迟模块B后的时长等于时长2T时，可以开始通过该延迟模块B将该延迟模块B对应的负载加载在驱动电路上的过程。

请继续参考图3和图4，开关模块40可以包括：第一晶体管M1。

第一晶体管M1的栅极与对应的延迟模块50所连接的延迟节点Y连接，第一晶体管M1的第一级与第一电源端GND连接，第一晶体管M1的第二级与第一控制节点P1连接。

驱动缓存模块30用于将来自于该驱动输入端的驱动信号输入至第二控制节点P2，以保证驱动电路的驱动电压。可选的，该驱动缓存模块30可以通过运算放大器或晶体管组成的电路实现。

当该驱动缓存模块30通过晶体管组成的电路实现时，请继续参考图3和图4，驱动缓存模块30可以包括：第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5。

第二晶体管M2的栅极与驱动信号输入端Q连接，第二晶体管M2的第一级与第一控制节点P1连接，第二晶体管M2的第二级与第二控制节点P2连接。

第三晶体管M3的栅极与第二控制节点P2连接，第三晶体管M3的第一级与第一控制节点P1连接，第三晶体管M3的第二级与第三控制节点P3连接。

第四晶体管M4的栅极与第三控制节点P3连接，第四晶体管M4的第一级与第二电源端VDD连接，第四晶体管M4的第二级与第二控制节点P2连接。

第五晶体管M5的栅极和第二级均与第三控制节点P3连接，第五晶体管M5的第一级与第二电源端VDD连接。

其中，该第二晶体管M2和第三晶体管M3组成该驱动缓存模块30中的差分放大电路，以提高该驱动缓存模块30的输入阻抗。第四晶体管M4和第五晶体管M5组成该驱动缓存模块30中的电流源电路，该电流源电路为该驱动缓存模块30中的其他器件提供合适的静态电流。并且，该第二晶体管M2和第三晶体管M3的极性可以相同，例如该第二晶体管M2和第三晶体管M3可以均为N型晶体管。第四晶体管M4和第五晶体管M5的极性可以均与第二晶体管M2的极性相反，例如，第四晶体管M4和第五晶体管M可以均为P型晶体管。

当该驱动缓存模块30通过运算放大器实现时，该运算放大器的一个电源端与第二电源端VDD连接，另一个电源端与第一控制节点P1连接，该运算放大器的同相输入端与驱动信号输入端Q连接，该运算放大器的反相输入端和输出端均与第二控制节点P2连接。

充电模块20可以通过晶体管组成的电路实现，请继续参考图3和图4，该充电模块20可以包括：第六晶体管M6。

第六晶体管M6的栅极与时钟信号端CLK连接，第六晶体管M6的第一级与第二控制节点P2连接，第六晶体管M6的第二级与显示模块10连接。

其中，由于制造工艺等因素，该第六晶体管M6的栅极与第一级之间，栅极与第二级之间通常存在寄生电容。如图4所示，第六晶体管M6的栅极与第一级之间存在寄生电容Cgs，栅极与第二级之间通常存在寄生电容Cgd。

显示模块10可以通过电容组成的电路实现，请继续参考图3和图4，显示模块10可以包括：存储电容Cs，存储电容Cs的一端与第六晶体管M6的第二级连接，存储电容Cs的另一端接地。向显示模块10提供来自第二控制节点P2的驱动信号的过程即为向该存储电容Cs充电的过程，也即是，将该驱动信号写入像素电极的过程。

可选的，如图4所示，当该显示面板为液晶显示面板时，该显示模块10还可以包括：液晶电容Clc，该液晶电容Clc的一端与第六晶体管M6的第二级连接，该液晶电容Clc的另一端接地。其中，向显示模块10提供驱动信号的过程也是对液晶电容Clc充电的过程。通常，该液晶电容Clc可以由像素单元中的像素电极和公共电极形成，因此，对液晶电容Clc充电的过程也是将电信号写入像素电极的过程。

请继续参考图3和图4，其他开关模块60可以包括：第七晶体管M7。

第七晶体管M7的栅极与控制信号端Vbias连接，第七晶体管M7的第一级与第一电源端GND连接，第七晶体管M7的第二级与第一控制节点P1连接。

其中，可以通过输入至第一控制节点P1的电流表征加载在驱动电路上的负载的大小，而输入至第一控制节点P1的电流跟通过开关模块40开启的个数正相关。例如，当通过一个开关模块40向第一控制节点P1输入电流时，该输入至第一控制节点P1的电流的大小可以为I1，当通过两个开关模块40向第一控制节点P1输入电流时，该输入至第一控制节点P1的电流的大小可以为2×I1。当开关模块40由晶体管组成的电路实现时，根据晶体管的电流公式可以确定，可以通过设置不同开关模块40中晶体管的导电沟道，控制在对应开关模块40工作时加载在驱动电路上的负载的量。

其中，晶体管的电流公式为：

μ为晶体管的电子迁移率。W/L为晶体管的导电沟道宽长比。Cox为单位面积的栅氧电容，该Cox可理解为单位沟道宽长比的电容。V1为加载在该晶体管栅极上的电压，对于开关模块40中的晶体管，该V1即为控制信号的电压。Vth为该晶体管的阈值电压。

示例的，假设需要通过其他开关模块60加载在驱动电路上的负载的量为全部负载的50％，通过延迟模块A所连接的开关模块40加载在驱动电路上的负载的量为全部负载的30％，通过延迟模块B所连接的开关模块40加载在驱动电路上的负载的量为全部负载的20％时，可以设置其他开关模块60中第七晶体管M7的导电沟道、延迟模块A所连接的开关模块40中第一晶体管M1的导电沟道、及延迟模块B所连接的开关模块40中第一晶体管M1的导电沟道宽长比的比值为5：3：2。

此时，在显示面板开机时，可以通过其他开关模块60将50％的负载加载在驱动电路上，使得驱动电路的驱动电压达到用于驱动该行像素单元的全部负载的驱动电压的50％，在延迟模块A的延迟时间到达时，可以通过延迟模块A对应的开关模块40再将30％的负载加载在驱动电路上，使得驱动电路的驱动电压达到用于驱动该行像素单元的全部负载的驱动电压的80％，在延迟模块B的延迟时间到达时，可以通过延迟模块B对应的开关模块40再将20％的负载加载在驱动电路上，使得驱动电路的驱动电压达到用于驱动该行像素单元的全部负载的驱动电压的100％。即通过分时导通其他开关模块60、延迟模块A对应的开关模块40及延迟模块B对应的开关模块40，可以使得驱动电路的驱动电压在较长的一段时间内由50％增加至80％，再由80％增加至100％，实现了驱动电路的分阶驱动，而不是像相关技术中在显示面板开机时就将驱动电压增加至100％甚至120％，能够降低显示面板的输入端出现电压掉电的几率。

可选的，该各个电源端和信号端输出的信号的具体电平值可以根据实际电路需要进行调整，例如，第一电源信号的电平可以为0V，第二电源信号的电平可以为8V，时钟信号的有效电平也可以为8V，本发明实施例对此不做限定。

综上所述，本发明实施例提供的像素电路，该像素电路包括至少一个延迟模块，当控制信号处于有效电位时，各个延迟模块可以根据各个延迟模块的延迟时长将该控制信号加载在延迟节点上，以通过该延迟节点对第一控制节点的电位进行控制，并通过驱动缓存模块和充电模块向显示模块提供驱动信号，以将显示模块的负载加载在驱动信号输入端上，相较于相关技术，能够为驱动电路提供更长的反应时间，使得加载在驱动电路上的负载能够在较长的时间内变化到实际值，能够降低显示面板的输入端出现电压掉电的几率，保证了显示面板的显示效果。

本发明实施例提供了一种像素电路的驱动方法，该方法可以包括：在时钟信号处于有效电平的阶段，向至少一个延迟模块提供处于有效电位的控制信号。

相应的，如图6所示，像素电路中各个模块的驱动过程可以包括：

步骤501、控制控制信号端输出处于有效电位的控制信号，延迟单元在该控制信号的控制下，向延迟节点提供该控制信号，与延迟模块对应的开关模块在该延迟节点的控制下，向第一控制节点提供来自第一电源端的第一电源信号。

当像素电路还包括其他开关模块时，该步骤501还包括：其他开关模块在该控制信号的控制下，向第一控制节点提供该第一电源信号。

步骤502、控制驱动信号输入端输出处于有效电位的驱动信号，驱动缓存模块在第一控制节点和来自第二电源端的第二电源信号的控制下，向第二控制节点提供该驱动信号。

步骤503、控制时钟信号端输出处于有效电平的时钟信号，充电模块在时钟信号的控制下，向显示模块提供该驱动信号，为该显示模块充电。

步骤504、控制时钟信号端输出处于无效电平的时钟信号，控制驱动信号输入端输出处于无效电位的驱动信号，及控制控制信号端输出处于无效电位的控制信号，停止向显示模块充电。

综上所述，本发明实施例提供的像素电路的驱动方法，该像素电路包括至少一个延迟模块，当控制信号处于有效电位时，各个延迟模块可以根据各个延迟模块的延迟时长将该控制信号加载在延迟节点上，以通过该延迟节点对第一控制节点的电位进行控制，并通过驱动缓存模块和充电模块向显示模块提供驱动信号，以将显示模块的负载加载在驱动信号输入端上，相较于相关技术，能够为驱动电路提供更长的反应时间，使得加载在驱动电路上的负载能够在较长的时间内变化到实际值，能够降低显示面板的输入端出现电压掉电的几率，保证了显示面板的显示效果。

图7是本发明实施例提供的一种像素电路的驱动过程的时序图，以图4所示的像素电路，有效电平相较于无效电平为高电位，且像素电路包括延迟模块A和延迟模块B为例，详细介绍本发明实施例提供的像素电路的驱动原理。其中延迟模块A的延迟时长为T，延迟模块B的延迟时长为2T。图7中开启信号STV用于控制显示面板开始显示一帧图像。例如，在第一阶段n1的开始时刻，开启信号STV跳变为高电平，此时，该处于高电平的开启信号STV用于控制显示面板开始显示第1帧图像。在第二阶段n2的开始时刻，开启信号STV跳变为高电平，此时，该处于高电平的开启信号STV用于控制显示面板开始显示第n帧图像。在第三阶段n3的开始时刻，开启信号STV跳变为高电平，此时，该处于高电平的开启信号STV用于控制显示面板开始显示第m帧图像。

在第一阶段n1中，当控制信号端Vbias输出处于有效电位的控制信号，且控制信号跳变为有效电平的时长小于延迟时长T时，第七晶体管M7在控制信号的作用下导通，第一电源端GND通过第七晶体管M7向第一控制节点P1提供该第一电源信号。在驱动信号端Q输出处于有效电位的驱动信号时，由于该第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5构成了运算放大器，根据运算放大器“虚短虚断”的原理，该第二晶体管M2的栅极相当于与第二控制节点P2连通，因此，通过该第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5构成的运算放大器，可直接将该驱动信号提供至第二控制节点P2。在时钟信号端CLK提供处于有效电位的时钟信号时，第六晶体管M6在该时钟信号的控制下导通，第二控制节点P2通过该第六晶体管M6向显示模块10提供该驱动信号，以向该显示模块10充电。

在该第一阶段中，由于只能通过第七晶体管M7向第一控制节点P1提供该第一电源信号，该通过第七晶体管M7向第一控制节点P1提供的第一电源信号对驱动信号端Q输出的驱动信号产生反馈作用，使得驱动信号的驱动电压增量用于驱动该第七晶体管M7对应的部分负载，此时，如图7所示，该驱动信号在时长t1内变化为高电平。

在第二阶段n2中，当控制信号端Vbias输出处于有效电位的控制信号，且控制信号跳变为有效电平的时长大于延迟时长T且小于延迟时长2T时，第七晶体管M7在控制信号的作用下导通，第一电源端GND通过第七晶体管M7向第一控制节点P1提供该第一电源信号。且由于该控制信号跳变为有效电平的时长大于延迟时长T，使得在该第二阶段n2中能够完成对延迟模块A中充电电容C的充电过程，并通过延迟模块A向与该延迟模块A连接的延迟节点Y提供第四电源信号，与该延迟节点Y连接的第一晶体管M1在该第四电源信号的控制下导通，第一电源端GND通过该第一晶体管M1向第一控制节点P1提供第一电源信号。然后，驱动缓存模块30在该第一控制节点P1的控制下将该驱动信号提供至第二控制节点P2，及充电模块20在该时钟信号的控制下向该显示模块10充电。且该驱动缓存模块30及充电模块20中各个器件的工作过程请相应参考第一阶段中对应器件的工作过程。

在该第二阶段中，可以通过第七晶体管M7和延迟模块A对应的第一晶体管M1向第一控制节点P1提供该第一电源信号，该提供的第一电源信号对驱动信号端Q输出的驱动信号产生反馈作用，使得驱动信号的驱动电压增量用于驱动该第七晶体管M7和延迟模块A对应的第一晶体管M1对应的部分负载，此时，如图7所示，该驱动信号在时长t2内变化为高电平。且由于在该第二阶段中驱动电压的增量用于驱动该第七晶体管M7和延迟模块A对应的第一晶体管M1对应的部分负载，因此，驱动信号在第二阶段中表现出的驱动力大于在第一阶段中表现出的驱动力，使得驱动信号在更短的时间内变化为高电平，即时长t2小于时长t1。

在第三阶段n3中，当控制信号端Vbias输出处于有效电位的控制信号，且控制信号跳变为有效电平的时长大于延迟时长2T时，第七晶体管M7在控制信号的作用下导通，第一电源端GND通过第七晶体管M7向第一控制节点P1提供该第一电源信号。且由于该控制信号跳变为有效电平的时长大于延迟时长2T，使得在该第三阶段n3中能够完成对延迟模块A和延迟模块B中充电电容C的充电过程，并通过延迟模块A和延迟模块B向与该延迟模块B连接的延迟节点Y提供第四电源信号，与该延迟模块A和延迟模块B连接的延迟节点Y所连接的第一晶体管M1在该第四电源信号的控制下导通，第一电源端GND通过该第一晶体管M1向第一控制节点P1提供第一电源信号。然后，驱动缓存模块30在该第一控制节点P1的控制下将该驱动信号提供至第二控制节点P2，及充电模块20在该时钟信号的控制下向该显示模块10充电。且该驱动缓存模块30及充电模块20中各个器件的工作过程请相应参考第一阶段中对应器件的工作过程。

在该第三阶段中，可以通过第七晶体管M7、延迟模块A和延迟模块B对应的第一晶体管M1向第一控制节点P1提供该第一电源信号，该提供的第一电源信号对驱动信号端Q输出的驱动信号产生反馈作用，使得驱动信号的驱动电压增量用于驱动该第七晶体管M7、延迟模块A和延迟模块B对应的第一晶体管M1对应的部分负载，此时，如图7所示，该驱动信号在时长t3内变化为高电平。且由于在该第三阶段中驱动电压的增量用于驱动该第七晶体管M7、延迟模块A和延迟模块B对应的第一晶体管M1对应的部分负载，因此，驱动信号在第三阶段中表现出的驱动力大于在第二阶段中表现出的驱动力，使得驱动信号在更短的时间内变化为高电平，即时长t3小于时长t2。

由上可知，由于在第一阶段加载在驱动电路上的负载较小，能够使显示面板的输入端及时根据该负载改变输入信号，能够降低显示面板的输入端出现电压掉电的几率。

综上所述，本发明实施例提供的像素电路，该像素电路包括至少一个延迟模块，当控制信号处于有效电位时，各个延迟模块可以根据各个延迟模块的延迟时长将该控制信号加载在延迟节点上，以通过该延迟节点对第一控制节点的电位进行控制，并通过驱动缓存模块和充电模块向显示模块提供驱动信号，以将显示模块的负载加载在驱动信号输入端上，相较于相关技术，能够为驱动电路提供更长的反应时间，使得加载在驱动电路上的负载能够在较长的时间内变化到实际值，能够降低显示面板的输入端出现电压掉电的几率，进而降低了显示面板出现显示异常的几率。

图8为本发明实施例提供的一种显示装置的结构示意图，如图8所示，该显示装置可以包括：多条栅线G、多条数据线D、及由栅线G和数据线D交叉围成的多个像素单元X，多个像素单元X呈阵列排布，每个像素单元X包括一像素电路，像素电路为本发明实施例提供的像素电路。

可选的，显示装置还包括：栅极驱动电路，栅极驱动电路与时钟信号端连接，栅极驱动电路用于向时钟信号端提供驱动信号。

其中，显示面板可以为：液晶面板、电子纸、有机发光二极管(英文：OrganicLight-Emitting Diode，简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本发明实施例还提供了一种存储介质，该存储介质可以为非易失性存储介质，该存储介质内存储有计算机程序，计算机程序被处理器执行时实现本发明实施例提供的像素电路的驱动方法。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种像素电路，其特征在于，包括：显示模块、充电模块、驱动缓存模块、至少一个开关模块，及与所述至少一个开关模块对应的至少一个延迟模块；

每个所述延迟模块分别与控制信号端和延迟节点连接，所述延迟模块用于在来自所述控制信号端的控制信号的控制下，向所述延迟节点提供所述控制信号；

每个所述开关模块分别与第一电源端、第一控制节点和对应的延迟模块所连接的延迟节点连接，所述开关模块用于在所述延迟节点的控制下，向所述第一控制节点提供来自所述第一电源端的第一电源信号；

所述驱动缓存模块分别与驱动信号输入端、所述第一控制节点、第二控制节点和第二电源端连接，所述驱动缓存模块用于在所述第一控制节点和来自所述第二电源端的第二电源信号的控制下，向所述第二控制节点提供来自所述驱动信号输入端的驱动信号；

所述充电模块分别与所述第二控制节点、时钟信号端和所述显示模块连接，所述充电模块用于在来自所述时钟信号端的时钟信号的控制下，向所述显示模块提供来自所述第二控制节点的驱动信号。

2.根据权利要求1所述的像素电路，其特征在于，所述像素电路包括多个所述延迟模块，不同延迟模块的延迟时长不同，所述延迟时长为第一时刻与第二时刻的差值，所述第一时刻为所述控制信号端开始向所述延迟模块提供控制信号的时刻，所述第二时刻为所述延迟模块开始向所述延迟节点提供所述控制信号的时刻。

3.根据权利要求1所述的像素电路，其特征在于，所述延迟模块包括：充电电阻和充电电容；

所述充电电阻的一端与所述控制信号端连接，所述充电电阻的另一端与所述延迟节点连接；

所述充电电容的一端与所述延迟节点连接，所述充电电容的另一端与所述第一电源端连接。

4.根据权利要求3所述的像素电路，其特征在于，所述延迟模块还包括：稳压二极管；

所述稳压二极管的一端与所述延迟节点连接，所述稳压二极管的另一端与所述第一电源端连接。

5.根据权利要求3所述的像素电路，其特征在于，所述延迟模块的延迟时长与所述延迟模块对应的目标乘积正相关，且不同延迟模块对应的目标乘积不同；

其中，任一延迟模块对应的目标乘积为所述任一延迟模块中充电电阻的阻值与所述充电电容的容值的乘积，所述延迟时长为第一时刻与第二时刻的差值，所述第一时刻为所述控制信号端开始向所述延迟模块提供控制信号的时刻，所述第二时刻为所述延迟模块开始向所述延迟节点提供所述控制信号的时刻。

6.根据权利要求1至5任一所述的像素电路，其特征在于，所述开关模块包括：第一晶体管；

所述第一晶体管的栅极与对应的延迟模块所连接的延迟节点连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极与所述第一控制节点连接；

和/或，

所述驱动缓存模块包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管；

所述第二晶体管的栅极与所述驱动信号输入端连接，所述第二晶体管的第一极与所述第一控制节点连接，所述第二晶体管的第二极与所述第二控制节点连接；

所述第三晶体管的栅极与所述第二控制节点连接，所述第三晶体管的第一极与所述第一控制节点连接，所述第三晶体管的第二极与第三控制节点连接；

所述第四晶体管的栅极与所述第三控制节点连接，所述第四晶体管的第一极与所述第二电源端连接，所述第四晶体管的第二极与所述第二控制节点连接；

所述第五晶体管的栅极和第二极均与所述第三控制节点连接，所述第五晶体管的第一极与所述第二电源端连接；

和/或，

所述充电模块包括：第六晶体管；

所述第六晶体管的栅极与所述时钟信号端连接，所述第六晶体管的第一极与所述第二控制节点连接，所述第六晶体管的第二极与所述显示模块连接；

和/或，

所述显示模块包括：存储电容，所述存储电容的一端与所述充电模块连接，所述存储电容的另一端接地。

7.根据权利要求1至5任一所述的像素电路，其特征在于，所述像素电路还包括：其他开关模块；

所述其他开关模块分别与所述控制信号端、所述第一电源端和所述第一控制节点连接，所述其他开关模块用于在所述控制信号的控制下，向所述第一控制节点提供所述第一电源信号。

8.根据权利要求7所述的像素电路，其特征在于，所述其他开关模块包括：第七晶体管；

所述第七晶体管的栅极与所述控制信号端连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述第一控制节点连接。

9.一种像素电路的驱动方法，其特征在于，用于驱动如权利要求1至8任一所述的像素电路，所述像素电路包括：显示模块、充电模块、驱动缓存模块、至少一个开关模块，及与所述至少一个开关模块对应的至少一个延迟模块，所述方法包括：

在时钟信号端输出的时钟信号处于有效电平的阶段，控制控制信号端输出有效电位的控制信号，且控制驱动信号输入端输出有效电位的驱动信号；

其中，每个所述延迟模块在所述有效电位的控制信号的控制下，向所连接的延迟节点提供所述有效电位的控制信号；每个所述开关模块在对应的所述延迟模块所连接的延迟节点的控制下，向第一控制节点提供来自第一电源端的第一电源信号；所述驱动缓存模块在所述第一控制节点和来自第二电源端的第二电源信号的控制下，向第二控制节点提供所述有效电位的驱动信号；所述充电模块在所述有效电平的时钟信号的控制下，向所述显示模块提供来自所述第二控制节点的所述有效电位的驱动信号，以为所述显示模块充电。

10.一种显示装置，其特征在于，包括：多条栅线、多条数据线、及由所述栅线和所述数据线交叉围成的多个像素单元，所述多个像素单元呈阵列排布，每个所述像素单元包括一像素电路，所述像素电路为权利要求1至8任一所述的像素电路。

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