CN113078804A - 功率管驱动电路、电源芯片及电源系统 - Google Patents

Abstract

本申请公开了一种功率管驱动电路、电源芯片及电源系统。所述功率管驱动电路包括电流产生模块，用于根据输入的基准信号，输出第一偏置电流；以及，驱动模块，用于在输入的第一逻辑信号为高电平，且输入的第二逻辑信号为低电平时，根据所述第一偏置电流，向所述功率管输出高电平的控制信号，以控制所述功率管导通；在输入的所述第一逻辑信号为低电平，且输入的所述第二逻辑信号为高电平时，将所述高电平的控制信号下拉至低电平，以向所述功率管输出低电平的控制信号，控制所述功率管关断。本申请能够简化功率管驱动电路，无需设置自举升压电路和升压电容，降低成本。

Description

功率管驱动电路、电源芯片及电源系统

技术领域

本申请涉及开关电源技术领域，尤其涉及一种功率管驱动电路、电源芯片及电源系统。

背景技术

内置功率管的开关电源是通过控制功率管导通和关断的时间比率来维持输出电压稳定的。其中内置的功率管可分为三极管和MOSFET（即金属-氧化物半导体场效应晶体管，简称MOS管），按导电沟道MOS管又可分为P沟道MOS管（PMOS）和N沟道MOS管（NMOS），由于P沟道中导电载流子是空穴，N沟道中导电载流子是电子，而电子的迁移率（迁移率指单位电场内载流子的运动速度）是空穴迁移率的2.5倍左右，故同等条件下NMOS的性能要优于PMOS，应用也更广泛一些。

对于NMOS管而言，V_GS大于阈值电压(开始形成反型层所需的栅源电压V_GS值称为阈值电压)就会导通，一般栅极电压达到5V-10V就可以了。而对于PMOS管，V_GS小于阈值电压就会导通，常用于上端驱动，即PMOS管的源极接电源电压。从工作原理上看，PMOS管更适合上端驱动，但实际由于同等条件下PMOS管的导通电阻大，价格贵等原因，导致在上端驱动中，还是以使用NMOS为主。在开关电源中，当选用NMOS管作为上端驱动应用时，即NMOS管的漏极接电源电压，若NMOS管导通，则此时NMOS管的源极电压会近似与漏极电压相等，基本等于电源电压，根据导通条件，此时栅极电压必须要高于电源电压才能维持NMOS管的导通，故驱动电路中需要增加一个自举升压电路和外接升压电容将NMOS管的栅极电压抬高到电源电压以上，导致增加了NMOS管驱动电路的复杂性，且提高成本。

发明内容

本申请实施例提供一种功率管驱动电路、电源芯片及电源系统，能够简化功率管驱动电路，无需设置自举升压电路和升压电容，降低成本。

本申请实施例提供了一种功率管驱动电路，所述功率管为NMOS管，所述功率管驱动电路包括：

电流产生模块，用于根据输入的基准信号，输出第一偏置电流；以及，

驱动模块，包括驱动单元和下拉单元；

所述驱动单元用于根据所述第一偏置电流，输出高电平的控制信号；

所述下拉单元用于在输入的第一逻辑信号为高电平，且输入的第二逻辑信号为低电平时关断，使所述驱动单元输出的所述高电平的控制信号控制所述功率管导通；在输入的第一逻辑信号为低电平，且输入的第二逻辑信号为高电平时导通，将所述驱动单元输出的所述高电平的控制信号下拉至低电平，使低电平的控制信号控制所述功率管关断；

其中，所述驱动单元包括第一晶体管和第二晶体管；

所述第一晶体管的基极接入所述第一偏置电流，所述第一晶体管的集电极连接高电压，所述第一晶体管的发射极连接所述第二晶体管的基极，所述第二晶体管的集电极连接所述高电压，所述第二晶体管的发射极连接所述功率管的栅极；

所述下拉单元包括第三晶体管、第四晶体管和第五晶体管；

所述第三晶体管的基极接入所述第二逻辑信号，所述第三晶体管的集电极接入所述第一偏置电流，所述第三晶体管的发射极分别连接所述第四晶体管的集电极、所述第五晶体管的基极，所述第四晶体管的基极接入所述第一逻辑信号，所述第四晶体管的发射极连接低电压，所述第五晶体管的集电极连接所述功率管的栅极，所述第五晶体管的发射极连接所述低电压；

所述低电压与接地端电压为不同电压。

可选地，所述电流产生模块包括：

基准电流产生单元，用于根据输入的基准信号，生成基准电流；以及，

第一偏置电流产生单元，用于根据所述基准电流和第一比例系数，输出所述第一偏置电流。

可选地，所述基准电流产生单元包括第六晶体管、第七晶体管、第八晶体管和调节电阻；

所述第六晶体管的发射极连接高电压，所述第六晶体管的基极分别连接所述第七晶体管的发射极、所述第一偏置电流产生单元，所述第六晶体管的集电极分别连接所述第七晶体管的基极、所述第八晶体管的集电极，所述第七晶体管的集电极连接低电压，所述第八晶体管的基极接入所述基准信号，所述第八晶体管的发射极通过所述调节电阻连接低电压。

可选地，所述电流产生模块还包括第二偏置电流产生单元；

所述第二偏置电流产生单元用于根据所述基准电流和第二比例系数，输出第二偏置电流；

所述下拉单元还用于在未输入所述第一逻辑信号和所述第二逻辑信号时，根据所述第二偏置电流导通，以将所述驱动单元输出的所述高电平的控制信号下拉至低电平，使低电平的控制信号控制所述功率管关断。

可选地，所述驱动模块还包括调节单元；

所述调节单元用于在所述高电平的控制信号下拉至低电平过程中导通，以增大所述下拉单元的驱动电流，进而增大所述下拉单元的下拉速度。

本申请实施例还提供了一种电源芯片，包括基准信号端、第一逻辑信号端、第二逻辑信号端、高电压端、低电压端、控制信号端以及上述功率管驱动电路；

所述功率管驱动电路中的电流产生模块分别与所述基准信号端、所述高电压端、所述低电压端连接，所述功率管驱动电路中的驱动单元分别与所述高电压端、所述控制信号端连接，所述功率管驱动电路中的下拉单元分别与所述第一逻辑信号端、所述第二逻辑信号端、所述低电压端、所述控制信号端连接。

本申请实施例还提供了一种电源系统，包括功率管、充电单元和上述电源芯片，所述功率管的栅极连接所述电源芯片的控制信号端，所述功率管的漏极接入电源电压，所述功率管的源极连接所述电源芯片的低电压端；

所述充电单元用于在所述功率管导通时，通过电源电压充电，并通过所述电源电压给负载供电；在所述功率管关断时，给所述负载供电；

所述充电单元还用于通过存储的电能给所述电源芯片供电。

可选地，所述充电单元包括充电电容、电感、第一二极管、第二二极管和第一电解电容，所述电源系统还包括电阻和第二电解电容；

所述第二电解电容的正极连接电源电压，负极接地，所述电源芯片的高电压端通过所述电阻连接所述电源电压，所述充电电容的一端分别连接所述电源芯片的低电压端、所述电感的一端、所述第一二极管的负极，所述充电电容的另一端分别连接所述电源芯片的高电压端、所述第二二极管的负极，所述第二二极管的正极连接输出电压，所述电感的另一端分别连接所述输出电压、所述第一电解电容的正极，所述第一二极管的正极、所述第一电解电容的负极接地。

本申请的有益效果为：在功率管驱动电路中设置电流产生模块和驱动模块，使电流产生模块根据输入的基准信号，输出第一偏置电流，驱动单元根据第一偏置电流，输出高电平的控制信号，下拉单元在输入的第一逻辑信号为高电平，且输入的第二逻辑信号为低电平时关断，使驱动单元输出的高电平的控制信号控制功率管导通；在输入的第一逻辑信号为低电平，且输入的第二逻辑信号为高电平时导通，将驱动单元输出的高电平的控制信号下拉至低电平，使低电平的控制信号控制功率管关断，无需设置自举升压电路和升压电容，即可控制功率管导通和关断，从而简化功率管驱动电路，降低功率管驱动电路的复杂性，且降低成本。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请实施例提供的功率管驱动电路的结构示意图；

图2为本申请实施例提供的电源芯片的结构示意图；

图3为本申请实施例提供的电源系统的结构示意图；

图4为本申请实施例提供的电源系统以GND为参考地的仿真图；

图5为本申请实施例提供的电源系统以VSS为参考地的仿真图。

具体实施方式

这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本申请的示例性实施例的目的。但是本申请可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。

在本申请的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。

下面结合附图和实施例对本申请作进一步说明。

如图1所示，本申请实施例提供了一种功率管驱动电路，包括电流产生模块1和驱动模块2。其中，功率管为NMOS管，且功率管的漏极连接电源电压，功率管的源极连接低电压。本实施例中的功率管驱动电路应用于电源芯片中。

电流产生模块1用于根据输入的基准信号，输出第一偏置电流。其中，基准信号可以为预先设置的基准电压，基准信号优选为1.25V电压。

具体地，所述电流产生模块1包括：

基准电流产生单元11，用于根据输入的基准信号，生成基准电流；以及，

第一偏置电流产生单元12，用于根据所述基准电流和第一比例系数，输出所述第一偏置电流。

其中，第一偏置电流提供给驱动模块2，第一比例系数与第一偏置电流产生单元12中的器件尺寸相关。

进一步地，所述电流产生模块1还可以包括第二偏置电流产生单元13；

所述第二偏置电流产生单元13用于根据所述基准电流和第二比例系数，输出第二偏置电流。

其中，第二偏置电流提供给驱动模块2，第二比例系数与第二偏置电流产生单元13中的器件尺寸相关。

具体地，如图1所示，所述基准电流产生单元11包括第六晶体管Q1、第七晶体管Q2、第八晶体管Q5和调节电阻R1。所述第六晶体管Q1的发射极连接高电压VCC，所述第六晶体管Q1的基极分别连接所述第七晶体管Q2的发射极、所述第一偏置电流产生单元12，所述第六晶体管Q1的集电极分别连接所述第七晶体管Q2的基极、所述第八晶体管Q5的集电极，所述第七晶体管Q2的集电极连接低电压VSS，所述第八晶体管Q5的基极接入所述基准信号VREF，所述第八晶体管Q5的发射极通过所述调节电阻R1连接低电压VSS。

第一偏置电流产生单元12包括第九晶体管Q4，第九晶体管Q4的基极连接第六晶体管Q1的基极，第九晶体管Q4的发射极连接高电压VCC，第九晶体管Q4的集电极连接驱动模块2。

第二偏置电流产生单元13包括第十晶体管Q3，第十晶体管Q3的基极连接第六晶体管Q1的基极，第十晶体管Q3的发射极连接高电压VCC，第十晶体管Q3的集电极连接驱动模块2。

其中，第六晶体管Q1、第七晶体管Q2、第十晶体管Q3和第九晶体管Q4可以为PNP型三极管，第八晶体管Q5可以为NPN型三极管。

在第八晶体管Q5的基极输入基准信号VREF时，第八晶体管Q5导通，第七晶体管Q2导通，进而第六晶体管Q1导通，产生基准电流I1，同时第十晶体管Q3和第九晶体管Q4导通，使得第九晶体管Q4的集电极向驱动模块2输出第一偏置电流I3，第十晶体管Q3的集电极向驱动模块2输出第二偏置电流I2。

基准电流I1可以由基准信号VREF、第八晶体管Q5和调节电阻R1来决定，I1=(VREF-V_Q5BE)/R1，其中，V_Q5BE为第八晶体管Q5的基极与发射极的结压降。优选地，V_Q5BE约为0.7V。通过调节电阻R1的阻值，即可获得合适的基准电流I1。

第六晶体管Q1、第十晶体管Q3和第九晶体管Q4构成电流镜，即I1=N1*I2=N2*I3，其中，N1为第二比例系数，N1与第十晶体管Q3和第六晶体管Q1的比例相关，N2为第一比例系数，N2与第九晶体管Q4和第六晶体管Q1的比例相关。

驱动模块2用于在输入的第一逻辑信号为高电平，且输入的第二逻辑信号为低电平时，根据所述第一偏置电流，向所述功率管输出高电平的控制信号，以控制所述功率管导通；在输入的所述第一逻辑信号为低电平，且输入的所述第二逻辑信号为高电平时，将所述高电平的控制信号下拉至低电平，以向所述功率管输出低电平的控制信号，控制所述功率管关断。

其中，第一逻辑信号和第二逻辑信号为反相同步信号，即第一逻辑信号为高电平时，第二逻辑信号为低电平；第一逻辑信号为低电平时，第二逻辑信号为高电平。

具体地，所述驱动模块2包括驱动单元21和下拉单元22；

所述驱动单元21用于根据所述第一偏置电流，输出高电平的控制信号；

所述下拉单元22用于在输入的第一逻辑信号为高电平，且输入的第二逻辑信号为低电平时关断，使所述驱动单元输出的所述高电平的控制信号控制所述功率管导通；在输入的第一逻辑信号为低电平，且输入的第二逻辑信号为高电平时导通，将所述驱动单元输出的所述高电平的控制信号下拉至低电平，使低电平的控制信号控制所述功率管关断。

其中，下拉单元22在关断时，无法将驱动单元21输出的控制信号拉低，因此驱动模块2输出高电平的控制信号至功率管，以控制功率管导通；下拉单元22在导通时，将驱动单元22输出的控制信号拉低，因此驱动模块2输出低电平的控制信号至功率管，以控制功率管关断。

具体地，所述驱动单元21包括第一晶体管Q8和第二晶体管Q10。所述第一晶体管Q8的基极接入所述第一偏置电流I3，所述第一晶体管Q8的集电极连接高电压VCC，所述第一晶体管Q8的发射极连接所述第二晶体管Q10的基极，所述第二晶体管Q10的集电极连接所述高电压VCC，所述第二晶体管Q10的发射极连接控制信号GATE。

其中，第一晶体管Q8和第二晶体管Q10可以为NPN型三极管。第一晶体管Q8的基极连接第九晶体管Q4的集电极，因此第一偏置电流I3传输至第一晶体管Q8的基极，以导通第一晶体管Q8，第一晶体管Q8的集电极连接高电压VCC，将第一晶体管Q8的发射极拉高至高电压VCC，进而导通第二晶体管Q10，第二晶体管Q10的集电极连接高电压VCC，将第二晶体管Q10的发射极拉高至高电压VCC，该高电压VCC即为高电平的控制信号GATE，即驱动单元21输出高电平的控制信号GATE。

本实施例通过设置第一晶体管Q8，可以增大第二晶体管Q10的驱动电流，即增大第二晶体管Q10的电流，使第二晶体管Q10可以在瞬间输出更大的电流，即增大高电平的控制信号GATE的上拉速率，有助于快速导通功率管。

进一步地，驱动单元21还包括电阻R2，电阻R2的一端连接第二晶体管Q10的基极，电阻R2的另一端连接第二晶体管Q10的发射极。电阻R2为偏置电阻，在第一晶体管Q8导通时，电阻R2为第二晶体管Q10的基极与发射极提供合适的偏置电压；在第一晶体管Q8关闭时，电阻R2可以快速关闭第二晶体管Q10。

所述下拉单元22包括第三晶体管Q6、第四晶体管Q7和第五晶体管Q11。所述第三晶体管Q6的基极接入所述第二逻辑信号QB，所述第三晶体管Q6的集电极接入所述第一偏置电流I3，所述第三晶体管Q6的发射极分别连接所述第四晶体管Q7的集电极、所述第五晶体管Q11的基极，所述第四晶体管Q7的基极接入所述第一逻辑信号Q，所述第四晶体管Q7的发射极连接低电压VSS，所述第五晶体管Q11的集电极连接控制信号GATE，所述第五晶体管Q11的发射极连接所述低电压VSS。

其中，第三晶体管Q6、第四晶体管Q7和第五晶体管Q11可以为NPN型三极管。在第三晶体管Q6的基极接入低电平的第二逻辑信号QB时，第三晶体管Q6关断，在第四晶体管Q7的基极接入高电平的第一逻辑信号Q时，第四晶体管Q7导通，第四晶体管Q7的发射极连接低电压VSS，将第五晶体管Q11的基极下拉至低电压VSS，导致第五晶体管Q11关断，即下拉单元22关断，驱动单元21直接输出高电平的控制信号GATE至功率管的栅极。

在第三晶体管Q6的基极接入高电平的第二逻辑信号QB时，第三晶体管Q6导通，在第四晶体管Q7的基极接入低电平的第一逻辑信号Q时，第四晶体管Q7关断，第三晶体管Q6的集电极连接第一偏置电流I3，将第五晶体管Q11的基极上拉至高电平，使第五晶体管Q11导通，即下拉单元22导通。第五晶体管Q11的发射极连接低电压VSS，将驱动单元21输出的高电平的控制信号下拉至低电压VSS，从而输出低电平的控制信号GATE至功率管的栅极。

进一步地，下拉单元22还包括电阻R3，电阻R3的一端连接第五晶体管Q11的基极，电阻R3的另一端连接第五晶体管Q11的发射极。电阻R3为偏置电阻，在第三晶体管Q6导通、第四晶体管Q7关断时，电阻R3为第五晶体管Q11的基极与发射极提供合适的偏置电压；在第三晶体管Q6关断、第四晶体管Q7导通时，电阻R3可以快速关闭第五晶体管Q11。

进一步地，驱动模块2还包括电阻R4，电阻R4的一端连接第二晶体管Q10的发射极（即连接功率管的栅极），另一端连接低电压VSS。电阻R4为功率管栅极GATE的下拉电阻，以确保电源芯片上电初期，功率管驱动电路没有正常工作时，将功率管的栅极GATE下拉至低电压VSS，关闭功率管。

进一步地，所述驱动模块2还包括调节单元23，所述调节单元23用于在所述高电平的控制信号下拉至低电平过程中导通，以增大所述下拉单元的驱动电流，进而增大所述下拉单元的下拉速度。

具体地，调节单元23包括第十一晶体管Q9，第十一晶体管Q9的基极和集电极连接控制信号GATE，第十一晶体管Q9的发射极连接第三晶体管Q6的集电极。

由于功率管的栅极连接驱动模块2，功率管的源极连接低电压，使得功率管的栅极和源极之间具有寄生电容，在功率管导通后，该寄生电容存有电荷。当功率管的栅极被置低时，需将寄生电容上存储的电荷泄放掉，才会使功率管快速关断。本实施例设置第十一晶体管Q9，以在高电平的控制信号GATE下拉至低电平过程中，由于第三晶体管Q6导通，使得第十一晶体管Q9的发射极连接至第五晶体管Q11的基极，即功率管的栅极处的电压可以通过第十一晶体管Q9给第五晶体管Q11的基极供电，额外增大第五晶体管Q11的驱动电流，进而增大第五晶体管Q11的集电极电流，从而迅速将功率管处寄生电容中的电荷放完，即第十一晶体管Q9有助于功率管的快速关断。

另外，驱动模块2还接入第二偏置电流I2，驱动模块2还用于在未输入所述第一逻辑信号Q和所述第二逻辑信号QB时，根据所述第二偏置电流I2，向所述功率管输出低电平的控制信号GATE，以关断所述功率管。

具体地，下拉单元22中的第三晶体管Q6的基极还接入第二偏置电流I2，在下拉单元22未输入第一逻辑信号Q和第二逻辑信号QB时，第三晶体管Q6导通，第三晶体管Q6的集电极连接第一偏置电流I3，将第五晶体管Q11的基极上拉至高电平，使第五晶体管Q11导通，即下拉单元22导通。第五晶体管Q11的发射极连接低电压VSS，将驱动单元21输出的高电平的控制信号GATE下拉至低电平，从而输出低电平的控制信号GATE至功率管的栅极，以保证功率管处于关断状态。

需要说明的是，在第三晶体管Q6的基极输入低电平的第二逻辑信号QB时，第三晶体管Q6的基极会同时接入第二偏置电流I2，但第二偏置电流I2较小，使得输入至第三晶体管Q6的基极的信号仍为低电平。也就是说，在第三晶体管Q6的基极输入第二逻辑信号QB时，第二偏置电流I2的接入不会影响第三晶体管Q6的开关状态，即在第二逻辑信号QB为低电平时，接入第二偏置电流I2，第三晶体管Q6仍为关断状态。

综上，本申请实施例在功率管驱动电路中设置电流产生模块和驱动模块，使电流产生模块根据输入的基准信号，输出第一偏置电流，驱动模块在输入的第一逻辑信号为高电平，且输入的第二逻辑信号为低电平时，根据电流产生模块输出的第一偏置电流，向功率管输出高电平的控制信号，以控制功率管导通，在输入的第一逻辑信号为低电平，且输入的第二逻辑信号为高电平时，将高电平的控制信号下拉至低电平，以向功率管输出低电平的控制信号，控制功率管关断，无需设置自举升压电路和升压电容，即可控制功率管导通和关断，从而简化功率管驱动电路，降低功率管驱动电路的复杂性，且降低成本。

如图2所示，本申请实施例还提供一种电源芯片，包括基准信号端VREF、第一逻辑信号端Q、第二逻辑信号端QB、高电压端VCC、低电压端VSS、控制信号端GATE以及功率管驱动电路10。其中，基准信号端VREF用于输入基准信号VREF，第一逻辑信号端Q用于输入第一逻辑信号Q，第二逻辑信号端QB用于输入第二逻辑信号QB，高电压端VCC用于输入高电压VCC，低电压端VSS用于输入低电压VSS，控制信号端GATE用于输出控制信号GATE，功率管驱动电路10为上述实施例中的功率管驱动电路，在此不再详细赘述。

所述功率管驱动电路10中的电流产生模块1分别与所述基准信号端VREF、所述高电压端VCC、所述低电压端VSS连接，所述功率管驱动电路10中的驱动模块2分别与所述第一逻辑信号端Q、所述第二逻辑信号端QB、所述高电压端VCC、所述低电压端VSS、所述控制信号端GATE连接。

另外，功率管的栅极连接控制信号端GATE，功率管的漏极连接电源电压，功率管的源极连接低电压端VSS。

本申请实施例中的电源芯片无需设置自举升压电路和升压电容，即可控制功率管导通和关断，从而简化电源芯片的结构，降低电源芯片的复杂性，且降低成本。

如图3所示，本申请实施例还提供一种电源系统，包括功率管NM1、充电单元200和电源芯片100，所述功率管NM1的栅极连接所述电源芯片100的控制信号端GATE，所述功率管NM1的漏极接入电源电压VIN，所述功率管NM1的源极连接所述电源芯片100的低电压端VSS。其中，功率管NM1为NMOS管，电源芯片100为上述实施例中的电源芯片，在此不再详细赘述。

所述充电单元200用于在所述功率管NM1导通时，通过电源电压VIN充电，并通过所述电源电压VIN给负载RL供电；在所述功率管NM1关断时，给所述负载RL供电。

所述充电单元200还用于通过存储的电能给所述电源芯片100供电。

具体地，所述充电单元200包括充电电容C2、电感L1、第一二极管D1、第二二极管D2和第一电解电容C3，所述电源系统还包括电阻R11和第二电解电容C1。所述第二电解电容C1的正极连接电源电压，负极接地，所述电源芯片100的高电压端VCC通过所述电阻R11连接所述电源电压VIN，所述充电电容C2的一端分别连接所述电源芯片100的低电压端VSS、所述电感L1的一端、所述第一二极管D1的负极，所述充电电容C2的另一端分别连接所述电源芯片100的高电压端VCC、所述第二二极管D2的负极，所述第二二极管D2的正极连接输出电压VOUT，所述电感L1的另一端分别连接所述输出电压VOUT、所述第一电解电容C3的正极，所述第一二极管D1的正极、所述第一电解电容C3的负极接地。

当电源系统刚上电时，输入电压VIN通过电阻R11给充电电容C2充电，随着充电电容C2电压升高（高于电源芯片100的欠压保护电压），由于充电电容C2与电源芯片100的高电压端VCC连接，即充电电容C2通过高电压端VCC给电源芯片100供电，使电源芯片100工作。电源芯片100工作过程中，控制功率管NM1的导通和关断，输出电压VOUT逐渐升高。

在功率管NM1导通时，电源电压VIN通过电感L1给负载RL供电，同时电感L1存储能量；在功率管NM1关断后，电感L1释放存储的能量。由于电感L1与第一二极管D1、第一电解电容C3形成放电回路，使得电感L1释放的能量能够给负载RL供电，以保持输出电压VOUT稳定。同时，电感L1与第二二极管D2、充电电容C2形成放电回路，使得电感L1释放的能量能够给充电电容C2充电。在电感L1的两个放电回路中，第一二极管D1与第二二极管D2的导通压降差异不大，因此认为充电电容C2两端的电压等于第一电解电容C3的电压，即输出电压VOUT。

在功率管NM1导通时，功率管NM1的栅极电压等于电源芯片100的高电压端VCC处的电压，此时加载在功率管NM1的栅极和源极上的电压差等于充电电容C2两端的电压，功率管NM1迅速导通，电源芯片100的低电压端VSS处的电压被抬高至电源电压VIN（以GND为参考地）。而电源芯片100的低电压端VSS与充电电容C2的下极板连接，充电电容C2的上极板电压会被抬高至VIN+VOUT，因此电源芯片100的高电压端VCC处的电压被抬高至VIN+VOUT，功率管NM1的栅极电压被抬高至VIN+VOUT，而功率管NM1的源极电压等于电源芯片100的低电压端VSS处的电压VIN，即功率管NM1的栅极电压比源极电压高VOUT（VOUT一般控制在5V-20V的范围内），因此功率管NM1可以持续导通。

在功率管NM1关断时，功率管NM1的栅极电压等于电源芯片100的低电压端VSS处的电压，使得功率管NM1立刻关断。此时，电感L1通过第二二极管D2给充电电容C2充电，以弥补电源芯片100开启时消耗充电电容C2的能量，保持充电电容C2电压基本不变，即电源芯片100的供电电压基本不变。

由系统工作原理可知，在功率管NM1导通时，电源芯片100的高电压端VCC处的电压高于电源电压VIN，但高电压端VCC与低电压端VSS之间的电压差一直等于充电电容C2两端的电压，即VOUT，因此在电源芯片100正常工作时，可以通过输出电压VOUT给电源芯片100供电，而无需从电源电压VIN处取电，因此电源芯片100的功率管驱动电路的耐压高于电源系统的输出电压VOUT即可。本申请中电源系统的输出电压VOUT一般在5-20V以内，因此本申请中电源芯片100可以采用低压工艺制造（即电源芯片100可以采用低压供电），而且该电源芯片100可以应用于高电压输入（即高电源电压VIN）中。

参见图4，是本申请实施例提供的电源系统以GND为参考地的仿真图。由于电源芯片100默认的参考电位为VSS，而VSS会在功率管NM1导通时被抬高到电源电压VIN，因此所有信号都会在功率管NM1导通时在原信号基础上被叠加电源电压VIN。参见图5，是本申请实施例提供的电源系统以VSS为参考地的仿真图。将电源芯片100中的信号都与VSS作参考，即图4中的所有信号（VSS除外）都分别与VSS做差，将会得到电源芯片100内部信号对最低电位的实际工作电压差值。其中，高电平的第一逻辑信号Q的电压为0.7V，高电平的第二逻辑信号QB的电压为1.4V，基准信号VREF的电压为1.25V。

本申请实施例中的电源芯片无需设置自举升压电路和升压电容，即可控制功率管导通和关断，从而简化电源芯片的结构，降低电源芯片的复杂性，且降低成本；采用浮地结构，电源芯片的参考地不与电源的地直接相连，使得电源芯片的耐压只要高于输出电压即可，从而可以使用低压工艺制作电源芯片来驱动高压功率管，实现高压降压功能。

综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (8)

1.一种功率管驱动电路，其特征在于，所述功率管为NMOS管，所述功率管驱动电路包括：

电流产生模块，用于根据输入的基准信号，输出第一偏置电流；以及，

驱动模块，包括驱动单元和下拉单元；

所述驱动单元用于根据所述第一偏置电流，输出高电平的控制信号；

所述下拉单元用于在输入的第一逻辑信号为高电平，且输入的第二逻辑信号为低电平时关断，使所述驱动单元输出的所述高电平的控制信号控制所述功率管导通；在输入的第一逻辑信号为低电平，且输入的第二逻辑信号为高电平时导通，将所述驱动单元输出的所述高电平的控制信号下拉至低电平，使低电平的控制信号控制所述功率管关断；

其中，所述驱动单元包括第一晶体管和第二晶体管；

所述第一晶体管的基极接入所述第一偏置电流，所述第一晶体管的集电极连接高电压，所述第一晶体管的发射极连接所述第二晶体管的基极，所述第二晶体管的集电极连接所述高电压，所述第二晶体管的发射极连接所述功率管的栅极；

所述下拉单元包括第三晶体管、第四晶体管和第五晶体管；

所述第三晶体管的基极接入所述第二逻辑信号，所述第三晶体管的集电极接入所述第一偏置电流，所述第三晶体管的发射极分别连接所述第四晶体管的集电极、所述第五晶体管的基极，所述第四晶体管的基极接入所述第一逻辑信号，所述第四晶体管的发射极连接低电压，所述第五晶体管的集电极连接所述功率管的栅极，所述第五晶体管的发射极连接所述低电压；

所述低电压与接地端电压为不同电压。

2.如权利要求1所述的功率管驱动电路，其特征在于，所述电流产生模块包括：

基准电流产生单元，用于根据输入的基准信号，生成基准电流；以及，

第一偏置电流产生单元，用于根据所述基准电流和第一比例系数，输出所述第一偏置电流。

3.如权利要求2所述的功率管驱动电路，其特征在于，所述基准电流产生单元包括第六晶体管、第七晶体管、第八晶体管和调节电阻；

所述第六晶体管的发射极连接高电压，所述第六晶体管的基极分别连接所述第七晶体管的发射极、所述第一偏置电流产生单元，所述第六晶体管的集电极分别连接所述第七晶体管的基极、所述第八晶体管的集电极，所述第七晶体管的集电极连接低电压，所述第八晶体管的基极接入所述基准信号，所述第八晶体管的发射极通过所述调节电阻连接低电压。

4.如权利要求2所述的功率管驱动电路，其特征在于，所述电流产生模块还包括第二偏置电流产生单元；

所述第二偏置电流产生单元用于根据所述基准电流和第二比例系数，输出第二偏置电流；

所述下拉单元还用于在未输入所述第一逻辑信号和所述第二逻辑信号时，根据所述第二偏置电流导通，以将所述驱动单元输出的所述高电平的控制信号下拉至低电平，使低电平的控制信号控制所述功率管关断。

5.如权利要求1所述的功率管驱动电路，其特征在于，所述驱动模块还包括调节单元；

所述调节单元用于在所述高电平的控制信号下拉至低电平过程中导通，以增大所述下拉单元的驱动电流，进而增大所述下拉单元的下拉速度。

6.一种电源芯片，其特征在于，包括基准信号端、第一逻辑信号端、第二逻辑信号端、高电压端、低电压端、控制信号端以及如权利要求1至5任一项所述的功率管驱动电路；

所述功率管驱动电路中的电流产生模块分别与所述基准信号端、所述高电压端、所述低电压端连接，所述功率管驱动电路中的驱动单元分别与所述高电压端、所述控制信号端连接，所述功率管驱动电路中的下拉单元分别与所述第一逻辑信号端、所述第二逻辑信号端、所述低电压端、所述控制信号端连接。

7.一种电源系统，其特征在于，包括功率管、充电单元和如权利要求6所述的电源芯片，所述功率管的栅极连接所述电源芯片的控制信号端，所述功率管的漏极接入电源电压，所述功率管的源极连接所述电源芯片的低电压端；

所述充电单元用于在所述功率管导通时，通过电源电压充电，并通过所述电源电压给负载供电；在所述功率管关断时，给所述负载供电；

所述充电单元还用于通过存储的电能给所述电源芯片供电。

8.如权利要求7所述的电源系统，其特征在于，所述充电单元包括充电电容、电感、第一二极管、第二二极管和第一电解电容，所述电源系统还包括电阻和第二电解电容；

所述第二电解电容的正极连接电源电压，负极接地，所述电源芯片的高电压端通过所述电阻连接所述电源电压，所述充电电容的一端分别连接所述电源芯片的低电压端、所述电感的一端、所述第一二极管的负极，所述充电电容的另一端分别连接所述电源芯片的高电压端、所述第二二极管的负极，所述第二二极管的正极连接输出电压，所述电感的另一端分别连接所述输出电压、所述第一电解电容的正极，所述第一二极管的正极、所述第一电解电容的负极接地。

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