CN1770609A - 单电源低失真宽范围的正负电压信号采样开关电路 - Google Patents

Abstract

本发明涉及一种单电源低失真宽范围的正负电压信号采样开关电路，包括由采样开关M1和放电开关M2组成的采样放电开关电路；其特点是：在采样开关M1栅极连接第一电平转移电路，它在电荷转移时产生采样开关M1关断控制信号，在采样时产生采样开关M1开启控制信号；在放电开关M2栅极连接第二电平转移电路，它在电荷转移时产生放电开关M2和二级采样开关的开启信号，在采样时产生放电开关M2和二级采样开关关断信号；采样时钟电平产生电路产生采样时钟信号的高/低电平信号，以控制第一电平转移电路的输入信号。由此本发明采样开关在负电平信号输入下也能够正常导通和关闭，同时采样开关电路M1开启时栅源电压与被采样信号的幅度的无关，因此信号失真非常小。

Description

单电源低失真宽范围的正负电压信号采样开关电路

技术领域

本发明涉及一种模拟信号采样技术，尤其涉及一种广泛应用于模数转换(ADC)中单电源低失真宽范围的正负电压信号采样开关电路。

背景技术

在信号处理电路中，需要低失真的采样电路对被处理的模拟信号进行正确的采样，采样电路的性能直接决定了整个电路信号处理性能。同时由于信号处理电路发展的趋势是将数字电路和模拟电路在单片上集成组成所谓的混合集成电路，为了提高成品率和降低制造成本，该混合集成电路一般采用标准数字CMOS工艺。标准CMOS电路工作在单电源模式中，而被采样的外界模拟信号电压可能是正电压，也可能是低于系统最低电平的负电压，这就对采样电路提出了挑战，因为在单电源的CMOS电路中，难于寻找一个简单MOS开关器件可以正确地采样负电平信号。

请参见图1所示，图1给出的是现有技术一种开关电容采样积分电路示意图。图1中M1，MOS管M1、M2、M3和M4组成了开关电路，Cin是采样电容，Cint是积分电容，I是运算放大器。开关电路中各MOS管的开关时间timing是这样的：在采样阶段PH1：MOS管M1和M2开启，M3和M4关闭；在积分阶段PH2：MOS管M1和M2关闭，M3和M4开启。通过这样的一个过程，即，在PH1阶段把输入信号注入采样电容Cin，在PH2阶段将采样电容Cin上的电荷传移到积分电容Cint上。

上述现有技术开关电容采样积分电路在实际工作中存在一定的缺陷。出于减小开关MOS管的沟道电荷注入的原因，由PH1向PH2过渡的过程中，MOS管M2比M1提前一点时间关闭，在MOS管M1关闭过程中，M2已经关闭，电容Cin两端的电荷保持恒定，因此M1的沟道电荷不会注入到电容Cin中；但是在MOS管M2关闭过程中，M2向电容Cin注入了沟道电荷，该沟道电荷和采样电荷一起在PH2阶段被传输到了积分电容Cint上，对输出产生了影响。MOS管M2向电容Cin注人的沟道电荷和M1的导通电阻有关，同时MOS管M1的导通电阻由M1的栅电压和输入电压的差决定，如果这个电压差随输入电压变化，那么MOS管M2注入电容Cin的沟道电荷就会随输入信号的变化而变化，这就会导致采样信号的失真；相反如果这个电压差不随输入电压变化，那么MOS管M2向电容Cin输入的沟道电荷就不会随输入信号而变化，就不会引起信号失真，只会引起偏移offset，偏移offset可以用后续电路消除，信号失真则无法消除。

而要减小失真，其办法就是使MOS管M1的导通电阻和输入信号无关，比较通用的做法是将MOS管M1导通时的栅电压由输入信号加上一个固定值组成，这样MOS管M1的栅源电压就是一个和输入信号无关的固定值，它的导通电阻也就不随输入信号变化。

并且，值得注意的是，在单电源系统中，图1所示的开关电容采样积分电路的输入信号范围只能是正电压信号，但是在实际应用中，经常会碰到需要采样负电平信号。

发明内容

本发明的目的在于提供一种单电源低失真宽范围的正负电压信号采样开关电路，它能产生一个能控制输入信号采样开关器件的栅控制电压，使信号采样开关器件在负电平信号输入下也能够正常的导通和关闭，同时信号采样开关器件的栅源电压不随输入信号变化，使之增加输入信号的动态范围，并保持恒定的导通电阻。

本发明的目的是这样实现的：

一种单电源低失真宽范围的正负电压信号采样开关电路，包括：采样放电开关电路，它由采样开关M1和放电开关M2组成，采样开关M1与输入信号连接；其特点是：

在所述的采样放电开关电路的采样开关M1栅极连接一用以产生采样开关的控制信号的第一电平转移电路，该第一电平转移电路在电荷转移阶段产生采样放电开关电路的采样开关M1的关断控制信号，在采样阶段产生采样放电开关电路的采样开关M1的开启控制信号；

在所述的采样放电开关电路的放电开关M2栅极连接一用以产生放电开关的控制信号的第二电平转移电路，该第二电平转移电路在电荷转移阶段产生采样放电开关电路的放电开关M2和第一电平转移电路的二级采样开关的开启电压信号，在采样阶段产生放电开关M2的关断信号和第一电平转移电路的二级采样开关的关断电压信号；

一采样时钟电平产生电路，该采样时钟电平产生电路与第一电平转移电路的输入端连接，用以产生采样时钟信号的高电平和低电平信号，即控制第一电平转移电路的输入信号。

在上述的单电源低失真宽范围的正负电压信号采样开关电路，其中，所述的采样放电开关电路中的开关管M1、M2由PMOS管组成；所述的采样放电开关电路的采样开关M1漏极与放电开关M2漏极相连；采样开关M1的源极与输入信号Vin相连，采样开关M1的栅极与第一电平转移电路连接；放电开关M2的源极与地相连，放电开关M2的栅极与第二电平转移电路相连。

在上述的单电源低失真宽范围的正负电压信号采样开关电路，其中，所述的设置在采样放电开关电路采样开关M1栅极的第一电平转移电路由PMOS构成的开关管M5和电平转移电容C1连接组成；开关管M5的漏极与输入信号Vin连接，开关管M5的源极与电平转移电容C1上极板相连于N3点，该N3点与采样放电开关电路中采样开关M1栅极连接，作为采样开关M1的控制信号，开关管M5的栅极与第二电平转移电路连接；电平转移电容C 1的下极板与采样时钟电平产生电路的输出节点N5连接。

在上述的单电源低失真宽范围的正负电压信号采样开关电路，其中，所述的设置在采样放电开关电路放电开关M2栅极的第二电平转移电路由PMOS构成的栅漏相接的PMOS管M10和电平转移电容C2组成；电平转移电容C2的下极板与电荷转移时钟PH2连接，电容C2的上极板与PMOS管M10源极相连于N4点，该N4点与第一电平转移电路开关管M5和采样放电开关电路放电开关M2的栅极连接，作为开关管M5和放电开关M2的控制信号，PMOS管M10的漏极与地相连。

在上述的单电源低失真宽范围的正负电压信号采样开关电路，其中，所述的连接在第一电平转移电路输入端的采样时钟电平产生电路由两个PMOS构成的开关管M8和M9、一个PMOS构成的开关管M6、一个NMOS构成的开关管M7组成；其中，两开关管M8和M9以二极管方式连接，M9的源极和M8的漏极相连形成偏置电路，M9的漏极连接地，M8的源极与PMOS开关管M6的漏极相连于N6点，该N6点与电流源I1的负端连接；PMOS开关管M6和NMOS开关管M7的栅极与采样时钟PH1连接，PMOS开关管M6和NMOS开关管M7的源极相连形成采样时钟电平产生电路的输出端N5，该输出端N5与第一电平转移电路电平转移电容C1的下极板连接，形成控制第一电平转移电路的输入信号。

本发明单电源低失真宽范围的正负电压信号采样开关电路，由于采用了上述的技术方案，使之与现有技术相比，具有以下的优点和积极效果：

1.本发明由于采用了第一电平转移电路和第二电平转移电路，该电路能够产生低于系统地电平的电压，该电压可以使采样开关在单电源系统中采样负电平信号；

2.本发明的第一电平转移电路产生的采样开关导通电压能够跟随输入信号的变化，保证采样开关导通时栅源电压和输入信号电平无关，大大降低信号失真；

3.本发明电路的采样时钟电平产生电路的时钟高电平电压和电源电压的相关性非常小，所以采样开关的导通电阻和电源的相关性也非常小，大大地提高了电路的电源抑制比。

附图说明

通过以下对本发明单电源低失真宽范围的正负电压信号采样开关电路的一实施例结合其附图的描述，可以进一步理解本发明的目的、具体结构特征和优点。其中，附图为：

图1是现有技术的开关电容采样积分电路的电原理图；

图2是现有技术被广泛描述的电平转移电路的电原理图；

图3是本发明单电源低失真宽范围的正负电压信号采样开关电路应用在积分电路上的电原理图。

具体实施方式

请参见图3所示，这是本发明应用在积分电路上的单电源低失真宽范围的正负电压信号采样开关电路的电原理图。本发明采样开关电路包括：采样放电开关电路1、积分电路2、第一电平转移电路3，第二电平转移电路4，采样时钟电平产生电路5。

采样放电开关电路1和积分电路2的结构形式与现有技术相似，采样放电开关电路1由采样开关M1和放电开关M2组成，采样开关M1与输入信号连接；积分电路包括两开关管M3和M4，与两开关管M3和M4连接的采样电容Cin、与开关管M4连接的积分电容Cint和集成电路运算放大器I，积分电容Cint的两端跨接在集成电路运算放大器I的一输入端和输出端上。

在实际应用中，经常会碰到需要采样负电平信号，此时，和输入信号有直流通路的MOS管就只能采用PMOS管，因为NMOS管的衬底是连接在电源地上的，如果它的源或漏电压为负电平，则可能会使源极或漏极和衬底之间的PN结发生正向导通，使NMOS开关管失去功能。由于PMOS的n-well电压必须高于源极和漏极电压，因为输入电压的范围最大也不会超过电源电压，因而这个条件在这种应用条件下非常容易满足，只需要将n-well连接在电源电压上，就能满足要求。但是实际上输入电压范围比较小，因此n-well可以连接到比电源电压低的基准电压上，同样也能满足条件。为此，在本发明正负电压信号采样开关电路中，采样放电开关电路1和积分电路2中的和输入信号有直流通路的开关管M1至M4由PMOS管组成。

在采样放电开关电路1中，采样开关M1的源极与输入信号Vin相连，放电开关M2的源极与地相连，采样开关M1漏极与放电开关M2漏极相连，其公共点组成输出点连接于积分电路2采样电容Cin的下极板。

由于PMOS构成的开关管M1和M2在导通时需要产生低于输人信号和开启电压差的栅电压，而电平转移Charge pump电路能够达到这个要求。请结合图3参见图2所示，在初始阶段，电容C1两端的电荷为0；在时钟CK为高电平时，电容C1的下极板n1点电压为电源电压Vdd时，将推动电容C1的上极板n2点电压到电源电压Vdd，MOS管M5开启，直到n2点电压为M5的开启电压Vtp，M5关闭，n2点维持在开启电压Vtp；在时钟CK转为低电平时，电容C1的下极板电压降到0，此时M5是关闭的，因此电容C1的电荷不会发生转移，仍将保持前阶段的电压差，因此n1点电压也将下降电源电压Vdd，变成了Vtp-Vdd(开启电压Vtp-电源电压Vdd)，该n1点电压小于电源电压，因此能够达到开关管M1和M2在导通时对栅电压的要求。但是如果用n2点的电压作为栅电压去控制开关管M1的开启和关闭，将无法满足开关管M1的导通电阻不随输入信号变化的目的。

为此，本发明在采样开关M1的栅极连接第一电平转移电路3，作为采样开关的控制信号，即，在电荷转移阶段产生采样放电开关电路1的关断控制信号，在采样阶段产生实现电平转移的采样放电开关电路1的开启控制信号；在放电开关M2的栅极连接第二电平转移电路4相连，作为放电开关的控制信号，即，在电荷转移阶段产生采样放电开关电路1和第一电平转移电路3的开启电压信号，在采样阶段产生放电开关的关断信号和第一电平转移电路3的关断电压信号；在第一电平转移电路3的输入端连接采样时钟电平产生电路5，用以产生采样时钟信号的高电平和低电平信号，作为控制第一电平转移电路3的输入信号。

所述的设置在采样放电开关电路1采样开关M1栅极的第一电平转移电路3由PMOS构成的开关管M5和电平转移电容C1连接组成。其中，电平转移电容C1的下极板与采样始终电平产生电路5的输出节点N5连接；开关管M5的漏极与输入信号Vin连接；开关管M5的源极与电平转移电容C1上极板相连于N3点，该N3点与采样放电开关电路1中采样开关M1栅极连接，作为采样开关M1的控制信号，当电平转移电容C1在采样时钟PH1的作用下，产生采样开关即开关管M1的栅控制信号，控制采样开关即开关管M1正确的开启；开关管M5的栅极与第二电平转移电路4连接，其第一作用是在电荷转移时钟阶段，将输入信号传输到采样开关M1的栅极上，将采样开关M1关闭，其第二作用是使输入信号对电平转移电容C1充电，使得在采样阶段，采样开关M1的栅源电压不随输入信号变化。

所述的设置在采样放电开关电路1放电开关M2栅极的第二电平转移电路4由PMOS构成的开关管M10和电平转移电容C2组成。其中，开关管M10栅漏相接，漏极与地相连；电平转移电容C2的下极板与电荷转移时钟PH2连接，电容C2的上极板与栅漏相接的开关管M10源极相连于N4点，该N4点与第一电平转移电路3开关管M5和采样放电开关电路1放电开关M2的栅极连接，作为开关管M5和放电开关M2的控制信号，为开关管M5和放电开关M2提供关闭所需要的控制电压，同时为它们在电荷转移阶段的开启提供足够的开启电压。

所述的连接在第一电平转移电路3输入端的采样时钟电平产生电路5由两个PMOS构成的二极管M8和M9、一个PMOS构成的开关管M6、一个NMOS构成的开关管M7组成。其中，M8和M9以二极管方式连接，M9源极和M8漏极相连形成偏置电路，M9的漏极连接地，M8的源极与PMOS开关管M6的漏极相连于N6点，该N6点与电流源负端连接；M9和M8组成的偏置电路在偏置电流的作用下产生直流采样时钟的高电平电压，作为偏置电路的输出端；开关管M6和M7的漏极分别与M8和M9的源极和漏极连接，MOS开关管M6和NMOS开关管M7的栅极与采样时钟PH1的反相连接，PMOS开关管M6和NMOS开关管M7的源极相连形成采样时钟电平产生电路5的输出端N5，该输出端N5与第一电平转移电路3电平转移电容C1的下极板连接，形成控制第一电平转移电路3的输入信号。

本发明的工作原理是：

在电荷转移阶段，开关管M5开启，输入信号对电平转移电容C1充电到输入电平，该电平可以将采样开关关闭；

然后在采样阶段，开关管M5关闭，电平转移电容C1的下极板上的采样时钟电平PH1从高电平转为低电平，将电平转移电容C1的另一端(上极板)电压推向比输入信号低一个采样时钟电平的水平，该电压足够将采样开关M1开启，只要输入信号的频率远小于时钟信号频率，采样开关M1的栅源电压不随输入信号变化的条件就能够得到满足。

开关管M5的关闭和开启由电平转移电容C2产生的电平转移来实现的，放电开关M2的关闭和开启也是由电平转移电容2产生的电平转移来实现的。

在采样时钟阶段，电平转移电容C2的控制端处于由栅漏相连PMOS决定的偏置电路电平上，该电平是正电平，足够关闭放电开关M2和开关管M5；

在电荷转移时钟阶段，电平转移电容C2的时钟端电平由电源电平转为地电平，推动它的控制端电平到负电平，该负电平将栅漏相连的PMOS构成的M10关闭，使控制端电压维持在这一负电平上，该负电平可以打开放电开关和次级采样开关M5。

请参见图3所示，在本发明实施例中，采样时钟电平产生电路5中的N6点是一个直流电压，该点的电平始终为2Vtp，Vtp是PMOS管的开启电压。在电荷转移时钟PH2为高电平电源电压Vdd时，第二电平转移电路4中的N4点电压被M10驱动到开启电压Vtp，只要输入信号不大于2Vtp，第一电平转移电路3中的M5和采样放电开关电路1中的M2都关闭。当电荷转移时钟PH2为转为低电平时，此时处于电荷转移阶段，第二电平转移电路4中的N4点电压被电平转移电容C2推到了Vtp-Vdd(开启电压Vtp-电源电压Vdd)，此时M10被截至，N4点处于高阻状态，这个电压可以一直维持到电荷转移时钟PH2转为高电平状态。当N4点电压被推到Vtp-Vdd(开启电压Vtp-电源电压Vdd)电平时，采样放电开关电路1中的M2导通，输入电容Cin处于放电状态，只要输入信号大于2Vtp-vdd，M5也导通，电平转移电容C1的上极板被充电到Vin，M1的栅电压为Vin，只要Vin大于开启电压Vtp，采样开关M1就是截止的，此时采样时钟信号PH1为低电平，采样时钟电平产生电路5中的M6开启，M7截止，N5点电压为2Vtp。当进入采样阶段，采样时钟信号PH1转为低电平，电荷转移时钟PH2转为高电平，采样放电开关电路1中的M2和第一电平转移电路3中的M5截止，采样时钟电平产生电路5中的M6截止，M7导通，N5点电压被电平转移电容C1推到了Vin-2Vtp，M1的Vdsat电压为：Vin-Vin+2Vtp-Vtp＝Vtp＞0，M1可以被完全导通，而且M1的栅源电压为：2Vtp，与输入电压无关，所以采样放电开关电路1中的开关管M1的导通电阻不随输入信号的变化而变化，显然该电路能够达到设计要求。

从上面的叙述可以得到，该电路保持的最小输入电压幅度取决于2Vtp-Vdd和Vtp两者中较小的一个值，如果电源电压为+5V，Vtp＞1V，那么该电路很容易达到士1V的输入范围，因此它的输入范围也是比较宽广的。

请参见图3所示，本发明应用在积分电路上的工作流程是：

在采样时钟PH1阶段，采样放电开关电路1中采样开关M1的栅电压为Vin-2Vtp，开关管M1开启，放电开关M2的栅电压为Vtp，开关管M2截止，第一电平转移电路3中的开关管M5为低电平导通，M6栅极为高电平截止，采样电容Cin在Vin的作用下充电到Cin×(Vin-Vref)，然后采样阶段结束，开关管M5先截止，向电平转移电容C1馈送固定的沟道电荷，该电荷会引起偏移offset，但不会引起失真，然后采样开关管M1截止，M1不会向电平转移电容C1馈送沟道电荷。

采样阶段PH1结束后，进入电荷转移PH2阶段。

在电荷转移PH2阶段，放电开关M2的栅电压为Vtp-Vdd，M2开启，开关管M1的栅电压为Vin，采样开关M1截止，第一电平转移电路3中的开关管M5的栅电压为高电平截止，M6的栅电压为低电平导通，采样电容Cin开始放电到Cin×(-Vref)，有Cin×Vin的电荷被转移到了积分电容Cint上，实际应用中可以取Vref为2.5V。

另外，在本发明实施例的图3中，电路采用全差分的应用模式，因此可以有效地消除共模噪声。

综上所述，本发明单电源低失真宽范围的正负电压信号采样开关电路，由于采用了第一和第二电平转移电路，电路能够产生低于系统地电平的电压，使采样开关能采样负电平信号；同时，第一电平转移电路产生的采样开关导通电压能够跟随输入信号的变化，保证采样开关导通时栅源电压和输入信号电平无关，降低信号失真；另外，采样时钟电平产生电路的时钟高电平电压和电源电压的相关性非常小，提高了电路的电源抑制比，因此极为实用。

Claims (5)

1.一种单电源低失真宽范围的正负电压信号采样开关电路，包括：

采样放电开关电路(1)，它由采样开关M1和放电开关M2组成，采样开关M1与输入信号连接；

其特征在于：

在所述的采样放电开关电路(1)的采样开关M1栅极连接一用以产生采样开关的控制信号的第一电平转移电路(3)，该第一电平转移电路(3)在电荷转移阶段产生采样放电开关电路(1)的采样开关M1的关断控制信号，在采样阶段产生采样放电开关电路(1)的采样开关M1的开启控制信号；

在所述的采样放电开关电路(1)的放电开关M2栅极连接一用以产生放电开关的控制信号的第二电平转移电路(4)，该第二电平转移电路(4)在电荷转移阶段产生采样放电开关电路(1)的放电开关M2和第一电平转移电路(3)的二级采样开关的开启电压信号，在采样阶段产生放电开关M2的关断信号和第一电平转移电路(3)的二级采样开关的关断电压信号；

以及，一采样时钟电平产生电路(5)，该采样时钟电平产生电路(5)与第一电平转移电路(3)的输入端连接，用以产生采样时钟信号的高电平和低电平信号，即控制第一电平转移电路(3)的输入信号。

2.如权利要求1所述的单电源低失真宽范围的正负电压信号采样开关电路，其特征在于：

所述的采样放电开关电路(1)中的开关管M1、M2由PMOS管组成；

所述的采样放电开关电路(1)的采样开关M1漏极与放电开关M2漏极相连；采样开关M1的源极与输入信号Vin相连，采样开关M1的栅极与第一电平转移电路(3)连接；放电开关M2的源极与地相连，放电开关M2的栅极与第二电平转移电路(4)相连。

3.如权利要求1所述的单电源低失真宽范围的正负电压信号采样开关电路，其特征在于：所述的设置在采样放电开关电路(1)采样开关M1栅极的第一电平转移电路(3)由PMOS构成的开关管M5和电平转移电容C1连接组成；开关管M5的漏极与输入信号Vin连接，开关管M5的源极与电平转移电容C1上极板相连于N3点，该N3点与采样放电开关电路(1)中采样开关M1栅极连接，作为采样开关M1的控制信号，开关管M5的栅极与第二电平转移电路(4)连接；电平转移电容C1的下极板与采样时钟电平产生电路(5)的输出节点N5连接。

4.如权利要求1所述的单电源低失真宽范围的正负电压信号采样开关电路，其特征在于：所述的设置在采样放电开关电路(1)放电开关M2栅极的第二电平转移电路(4)由PMOS构成的栅漏相接的PMOS管M10和电平转移电容C2组成；电平转移电容C2的下极板与电荷转移时钟PH2连接，电容C2的上极板与PMOS管M10源极相连于N4点，该N4点与第一电平转移电路(3)开关管M5和采样放电开关电路(1)放电开关M2的栅极连接，作为开关管M5和放电开关M2的控制信号，PMOS管M10的漏极与地相连。

5.如权利要求1所述的单电源低失真宽范围的正负电压信号采样开关电路，其特征在于：所述的连接在第一电平转移电路(3)输入端的采样时钟电平产生电路(5)由两个PMOS构成的开关管M8和M9、一个PMOS构成的开关管M6、一个NMOS构成的开关管M7组成；其中，两开关管M8和M9以二极管方式连接，M9的源极和M8的漏极相连形成偏置电路，M9的漏极连接地，M8的源极与PMOS开关管M6的漏极相连于N6点，该N6点与电流源I1的负端连接；PMOS开关管M6和NMOS开关管M7的栅极与采样时钟PH1连接，PMOS开关管M6和NMOS开关管M7的源极相连形成采样时钟电平产生电路(5)的输出端N5，该输出端N5与第一电平转移电路(3)电平转移电容C1的下极板连接，形成控制第一电平转移电路(3)的输入信号。

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