CN104917505A - 晶体管开关 - Google Patents

Abstract

本发明公开了一种晶体管开关。其中，该晶体管开关包括：信号输入端；信号输出端；第一晶体管，第一晶体管的源极连接至信号输入端，第一晶体管的漏极连接至信号输出端；控制输入端，用于输入控制电压；以及第一电阻，第一电阻的第一端连接至第一晶体管的栅极，第一电阻的第二端连接至控制输入端。本发明解决了现有技术中晶体管开关速度较慢的技术问题。

Description

晶体管开关

技术领域

本发明涉及开关领域，具体而言，涉及一种晶体管开关。

背景技术

晶体管开关速度受寄生电容的影响很大，例如，MOS开关，寄生电容越大，MOS开关的导通和关断速度越慢，反之，寄生电容越小，MOS开关的导通和关断速度则越快。现有晶体管开关由于寄生电容等影响使得晶体管开关速度较慢。此外，现有晶体管开关的带宽、绝缘性等也难以满足要求。

针对现有技术中晶体管开关速度较慢的问题，目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种晶体管开关，以至少解决现有技术中晶体管开关速度较慢的技术问题。

根据本发明实施例，提供了一种晶体管开关，包括：信号输入端；信号输出端；第一晶体管，第一晶体管的源极连接至信号输入端，第一晶体管的漏极连接至信号输出端；控制输入端，用于输入控制电压；以及第一电阻，第一电阻的第一端连接至第一晶体管的栅极，第一电阻的第二端连接至控制输入端。

进一步地，在控制电压为高电平时，控制电压的取值范围为3.3V～4V。

进一步地，晶体管开关还包括：第一接地模块，第一接地模块连接至第一晶体管的栅极，用于在第一晶体管关断时，使得第一晶体管的栅极接地。

进一步地，第一接地模块包括：第二晶体管，第二晶体管的漏极连接至第一晶体管的栅极，第二晶体管的源极接地，第二晶体管的栅极用于输入控制电压的反相电压。

进一步地，控制输入端包括第一控制输入端和第二控制输入端，晶体管开关还包括：第一反相器，第一反相器的第一输入端连接至第一控制输入端，第一反相器的第二输入端连接至第二控制输入端；以及第二反相器，第二反相器的第一输入端连接至第一反相器的输出端，第二反相器的第二输入端连接至第二控制输入端，第二反相器的输出端连接至第一电阻的第二端；以及第三晶体管，第三晶体管的漏极连接至第一晶体管的栅极，第三晶体管的源极接地，第三晶体管的栅极连接至第一反相器的输出端。

进一步地，晶体管开关还包括：第四晶体管，第四晶体管的源极连接至第一晶体管的衬底，第四晶体管的漏极连接至第一晶体管的源极，第四晶体管的栅极连接用于输入控制电压。

进一步地，晶体管开关还包括：第二接地模块，第二接地模块连接至第一晶体管的衬底，用于在第一晶体管截止时，使得第一晶体管的衬底接地。

进一步地，第二接地模块包括：第五晶体管，第五晶体管的源极和衬底接地，第五晶体管的漏极连接至第一晶体管的衬底，第五晶体管的栅极用于输入控制电压的反相电压。

进一步地，第四晶体管为NMOS管。

进一步地，第一晶体管为NMOS管。

在本发明实施例中，采用包括如下结构的晶体管开关：信号输入端；信号输出端；第一晶体管，第一晶体管的源极连接至信号输入端，第一晶体管的漏极连接至信号输出端；控制输入端，用于输入控制电压；以及第一电阻，第一电阻的第一端连接至第一晶体管的栅极，第一电阻的第二端连接至控制输入端。通过第一电阻使得第一晶体管的栅极电压能够随着输入信号的变化相应变化，从而保证第一晶体管的导通电阻相对稳定，达到了减小寄生电容对晶体管开关影响的目的，从而实现了提高晶体管开关速度的技术效果，进而解决了现有技术中晶体管开关速度较慢的技术问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的晶体管开关的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

根据本发明实施例，提供了一种晶体管开关。

图1是根据本发明实施例的晶体管开关的示意图，如图1所示，该晶体管开关包括：信号输入端1，信号输出端2，控制输入端3，第一晶体管M0和第一电阻R0。

如图1所示，第一晶体管M0的源极连接至信号输入端1，第一晶体管M0的漏极连接至信号输出端2；控制输入端3，用于输入控制电压；第一电阻R0的第一端连接至第一晶体管M0的栅极，第一电阻的第二端连接至控制输入端3。

本发明实施例的晶体管开关通过控制输入端3输入控制电压控制第一晶体管M0的导通与关断，在控制输入端3输出高电平的控制电压(例如，控制电压为3.3V)时，第一晶体管M0导通，此时信号输入端1输入的信号可以输出至信号输出端，在控制输入端3输出低电平的控制电压(例如，控制电压为0V)时，第一晶体管M0关断，此时信号输入端1输入的信号无法传输至信号输出端2。优选地，为了提高晶体管开关的带宽，在第一晶体管M0导通时，即在控制电压为高电平时，控制电压的取值范围为3.3V～4V，在控制电压增大时，可以在保证导通电阻满足预设条件时减小晶体管开关的尺寸，例如，当前系统要求晶体管开关的导通电阻为6Ω，将控制电压取4V相比于控制电压取3.3V，可以在满足导通电阻为6Ω条件下减少晶体管开关的尺寸，从而提高晶体管开关的带宽，本发明实施例中控制电压优选取为4V。在本发明实施例中，第一电阻R0、第一晶体管M0、信号输入端1和控制输入端3形成回路，在信号输入端1的输入信号升高时，由于存在第一电阻R0，使得第一晶体管M0的栅极的电压相应增加，在信号输入端1的输入信号降低时，由于存在第一电阻R0，使得第一晶体管M0的栅极的电压相应降低，从而可以保证第一晶体管M0的栅极和源极的电压差值稳定，第一晶体管的导通电阻稳定，可以避免第一晶体管的栅极和源极之间的寄生电容以及第一晶体管的栅极和漏极之间的寄生电容频繁进行充电和放电，最后达到减小寄生电容对晶体管开关的速度的影响的目的，其中，第一电阻R0可以是可变电阻。为了降低功耗，第一晶体管M0可以为CMOS管，也可以是MOS管，优选地，第一晶体管M0为NMOS管，例如，第一晶体管M0为2.5V工艺下的1.8V晶体管(即，25_under_drive_18)。

本发明实施例通过第一电阻R0使得第一晶体管M0的栅极电压能够随着输入信号的变化相应变化，从而保证第一晶体管M0的导通电阻相对稳定，达到了减小寄生电容对晶体管开关影响的目的，从而实现了提高晶体管开关速度的技术效果，进而解决了现有技术中晶体管开关速度较慢的技术问题。

优选地，为了提高晶体管开关的绝缘性，根据本发明实施例的晶体管开关还包括：第一接地模块，第一接地模块连接至第一晶体管的栅极，用于在第一晶体管关断时，使得第一晶体管的栅极接地。

第一接地模块可以是场效应晶体管，也可以是双极性晶体管，也可以是可控硅晶体管等。优选地，为了降低功耗，第一接地模块包括：第二晶体管，第二晶体管的漏极连接至第一晶体管的栅极，第二晶体管的源极接地，第二晶体管的栅极用于输入控制电压的反相电压，其中，第二晶体管优选为NMOS管。

在本发明实施例中，当晶体管开关关断时，控制电压为低电平，此时控制电压的反相电压为高电平，即第二晶体管的栅极输入高电平，第二晶体管导通，第一晶体管M0的栅极经由第二晶体管接地，从而可以提高晶体管开关的绝缘性。

优选地，为了提高控制电压和控制电压的反相电压的准确性，如图1所示，控制输入端3包括第一控制输入端31和第二控制输入端32，该晶体管开关还包括：第一反相器4，第一反相器4的第一输入端连接至第一控制输入端31，第一反相器4的第二输入端连接至第二控制输入端32；以及第二反相器5，第二反相器5的第一输入端连接至第一反相器4的输出端，第二反相器5的第二输入端连接至第二控制输入端32，第二反相器5的输出端连接至第一电阻R0的第二端；以及第三晶体管M3，第三晶体管M3的漏极连接至第一晶体管M0的栅极，第三晶体管M3的源极接地，第三晶体管M3的栅极连接至第一反相器4的输出端。

在本发明实施例中，第一控制输入端31用于输入控制晶体管开关通断的控制信号，当第一控制输入端31输入高电平时，第一晶体管M0导通，当第一控制输入端31输入低电平时，第一晶体管M0关断，第二控制输入端32用于为第一反相器4和第二反相器5提供电源，其中，第二控制输入端优选为输入4V电压。第一反相器4和第二反相器5用于分别输出控制电压和该控制电压的反相电压，具体地，在第一控制输入端31输入低电平时，第二反相器5输出低电平的控制电压，第一晶体管M0关断，第一反相器4输出高电平的控制电压，第三晶体管M3导通，从而第一晶体管M0的栅极经由第三晶体管M3接地，提高晶体管开关的绝缘性。本发明实施例通过第一反相器4和第二反相器5分别输出控制电压和该控制电压的反相电压，相比于直接通过外部输入控制电压和控制电压的反相电压，准确性更高。

优选地，为了减少体效应，进一步提高晶体管开关的速度，如图1所示，该晶体管开关还包括：第四晶体管M1，第四晶体管M1的源极连接至第一晶体管的衬底，第四晶体管M1的漏极连接至第一晶体管M0的源极，第四晶体管M1的栅极连接用于输入控制电压。

在本发明实施例中，第四晶体管M1优选为NMOS管，当控制电压为高电平时，第一晶体管M0导通，第四晶体管M1也导通，此时，第一晶体管的衬底经由第四晶体管M1连接至第一晶体管的源极，从而可以保证第一晶体管的衬底和第一晶体管的源极的电位相同，从而可以避免第一晶体管的衬底和源极之间的寄生电容和第一晶体管的衬底和漏极之间的寄生电容进行充放电，减少体效应，提高晶体管开关的速度。

优选地，为了进一步提高晶体管开关的绝缘性，该晶体管开关还包括：第二接地模块，第二接地模块连接至第一晶体管M0的衬底，用于在第一晶体管M0截止时，使得第一晶体管M0的衬底接地。

第二接地模块可以是场效应晶体管，也可以是双极性晶体管，也可以是可控硅晶体管等。优选地，为了降低功耗，如图1所示，第二接地模块包括：第五晶体管M2，第五晶体管M2的源极和衬底接地，第五晶体管M2的漏极连接至第一晶体管M0的衬底，第五晶体管M2的栅极用于输入控制电压的反相电压。

在本发明实施例中，当晶体管开关关断时，控制电压为低电平，此时控制电压的反相电压为高电平，即第五晶体管的栅极输入高电平，第二晶体管导通，第一晶体管M0的衬底经由第五晶体管M2接地，从而可以提高晶体管开关的绝缘性。

在本发明实施例中，采用包括如下结构的晶体管开关：信号输入端；信号输出端；第一晶体管，第一晶体管的源极连接至信号输入端，第一晶体管的漏极连接至信号输出端；控制输入端，用于输入控制电压；以及第一电阻，第一电阻的第一端连接至第一晶体管的栅极，第一电阻的第二端连接至控制输入端。通过第一电阻使得第一晶体管的栅极电压能够随着输入信号的变化相应变化，从而保证第一晶体管的导通电阻相对稳定，达到了减小寄生电容对晶体管开关影响的目的，从而实现了提高晶体管开关速度的技术效果，进而解决了现有技术中晶体管开关速度较慢的技术问题。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种晶体管开关，其特征在于，包括：

信号输入端；

信号输出端；

第一晶体管，所述第一晶体管的源极连接至所述信号输入端，所述第一晶体管的漏极连接至所述信号输出端；

控制输入端，用于输入控制电压；以及

第一电阻，所述第一电阻的第一端连接至所述第一晶体管的栅极，所述第一电阻的第二端连接至所述控制输入端。

2.根据权利要求1所述的晶体管开关，其特征在于，在所述控制电压为高电平时，所述控制电压的取值范围为3.3V～4V。

3.根据权利要求1所述的晶体管开关，其特征在于，所述晶体管开关还包括：第一接地模块，所述第一接地模块连接至所述第一晶体管的栅极，用于在所述第一晶体管关断时，使得所述第一晶体管的栅极接地。

4.根据权利要求3所述的晶体管开关，其特征在于，所述第一接地模块包括：第二晶体管，所述第二晶体管的漏极连接至所述第一晶体管的栅极，所述第二晶体管的源极接地，所述第二晶体管的栅极用于输入所述控制电压的反相电压。

5.根据权利要求1所述的晶体管开关，其特征在于，所述控制输入端包括第一控制输入端和第二控制输入端，所述晶体管开关还包括：

第一反相器，所述第一反相器的第一输入端连接至所述第一控制输入端，所述第一反相器的第二输入端连接至所述第二控制输入端；以及

第二反相器，所述第二反相器的第一输入端连接至所述第一反相器的输出端，所述第二反相器的第二输入端连接至所述第二控制输入端，所述第二反相器的输出端连接至所述第一电阻的第二端；以及

第三晶体管，所述第三晶体管的漏极连接至所述第一晶体管的栅极，所述第三晶体管的源极接地，所述第三晶体管的栅极连接至所述第一反相器的输出端。

6.根据权利要求1所述的晶体管开关，其特征在于，所述晶体管开关还包括：第四晶体管，所述第四晶体管的源极连接至所述第一晶体管的衬底，所述第四晶体管的漏极连接至所述第一晶体管的源极，所述第四晶体管的栅极连接用于输入所述控制电压。

7.根据权利要求1或6所述的晶体管开关，其特征在于，所述晶体管开关还包括：第二接地模块，所述第二接地模块连接至所述第一晶体管的衬底，用于在所述第一晶体管截止时，使得所述第一晶体管的衬底接地。

8.根据权利要求7所述的晶体管开关，其特征在于，所述第二接地模块包括：第五晶体管，所述第五晶体管的源极和衬底接地，所述第五晶体管的漏极连接至所述第一晶体管的衬底，所述第五晶体管的栅极用于输入所述控制电压的反相电压。

9.根据权利要求8所述的晶体管开关，其特征在于，所述第四晶体管为NMOS管。

10.根据权利要求1所述的晶体管开关，其特征在于，所述第一晶体管为NMOS管。