CN106505979B - 一种栅压自举开关电路 - Google Patents

Abstract

一种栅压自举开关电路，属于模拟集成电路设计领域。包括主开关管M_s，栅压提升电路，开关电路，输入信号V_in，输出信号V_out；所述栅压提升电路包括偏置模块、负载模块和两个以射随器方式连接的三极管，用于改变主开关管的栅端电压以实现其栅源电压为恒定值；所述开关电路为一个晶体管，用于控制栅压提升电路的开启和关闭；所述输入信号V_in通过栅压提升电路中两个以射随器方式连接的三极管连接至主开关管M_s的栅端，主开关管M_s的源端连接输出信号V_out。本发明提供了一种无自举电容的栅压自举开关电路，不仅消除了由寄生电容带来的电荷共享的问题，也有效降低了电路面积。

Description

一种栅压自举开关电路

技术领域

本发明属于模拟集成电路设计领域，具体涉及一种栅压自举开关电路。

背景技术

随着现代通讯技术和信号处理技术的快速发展，对高速、高精度的半导体集成电路的需求越来越大。在信号处理领域，需要将模拟信号转换为数字信号，再通过数字信号处理模块进行进一步的处理。在模拟信号转换到数字信号的过程中，为了满足对模拟信号高线性度采样的要求，通常需要用到栅压自举开关电路。

传统的栅压自举开关电路结构如图1所示，由主开关管M_s和栅压自举电路构成，其中栅压自举电路包括电容C₁和MOS晶体管M₁～M₇；其工作原理为：

(1)关断相：当CLK为高电平时，M₂、M₆导通，M₄导通，地电位通过M₆和M₄连接至A节点，M₃关断，主开关管M_s关断；A节点连接至M₁栅端，进而使得M₁也导通，通过M₁、M₂的通路对电容C₁充电，电容两端电压为VDD，则电容C₁中存储了C₁×VDD的电量；

(2)导通相：当CLK转换为低电平时，M₂、M₆关断，M₇、M₄、M₅导通，电源VDD通过M₇和M₄对A节点的对地的寄生电容进行充电，A节点电压升高，使得M₁截止，M₅、M₃导通，输入信号通过M₃提升电容C₁的下极板电压直到其值等于输入电压V_in，由于电容C₁上存储的电荷在时钟CLK转换过程中没有放电回路，存储在电容C₁上的电荷保持不变，则电容C₁上极板的电压就会同步上升，直到其值等于VDD+V_in，此时，主开关管M_s的栅端电压V_A＝VDD+V_in，则主开关管M_s的栅源电压V_GS为：

V_GS＝V_A-V_in＝VDD+V_in-V_in＝VDD

主开关管的导通电阻为：

其中，μ为载流子迁移率，C_OX为主开关管单位面积栅电容，为主开关管宽长比，V_GS为主开关管栅源电压，V_th为主开关管导通阈值电压。

利用栅压自举电路，使得主开关管导通时栅源电压等于电源电压VDD，从而保持导通电阻恒定不变，即可实现输出信号V_out对输入信号V_in实现高线性度的跟踪。

然而，在导通相时，栅压自举电路中MOS管(M₁～M₅)的寄生电容(C_GS、C_GD、C_SB、C_DB等)与自举电容C₁会产生电荷共享，导致自举电容上的电荷流失，使得主开关管栅端的电压降低，从而降低导通电阻；同时上述寄生电容的容值与输入电压直接相关，会进一步恶化开关电路的线性度。为了减小寄生电容的影响，传统的自举开关电路通常通过增大自举电容实现，但这会导致芯片面积增大，成本升高。

发明内容

本发明的目的是提供一种无自举电容的栅压自举开关电路，可有效降低电路面积，提高芯片的可靠性。

本发明的技术方案如下：

一种栅压自举开关电路，包括主开关管M_s，栅压提升电路，开关电路，输入信号V_in，输出信号V_out；所述栅压提升电路包括偏置模块、负载模块和两个以射随器方式连接的三极管，用于改变主开关管的栅端电压以实现其栅源电压为恒定值；所述开关电路为一个晶体管，用于控制栅压提升电路的开启和关闭；所述输入信号V_in通过栅压提升电路中两个以射随器方式连接的三极管连接至主开关管M_s的栅端，主开关管M_s的源端连接输出信号V_out；

所述栅压提升电路通过改变主开关管M_s的栅端电压，以实现主开关管M_s的栅源电压为与输入信号V_in无关的恒定值，从而实现栅压提升的功能并同时消除输入信号V_in对主开关管导通电阻的影响。

进一步地，如图2所示，为一种栅压自举开关电路的实现方式，所述栅压自举开关电路包括主开关管M_s，栅压提升电路，开关电路，输入信号V_in，输出信号V_out；

所述主开关管M_s为一个NMOS晶体管，其漏极连接输入信号V_in，源极连接输出信号V_out，栅极连接节点C；

所述栅压提升电路包括偏置模块、负载模块和两个以射随器方式连接的三极管T₁和T₂，所述偏置模块和负载模块为双端口模块，分别用于向所在支路提供电流偏置和负载；所述两个以射随器方式连接的三极管T₁和T₂为PNP型三极管，第一PNP型三极管T₁的基极连接第二PNP型三极管T₂的发射极和偏置模块的第二端口，发射极连接节点C和偏置模块的第一端口，集电极连接负载模块的第一端口；第二PNP型三极管T₂的基极连接输入信号V_in，发射极连接第一PNP型三极管T₁的基极和偏置模块的第二端口，集电极连接负载模块的第二端口；

所述开关电路为一个NMOS晶体管M₁，M₁的漏极连接节点C，栅极连接时钟信号CLK，源极连接至地。

进一步地，如图3所示，为另一种栅压自举开关电路的实现方式，所述栅压自举开关电路包括主开关管M_s，栅压提升电路，开关电路，输入信号V_in，输出信号V_out；

所述主开关管M_s为一个PMOS晶体管，其漏极连接输入信号V_in，源极连接输出信号V_out，栅极连接节点C；

所述栅压提升电路包括偏置模块、负载模块和两个以射随器方式连接的三极管T₁和T₂，所述偏置模块和负载模块为双端口模块，分别用于向所在支路提供电流偏置和负载；所述两个以射随器方式连接的三极管T₁和T₂为NPN型三极管，第一NPN型三极管T₁的基极连接输入信号V_in，发射极连接第二NPN型三极管T₂的基极和偏置模块的第一端口，集电极连接负载模块的第一端口；第二NPN型三极管T₂的基极连接第一NPN型三极管T₁的发射极和偏置模块的第一端口，发射极连接节点C和偏置模块的第二端口，集电极连接负载模块的第二端口；

所述开关电路为一个PMOS晶体管M₁，M₁的漏极连接节点C，栅极连接时钟信号CLK，源极连接VDD。

本发明的有益效果为：

1、本发明提供了一种无自举电容的栅压自举开关电路，不仅消除了由寄生电容带来的电荷共享的问题，也有效降低了电路面积。

2、本发明提供的开关电路实现了栅压自举，提高了栅压自举开关电路的线性度；且可采用CMOS、BiCMOS等工艺实现，易于实现和应用。

3、本发明提供的栅压自举开关电路在栅压提升过程中无时钟控制，简化了电路结构，同时也减小了由于时钟变化引起的沟道电荷注入效应以及时钟馈通效应等对线性度的影响。

4、本发明提供的栅压自举开关电路中无额外开关晶体管，在导通相时不会产生过压损失，提高了开关器件的可靠性。

附图说明

图1为现有的栅压自举开关电路的原理图；

图2为本发明提供的栅压自举开关电路的一种实现形式；

图3为本发明提供的栅压自举开关电路的另一种实现形式；

图4为图2所示的栅压自举开关电路的工作时序图；

图5为图3所示的栅压自举开关电路的工作时序图。

具体实施方式

下面结合附图和实施例，详述本发明的技术方案。

如图2所示，为本发明提供的一种栅压自举开关电路，包括主开关管M_s，栅压提升电路，开关电路，输入信号V_in，输出信号V_out；

所述主开关管M_s为一个NMOS晶体管，其漏极连接输入信号V_in，源极连接输出信号V_out，栅极连接节点C；

所述栅压提升电路包括偏置模块、负载模块和两个以射随器方式连接的三极管T₁和T₂，所述偏置模块为双端口模块，用于向所在支路提供电流偏置，所述负载模块为双端口模块，用于向所在支路提供负载；所述两个以射随器方式连接的三极管T₁和T₂为PNP型三极管，第一PNP型三极管T₁的基极连接第二PNP型三极管T₂的发射极和偏置模块的第二端口，发射极连接节点C和偏置模块的第一端口，集电极连接负载模块的第一端口；第二PNP型三极管T₂的基极连接输入信号V_in，发射极连接第一PNP型三极管T₁的基极和偏置模块的第二端口，集电极连接负载模块的第二端口；

所述开关电路为一个NMOS晶体管M₁，M₁的漏极连接节点C，栅极连接时钟信号CLK，源极连接至地。

图2所示的栅压自举开关电路中，偏置模块与负载模块正常工作，为所在支路提供偏置电流和负载，此时晶体管M₁关断，栅压提升电路中两个串接的射随器将输入信号V_in连接至节点C，将节点C的电压提高至V_in+2V_F，其中，V_F为三极管导通电压，则NMOS主开关管M_S的栅端电压增大为V_C＝V_in+2V_F，致使NMOS主开关管的栅源电压V_GS＝V_C-V_in＝V_in+2V_F-V_in＝2V_F为与输入信号无关且恒定的2V_F，此时主开关管M_S导通，输出信号V_out对输入信号V_in进行跟踪，从而实现栅压提升功能并消除了输入信号对主开关管导通电阻的影响。

图2所示的栅压自举开关电路的工作时序图如图4所示；正常工作条件下，一个周期内，所述栅压自举开关电路的工作原理如下：

步骤1：在t₁时刻，时钟CLK处于高电平VDD，NMOS晶体管M₁导通，NMOS主开关管M_S的栅端通过M₁连接至地，处于关断状态，输出信号V_out保持不变；

步骤2：在t₂时刻，时钟CLK变为低电平，NMOS晶体管M₁关断，栅压提升电路开始工作，输入信号V_in通过射随器T₁和T₂，将C节点电压提高至V_in+2V_F，主开关管M_S的栅端电压为：V_C＝V_in+2V_F，则主开关管M_S工作在深线性区(源漏两端等效)，此时主开关管M_S的栅源电压为：

V_GS＝V_in+2V_F-V_in＝2V_F

一般来说，PNP三极管(Si材料)的导通电压V_F≈0.7V，则主开关管M_S的栅源电压约为|V_GS|≈1.4V，所以主开关管M_S导通并工作在深线性区，源端输出信号V_out开始以低的导通电阻跟踪漏端的输入信号V_in；

步骤3：在t₃时刻，时钟CLK又变为高电平VDD，如同步骤1所述，NMOS晶体管M₁导通，主开关管M_S的栅端通过M₁管被拉低到地电平，主开关管M_S处于截止状态，输出信号V_out不再跟踪输入信号V_in。

根据上述步骤可知，本发明栅压自举开关电路会根据时钟CLK的周期T_S重复步骤1、步骤2的过程，控制主开关管M_S的关断和导通，实现输出信号对输入信号的跟踪。

图2所示的栅压自举开关电路中，输入信号V_in通过两个串接的射随器连接至主开关管M_S的栅端，使得主开关管M_S的栅源电压为与输入信号V_in无关的恒定值2V_F，实现栅电压提升的功能并消除了输入信号V_in对主开关管导通电阻的影响。

如图3所示，为本发明提供的栅压自举开关电路的另一种实现形式，包括主开关管M_s，栅压提升电路，开关电路，输入信号V_in，输出信号V_out；

所述主开关管M_s为一个PMOS晶体管，其漏极连接输入信号V_in，源极连接输出信号V_out，栅极连接节点C；

所述栅压提升电路包括偏置模块、负载模块和两个以射随器方式连接的三极管T₁和T₂，所述偏置模块和负载模块为双端口模块，分别用于向所在支路提供电流偏置和负载；所述两个以射随器方式连接的三极管T₁和T₂为NPN型三极管，第一NPN型三极管T₁的基极连接输入信号V_in，发射极连接第二NPN型三极管T₂的基极和偏置模块的第一端口，集电极连接负载模块的第一端口；第二NPN型三极管T₂的基极连接第一NPN型三极管T₁的发射极和偏置模块的第一端口，发射极连接节点C和偏置模块的第二端口，集电极连接负载模块的第二端口；

所述开关电路为一个PMOS晶体管M₁，M₁的漏极连接节点C，栅极连接时钟信号CLK，源极连接VDD。

图3所示的栅压自举开关电路的工作时序图如图5所示；正常工作条件下，一个周期内，所述栅压自举开关电路的工作原理如下：

步骤1：在t₁时刻，时钟CLK处于低电平，PMOS晶体管M₁导通，PMOS主开关管M_S的栅端通过M₁连接至高电平VDD，处于关断状态，输出信号V_out保持不变；

步骤2：在t₂时刻，时钟CLK变为高电平，PMOS晶体管M₁关断，栅压提升电路开始工作，输入信号V_in通过射随器T₁和T₂，将C节点电压降低至V_in-2V_F，主开关管M_S的栅端电压为：V_C＝V_in-2V_F，则主开关管M_S工作在深线性区(源漏两端等效)，此时主开关管M_S的栅源电压为：

V_GS|＝|(V_in-2V_F)-V_in|＝2V_F

一般来说，NPN三极管(Si材料)导通电压V_F≈0.7V，则主开关管M_S的栅源电压约为|V_GS|≈1.4V，所以主开关管M_S导通并工作在深线性区，源端输出信号V_out开始以低的导通电阻跟踪漏端的输入信号V_in；

步骤3：在t₃时刻，时钟CLK又变为低电平，如同步骤1所述，PMOS晶体管M₁导通，主开关管M_S的栅端通过M₁管被拉高到高电平VDD，主开关管M_S处于截止状态，输出信号V_out不再跟踪输入信号V_in。

根据上述步骤可知，本发明栅压自举开关电路会根据时钟CLK的周期T_S重复步骤1、步骤2的过程，控制主开关管M_S的关断和导通，实现输出信号对输入信号的跟踪。

图3所示的栅压自举开关电路中，输入信号V_in通过两个串接的射随器连接至主开关管M_S的栅端，使得主开关管M_S的栅源电压为与输入信号V_in无关的恒定值2V_F，实现栅电压提升的功能并消除了输入信号V_in对主开关管导通电阻的影响。

综上，本发明提供的一种栅压自举开关电路，使得主开关管M_S的栅源电压在开关正常工作时保持为恒定电压，有效消除了导通电阻的非线性；可采用CMOS、BiCMOS等工艺实现，易于实现和应用；本发明栅压自举开关电路适用于半导体集成电路，有效解决了电容面积过大、时钟带来的电路复杂度和沟道电荷注入以及时钟馈通效应等问题。

Claims (3)

1.一种栅压自举开关电路，包括主开关管M_s，栅压提升电路，开关电路，输入信号V_in，输出信号V_out；所述栅压提升电路包括偏置模块、负载模块和两个以射随器方式连接的三极管T₁和T₂，用于改变主开关管的栅端电压以实现其栅源电压为恒定值，第一三极管T₁分别连接偏置模块的第一端口与负载模块的第一端口，第二三极管T₂分别连接偏置模块的第二端口与负载模块的第二端口；所述开关电路为一个晶体管，用于控制栅压提升电路的开启和关闭；所述输入信号V_in通过栅压提升电路中两个以射随器方式连接的三极管连接至主开关管M_s的栅端，主开关管M_s的源端连接输出信号V_out。

2.根据权利要求1所述的栅压自举开关电路，其特征在于，所述主开关管M_s为一个NMOS晶体管，其漏极连接输入信号V_in，源极连接输出信号V_out，栅极连接节点C；

所述偏置模块和负载模块为双端口模块，分别用于向所在支路提供电流偏置和负载；所述两个以射随器方式连接的三极管T₁和T₂为PNP型三极管，第一PNP型三极管T₁的基极连接第二PNP型三极管T₂的发射极和偏置模块的第二端口，发射极连接节点C和偏置模块的第一端口，集电极连接负载模块的第一端口；第二PNP型三极管T₂的基极连接输入信号V_in，发射极连接第一PNP型三极管T₁的基极和偏置模块的第二端口，集电极连接负载模块的第二端口；

所述开关电路为一个NMOS晶体管M₁，M₁的漏极连接节点C，栅极连接时钟信号CLK，源极连接至地。

3.根据权利要求1所述的栅压自举开关电路，其特征在于，所述主开关管M_s为一个PMOS晶体管，其漏极连接输入信号V_in，源极连接输出信号V_out，栅极连接节点C；

所述偏置模块和负载模块为双端口模块，分别用于向所在支路提供电流偏置和负载；所述两个以射随器方式连接的三极管T₁和T₂为NPN型三极管，第一NPN型三极管T₁的基极连接输入信号V_in，发射极连接第二NPN型三极管T₂的基极和偏置模块的第一端口，集电极连接负载模块的第一端口；第二NPN型三极管T₂的基极连接第一NPN型三极管T₁的发射极和偏置模块的第一端口，发射极连接节点C和偏置模块的第二端口，集电极连接负载模块的第二端口；

所述开关电路为一个PMOS晶体管M₁，M₁的漏极连接节点C，栅极连接时钟信号CLK，源极连接VDD。