WO2018036475A1 - 时钟电压提升电路 - Google Patents

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无锡华润上华科技有限公司
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Definitions

  • the present invention relates to the field of signal processing technologies, and in particular, to a clock voltage boosting circuit.
  • analog signals need to be implemented by some switches during the process of sampling and transmission.
  • the signals that control the switching of the switches are generally a set of clock signals, which are in the transistors themselves that constitute the switches.
  • the higher the high level voltage of the control signal the smaller the on-resistance of the switch, so that the speed of the analog signal passing through the switch is increased and the distortion of the analog signal is reduced.
  • the voltage of the switching control signal generated by the current clock voltage boosting circuit is usually related to the voltage of the signal to be sampled.
  • the clock voltage boosting circuit may cause some reliability problems due to excessive control signal voltage. Therefore, there is a need for a clock voltage boost circuit that limits the voltage boost of the switch control signal to a safe range to prevent possible reliability problems.
  • a clock voltage boosting circuit including: a first inverter, a second inverter, a third inverter, a bootstrap capacitor, and a PMOS transistor, wherein An input of the first inverter is coupled to a first clock signal, an output of the first inverter is coupled to an input of the second inverter; an output of the second inverter And outputting a first control signal for controlling the sampling switch, the first clock signal generating a second control signal for controlling the sampling switch after passing through the fourth inverter, the fifth inverter and the sixth inverter
  • the input end of the third inverter is coupled to the second clock signal, the first clock signal and the second clock
  • the signal is a set of two-phase non-overlapping clock signals; one end of the bootstrap capacitor is connected to an output of the third inverter, and the other end is connected to a drain end of the PMOS transistor; and the PMOS transistor
  • the gate terminal is connected to its own drain terminal, and the source
  • a clock voltage boosting circuit including: a first inverter, an input end of the first inverter is used to input a first clock signal; a second inverter, the second reverse An input end of the phase converter is connected to an output end of the first inverter, an output end of the second inverter is used to output a clock signal after voltage boosting; a third inverter, the third inversion The input end of the device is connected to the second clock signal, the first clock signal and the second clock signal are a set of two-phase non-overlapping clock signals; the PMOS transistor, the gate end of the PMOS transistor is connected to its own drain End, the source end is used for connecting a power source; and a bootstrap capacitor is connected at one end to an output end of the third inverter, and the other end is connected to a drain end of the PMOS transistor and connected to the second inverter to The voltage of the clock signal outputted from the output of the second inverter is boosted.
  • the above clock voltage boosting circuit can avoid the possibility of excessive voltage in the circuit node, improve the reliability of the circuit, realize simple structure, flexible use, occupying a small layout area, and the devices used are all under CMOS technology. Conventional devices avoid the use of higher cost processes and reduce the number of masks, making them more economical and practical.
  • FIG. 1 is a circuit diagram of a clock voltage boosting circuit in an embodiment
  • FIG. 2 is a schematic diagram of a two-phase non-overlapping clock signal of a clock voltage boosting circuit in an embodiment
  • FIG. 3 is a schematic diagram of a CMOS sampling switch circuit that can be used in a clock voltage boosting circuit in an embodiment.
  • composition and/or “comprising”, when used in the specification, is used to determine the presence of the features, integers, steps, operations, components and/or components, but does not exclude one or more The presence or addition of features, integers, steps, operations, components, components, and/or groups.
  • the term “and/or” includes any and all combinations of the associated listed items.
  • the clock voltage boosting circuit of an embodiment includes a first inverter, a second inverter, a third inverter, a bootstrap capacitor, and a PMOS transistor, wherein an input of the first inverter is used Inputting a first clock signal, an output of the first inverter being coupled to an input of the second inverter; an output of the second inverter outputting a first control signal for controlling a sampling switch And generating, by the fourth inverter, the fifth inverter, and the sixth inverter, a second control signal for controlling the sampling switch; an input end of the third inverter And a second clock signal, wherein the first clock signal and the second clock signal are a set of two-phase non-overlapping clock signals; one end of the bootstrap capacitor is connected to the third inverter An output end connected to the drain terminal of the PMOS transistor and connected to the second inverter to boost a voltage of the first control signal; and a gate terminal of the PMOS transistor connected to a drain terminal thereof, The source is connected to the power supply
  • the first inverter, the second inverter, and the third inverter may each include a PMOS transistor and an NMOS transistor.
  • the second inverter can include a PMOS And a plurality of NMOS transistors, wherein the plurality of NMOS transistors are inverted transistors connected in series.
  • the above clock voltage boosting circuit can avoid the possibility of excessive voltage in the circuit node, improve the reliability of the circuit, realize simple structure, flexible use, occupying a small layout area, and the devices used are all under CMOS technology. Conventional devices avoid the use of higher cost processes and reduce the number of masks, making them more economical and practical.
  • the clock voltage boosting circuit includes a first inverter, a second inverter, a third inverter, a bootstrap capacitor C1, and a PMOS transistor M5.
  • the first inverter comprises a PMOS transistor M3 and an NMOS transistor M4
  • the second inverter comprises a PMOS transistor M1 and NMOS transistors M2, M21 and M22, a substrate ground (GND) of M2, M21, and a third inverter
  • a PMOS transistor M6 and an NMOS transistor M7 are included.
  • the input of the first inverter is connected to the first clock signal CLK1, the output of the first inverter is connected to the input of the second inverter; the output of the output of the second inverter is used to control the sampling switch (for example The first control signal H1 of the CMOS sampling switch shown in FIG. 3, the first clock signal CLK1 is generated by the fourth inverter I5, the fifth inverter I6 and the sixth inverter I7 for controlling the sampling switch The second control signal N1; the input end of the third inverter is connected to the second clock signal CLK2, wherein the first clock signal CLK1 and the second clock signal CLK2 are a set of two-phase non-overlapping clock signals (as shown in FIG.
  • one end of the bootstrap capacitor C1 is connected to the output end of the third inverter, and the other end is connected to the drain end of the PMOS transistor M5; the gate terminal of the PMOS transistor M5 is connected to its own drain terminal, and the source terminal is connected to the power supply VDD .
  • the charging current charges the voltage of the drain terminal A of M5 to VDD-Vth from the channel flow of M5; when both CLK2 and CLK1 are low At the level, the voltage at point A is first raised to 2*VDD-Vth, but since the voltage at point A is already higher than VDD+Vpn, the PN junction of the M5 drain and the substrate is forwarded. Passing the PN junction to VDD, and quickly pulling the voltage at point A down to VDD+Vpn; when CLK1 goes high, the H1 port can output a voltage of VDD+Vpn, thus completing A function that controls the voltage level boost.
  • Vth is the conduction threshold voltage of M5, generally ranging from 0.5V to 1V
  • Vpn is the forward conduction voltage of the PN junction, which is about 0.7V.
  • the second inverter includes one PMOS transistor and three NMOS transistors, that is, a PMOS transistor M1, NMOS transistors M2, M21, and M22.
  • M2, M21 and M22 three transistors are inverted ratio tubes, which are characterized by long channel length and short width, so that the three inverted ratio tubes can be greatly reduced in the three transistor channels when CLK1 is high.
  • the leakage current greatly slows the leakage of the A point charge on C1, so that the clock voltage boosting circuit can operate at a very low clock frequency.
  • the second inverter includes a PMOS transistor and three NMOS transistors.
  • the second inverter includes a PMOS transistor and a plurality of NMOS transistors connected in series.
  • the inverse ratio tube, wherein the size and/or the number of the inverse tube can be set according to the operating frequency of the clock voltage boosting circuit, and can also be appropriately adjusted and optimized according to the operating frequency of the clock voltage boosting circuit.
  • the second inverter may also include only one PMOS transistor and one NMOS transistor, like the first inverter and the third inverter.
  • the above clock voltage boosting circuit simplifies the circuit structure, and a common PMOS device is used instead of the NPN transistor not in the two CMOS processes.
  • the PMOS device charges the capacitor through the channel current and discharges the capacitor through the forward PN junction. It has reached the role of the original two NPN transistors. Therefore, the devices used in the clock voltage boosting circuit are common devices in the ordinary CMOS process, and the special device is not used, so the cost is lower and the application range is wider.
  • the clock voltage boost circuit optimizes the circuit structure to reduce leakage current, allowing the clock voltage boost circuit to operate at very low clock frequencies.
  • the CMOS sampling switch includes an NMOS transistor M0 and a PMOS transistor M1 and a load capacitor CL.
  • the gate terminal of the NMOS transistor M0 is connected to the first control signal H1
  • the gate terminal of the PMOS transistor M1 is connected to the second control signal N1
  • the source terminals of the NMOS transistor M0 and the PMOS transistor M1 are interconnected and connected to the input signal VIN for sampling
  • the drain terminals of the NMOS transistor M0 and the PMOS transistor M1 are interconnected and connected to the load capacitor CL, and the other end of the load capacitor is grounded.
  • the CMOS sampling switch Based on the first control signal H1 and the second control signal N1, the CMOS sampling switch samples the input signal VIN and outputs a sampling result VOUT.
  • FIG. 3 exemplarily shows only switches that can be used for the clock voltage boosting circuit according to an embodiment of the present invention, and the clock voltage boosting circuit according to an embodiment of the present invention can also be applied to other switches. Furthermore, the clock voltage boosting circuit in accordance with embodiments of the present invention may also be used in other suitable applications.
  • the above clock voltage boosting circuit has a simple structure and flexible use, avoids the possibility of excessive voltage in the circuit node, and improves the reliability of the circuit.
  • the above-mentioned clock voltage boosting circuit occupies a small layout area, and the devices used are conventional devices under the CMOS process, which avoids the use of a higher price process, reduces the number of masks, and is more economical and practical.
  • the above clock voltage boosting circuit allows the circuit to operate at a very low clock frequency by optimizing the structure.

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Abstract

一种时钟电压提升电路，包括：第一反相器，第一反相器的输入端用于输入第一时钟信号；第二反相器，第二反相器的输入端连接到所述第一反相器的输出端，第二反相器的输出端输出用于控制采样开关的第一控制信号，第一时钟信号经过第四反相器、第五反相器和第六反相器后产生用于控制所述采样开关的第二控制信号；第三反相器，第三反相器的输入端连接第二时钟信号，第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号；以及PMOS晶体管，PMOS晶体管的栅端连接到自身的漏端，源端用于连接电源；以及自举电容，自举电容的一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端且连接所述第二反相器，以提升所述第一控制信号的电压。

Description

时钟电压提升电路 技术领域
本发明涉及信号处理技术领域，具体而言涉及一种时钟电压提升电路。
背景技术
在一些高速高精度的信号处理以及转换电路里面，模拟信号在被采样和传输的过程中需要通过一些开关来实现，控制开关通断的信号一般是一组时钟信号，在构成开关的晶体管本身的特性不变的前提下，控制信号的高电平电压越高，开关的导通电阻就越小，从而使得模拟信号通过开关时的速度加快且模拟信号的失真减小。
目前的时钟电压提升电路所产生的开关控制信号的电压通常与待采样信号的电压有关。当用于一些待采样信号的电压范围较大的场合时，时钟电压提升电路会由于控制信号电压过高导致一些可靠性的问题。因此，需要一种时钟电压提升电路将开关控制信号的电压提升幅度限制在一个安全的范围内，以防止可能出现的可靠性问题。
发明内容
根据本申请的各实施例，提供一种时钟电压提升电路，所述时钟电压提升电路包括：第一反相器、第二反相器、第三反相器、自举电容以及PMOS晶体管，其中，所述第一反相器的输入端连接第一时钟信号，所述第一反相器的输出端连接到所述第二反相器的输入端；所述第二反相器的输出端输出用于控制采样开关的第一控制信号，所述第一时钟信号经过第四反相器、第五反相器和第六反相器后产生用于控制所述采样开关的第二控制信号；所述第三反相器的输入端连接第二时钟信号，所述第一时钟信号和所述第二时钟 信号为一组两相不交叠的时钟信号；所述自举电容的一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端；以及所述PMOS晶体管的栅端连接到自身的漏端，源端连接到电源。
另一方面，还提出一种时钟电压提升电路，包括：第一反相器，所述第一反相器的输入端用于输入第一时钟信号；第二反相器，所述第二反相器的输入端连接到所述第一反相器的输出端，所述第二反相器的输出端用于输出电压提升后的时钟信号；第三反相器，所述第三反相器的输入端连接第二时钟信号，所述第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号；PMOS晶体管，所述PMOS晶体管的栅端连接到自身的漏端，源端用于连接电源；及自举电容，一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端且连接所述第二反相器，以提升所述第二反相器的输出端输出的时钟信号的电压。
上述时钟电压提升电路能够避免在电路节点中出现过高电压的可能，提高了电路的可靠性，实现结构简单、使用灵活，占用的版图面积也较小，且使用的器件均为CMOS工艺下的常规器件，避免了使用较高价格的工艺，也减少了掩膜数量，更加经济实用。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
图1是一实施例中时钟电压提升电路的电路示意图；
图2是一实施例中时钟电压提升电路的两相不交叠时钟信号示意图；
图3是一实施例中时钟电压提升电路可用于的CMOS采样开关电路示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个 或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
一实施例中的时钟电压提升电路，包括第一反相器、第二反相器、第三反相器、自举电容以及PMOS晶体管，其中，所述第一反相器的输入端用于输入第一时钟信号，所述第一反相器的输出端连接到所述第二反相器的输入端；所述第二反相器的输出端输出用于控制采样开关的第一控制信号，所述第一时钟信号经过第四反相器、第五反相器和第六反相器后产生用于控制所述采样开关的第二控制信号；所述第三反相器的输入端用于输入第二时钟信号，所述第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号；所述自举电容的一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端且连接所述第二反相器，以提升所述第一控制信号的电压；以及所述PMOS晶体管的栅端连接到自身的漏端，源端连接到电源。
其中，第一反相器、第二反相器、第三反相器均可以包括一个PMOS晶体管和一个NMOS晶体管。在一个示例中，第二反相器可以包括一个PMOS 晶体管和多个NMOS晶体管，其中，所述多个NMOS晶体管为串联连接的倒比管。
上述时钟电压提升电路能够避免在电路节点中出现过高电压的可能，提高了电路的可靠性，实现结构简单、使用灵活，占用的版图面积也较小，且使用的器件均为CMOS工艺下的常规器件，避免了使用较高价格的工艺，也减少了掩膜(mask)数量，更加经济实用。
图1是一实施例中时钟电压提升电路的电路示意图。如图1所示，时钟电压提升电路包括第一反相器、第二反相器、第三反相器、自举电容C1以及PMOS晶体管M5。其中，第一反相器包括PMOS晶体管M3和NMOS晶体管M4，第二反相器包括PMOS晶体管M1和NMOS晶体管M2、M21和M22，M2、M21的衬底接地(GND)，第三反相器包括PMOS晶体管M6和NMOS晶体管M7。
第一反相器的输入端连接第一时钟信号CLK1，第一反相器的输出端连接到第二反相器的输入端；第二反相器的输出端输出用于控制采样开关(例如图3所示的CMOS采样开关)的第一控制信号H1，第一时钟信号CLK1经过第四反相器I5、第五反相器I6和第六反相器I7后产生用于控制该采样开关的第二控制信号N1；第三反相器的输入端连接第二时钟信号CLK2，其中第一时钟信号CLK1和第二时钟信号CLK2为一组两相不交叠的时钟信号(如图2所示)；自举电容C1的一端连接到第三反相器的输出端，另一端连接到PMOS晶体管M5的漏端；PMOS晶体管M5的栅端连接到自身的漏端，源端连接到电源VDD。
上述时钟电压提升电路中，当CLK2为高电平、CLK1为低电平时，充电电流从M5的沟道流将M5的漏端A点的电压充到VDD-Vth；当CLK2和CLK1均为低电平的时候，A点的电压先是瞬间被抬高到2*VDD-Vth，但是由于A点的电压已经高于VDD+Vpn，故此时M5漏端和衬底端的PN结正向导通，电流通过该PN结流向VDD，并很快将A点的电压拉低到VDD+Vpn；当CLK1变为高电平后，H1端口就能输出一个VDD+Vpn的电压，从而完成 了控制电压电平提升的功能。其中，Vth为M5的导通阈值电压，一般为0.5V～1V不等，Vpn是PN结的正向导通电压，大约为0.7V左右。
此外，在图1中，第二反相器包括一个PMOS晶体管和三个NMOS晶体管，即PMOS晶体管M1、NMOS晶体管M2、M21和M22。其中，M2、M21和M22三个晶体管为倒比管，特点是沟道长度很长而宽度很短，这样三个倒比管串联后可以大大降低当CLK1为高电平时这三个晶体管沟道里的漏电流，大大减缓了C1上A点电荷的泄露，从而使得该时钟电压提升电路可以工作在很低的时钟频率下。
在图1中第二反相器包括一个PMOS晶体管和三个NMOS晶体管，在一个实施例中，该第二反相器包括一个PMOS晶体管和多个NMOS晶体管，该多个NMOS晶体管为串联连接的倒比管，其中倒比管的尺寸和/或个数可以根据该时钟电压提升电路的工作频率进行设置，也能够根据时钟电压提升电路的工作频率进行适当的调整优化。
在一个实施例中，第二反相器也可以与第一反相器和第三反相器一样，仅包括一个PMOS晶体管和一个NMOS晶体管。
上述时钟电压提升电路简化了电路结构，采用了常见的一个PMOS器件代替了两个CMOS工艺上所没有的NPN晶体管，PMOS器件通过沟道电流对电容充电并通过正向PN结对电容进行放电，起到了原先两个NPN型晶体管的作用。因此，时钟电压提升电路中使用的器件均为普通CMOS工艺下的常用器件，没有使用特殊器件，所以成本更低，适用范围更广。此外，时钟电压提升电路还可对电路结构进行优化，从而减少漏电流，使得时钟电压提升电路可以在很低的时钟频率下工作。
图3是一实施例中时钟电压提升电路可用于的CMOS采样开关电路示意图。如图3所示，该CMOS采样开关包括一个NMOS晶体管M0和一个PMOS晶体管M1以及一个负载电容CL。其中，NMOS晶体管M0的栅端连接第一控制信号H1，PMOS晶体管M1的栅端连接第二控制信号N1，NMOS晶体管M0和PMOS晶体管M1的源端互连并连接用于采样的输入信号VIN， NMOS晶体管M0和PMOS晶体管M1的漏端互连并连接到负载电容CL，负载电容的另一端接地。基于第一控制信号H1和第二控制信号N1，该CMOS采样开关对输入信号VIN进行采样，输出采样结果VOUT。
图3仅示例性地示出根据本发明实施例的时钟电压提升电路可用于的开关，根据本发明实施例的时钟电压提升电路还可用于其他的开关。此外，根据本发明实施例的时钟电压提升电路还可用于其他合适的场合。
总地来说，上述时钟电压提升电路结构简单、使用灵活，避免在电路节点中出现过高电压的可能，提高了电路的可靠性。此外，上述时钟电压提升电路占用的版图面积也较小，且使用的器件均为CMOS工艺下的常规器件，避免了使用较高价格的工艺，也减少了掩膜数量，更加经济实用。此外，上述时钟电压提升电路通过优化结构可使得该电路能够工作在很低的时钟频率下。
尽管已经参考附图描述了上述示例实施例，但应理解上述示例实施例仅仅是示例性的，并且不意图将本发明的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本发明的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本发明的范围之内。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本发明并帮助理解各个发明方面中的一个或多个，在对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该本发明的 方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施例的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
以上所述，仅为本发明的具体实施方式或对具体实施方式的说明，本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。本发明的保护范围应以权利要求的保护范围为准。

Claims (18)

  1. 一种时钟电压提升电路，包括：
    第一反相器，所述第一反相器的输入端用于输入第一时钟信号；
    第二反相器，所述第二反相器的输入端连接到所述第一反相器的输出端，所述第二反相器的输出端输出用于控制采样开关的第一控制信号，所述第一时钟信号经过第四反相器、第五反相器和第六反相器后产生用于控制所述采样开关的第二控制信号；
    第三反相器，所述第三反相器的输入端用于输入第二时钟信号，所述第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号；
    PMOS晶体管，所述PMOS晶体管的栅端连接到自身的漏端，源端用于连接电源；以及
    自举电容，所述自举电容的一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端且连接所述第二反相器，以提升所述第一控制信号的电压。
  2. 根据权利要求1所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和多个NMOS晶体管，所述多个NMOS晶体管为串联连接的倒比管。
  3. 根据权利要求2所述的时钟电压提升电路，其特征在于，所述倒比管的尺寸和/或个数根据所述时钟电压提升电路的工作频率进行设置。
  4. 根据权利要求2所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和三个NMOS晶体管。
  5. 根据权利要求4所述的时钟电压提升电路，其特征在于，所述倒比管的衬底接地。
  6. 根据权利要求1所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和一个NMOS晶体管。
  7. 根据权利要求1所述的时钟电压提升电路，其特征在于，所述第一反 相器包括一个PMOS晶体管和一个NMOS晶体管。
  8. 根据权利要求1所述的时钟电压提升电路，其特征在于，所述第三反相器包括一个PMOS晶体管和一个NMOS晶体管。
  9. 根据权利要求1所述的时钟电压提升电路，其特征在于，所述采样开关为CMOS采样开关。
  10. 根据权利要求9所述的时钟电压提升电路，其特征在于，所述CMOS采样开关包括一个NMOS晶体管和一个PMOS晶体管以及一个负载电容，所述NMOS晶体管的栅端连接所述第一控制信号，所述PMOS晶体管的栅端连接所述第二控制信号，所述NMOS晶体管和所述PMOS晶体管的源端互连并连接用于采样的输入信号，所述NMOS晶体管和所述PMOS晶体管的漏端互连并连接到所述负载电容。
  11. 一种时钟电压提升电路，包括：
    第一反相器，所述第一反相器的输入端用于输入第一时钟信号；
    第二反相器，所述第二反相器的输入端连接到所述第一反相器的输出端，所述第二反相器的输出端用于输出电压提升后的时钟信号；
    第三反相器，所述第三反相器的输入端用于输入第二时钟信号，所述第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号；
    PMOS晶体管，所述PMOS晶体管的栅端连接到自身的漏端，源端用于连接电源；以及
    自举电容，一端连接到所述第三反相器的输出端，另一端连接到所述PMOS晶体管的漏端且连接所述第二反相器，以提升所述第二反相器的输出端输出的时钟信号的电压。
  12. 根据权利要求11所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和多个NMOS晶体管，所述多个NMOS晶体管为串联连接的倒比管，所述一个PMOS晶体管的栅端和多个NMOS晶体管的栅端作为所述第二反相器的输入端，所述一个PMOS晶体管的漏端作为所述第二反相器的输出端、并串联所述多个NMOS晶体管、通过所述多个NMOS晶体管接地。
  13. 根据权利要求12所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和三个NMOS晶体管。
  14. 根据权利要求12所述的时钟电压提升电路，其特征在于，所述倒比管的衬底接地。
  15. 根据权利要求11所述的时钟电压提升电路，其特征在于，所述第二反相器包括一个PMOS晶体管和一个NMOS晶体管，所述一个PMOS晶体管的栅端和所述NMOS晶体管的栅端作为所述第二反相器的输入端，所述一个PMOS晶体管的漏端连接所述NMOS晶体管的漏端作为所述第二反相器的输出端，所述NMOS晶体管的源端接地。
  16. 根据权利要求11所述的时钟电压提升电路，其特征在于，所述第一反相器包括一个PMOS晶体管和一个NMOS晶体管，所述一个PMOS晶体管的栅端和所述NMOS晶体管的栅端作为所述第一反相器的输入端，所述一个PMOS晶体管的漏端连接所述NMOS晶体管的漏端作为所述第一反相器的输出端，所述NMOS晶体管的源端接地。
  17. 根据权利要求11所述的时钟电压提升电路，其特征在于，所述第三反相器包括一个PMOS晶体管和一个NMOS晶体管，所述一个PMOS晶体管的栅端和所述NMOS晶体管的栅端作为所述第三反相器的输入端，所述一个PMOS晶体管的漏端连接所述NMOS晶体管的漏端作为所述第三反相器的输出端，所述NMOS晶体管的源端接地。
  18. 根据权利要求11所述的时钟电压提升电路，其特征在于，所述第二反相器输出的所述电压提升后的时钟信号用于控制CMOS采样开关。
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