CN111414033A - 一种低压降稳压器和相关方法 - Google Patents

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Abstract

本发明公开了一种低压降稳压器，耦接于接收一时钟信号的一负载电路，并且该低压降稳压器包括一放大器；一功率晶体管，包括一控制端，耦接于所述放大器的一输出端；以及一第一端，耦接于一负输入端的所述放大器和所述负载电路；以及一控制电路，用来根据所述时钟信号控制流过所述功率晶体管的一电流。

Description

一种低压降稳压器和相关方法
技术领域
本发明涉及一种低压降稳压器(Low Dropout Voltage Regulator，LDO)及相关方法，尤其涉及一种低压降稳压器和相关方法，其能够通过基于时钟电路，抑制低压降稳压器的输出电压的波纹(Ripple)。
背景技术
所谓基于时钟电路抑制是指，如逐次逼近寄存器模数转换器(SuccessiveApproximation Register Analog-to-digital Converter，SAR ADC)，闪存模数转换器(Analog-to-digital Converter，ADC)、基于开关的放大器，并且具有低功耗特性。例如，逐次逼近寄存器模数转换器已被广泛使用于各种应用。对于能量问题，逐次逼近寄存器模数转换器可以由一相对低的DC(直流)电压供电。低压降稳压器用来为逐次逼近寄存器模数转换器提供电源。
然而，当时钟信号为低时，逐次逼近寄存器模数转换器吸收更多电流，其导致LDO的输出电压内的波纹(Ripple)，并且可降低逐次逼近寄存器模数转换器的性能。在现有技术中，已经使用了几种方法来抑制波纹。在现有技术中的LDO可以包括具有更大尺寸的功率晶体管，但会导致电路面积的增加。在现有技术中的LDO可以一直增加流过功率晶体管的电流，但会导致功耗的增加。现有技术中的LDO可以扩大连接到逐次逼近寄存器模数转换器的负载电容，但是电路面积也增加。
因此，现有技术有改进的必要。
发明内容
因此，本发明的一主要目的在于提供一种低压降稳压器和相关方法，其能够抑制低压降稳压器的输出电压的波纹(Ripple)，以改善现有技术的缺点。
本发明的实施例公开了一种低压降稳压器，耦接于一负载电路，所述负载电路接收一时钟信号，所述低压降稳压器包括：一放大器；一功率晶体管，包括一控制端，耦接于放大器的一输出端；一第一端，耦接于放大器的第一输入端和负载电路；以及一控制电路，用来根据所述时钟信号，控制流过功率晶体管的一电流。
本发明实施例公开了一种方法，应用于一低压降稳压器，，其特征在于，其中所述低压降稳压器包括：一放大器和一功率晶体管，并且所述功率晶体管包括：一控制端，耦接于所述放大器的一输出端；一第一端，耦接于所述放大器的一第一输入端和接收一时钟信号的一负载电路，所述低压降稳压器方法包括：根据所述时钟信号，控制流过所述功率晶体管的一电流。
附图说明
图1是根据本发明实施例的一低压降稳压器的示意图。
图2是根据本发明实施例的一低压降稳压器的示意图。
图3是根据本发明实施例的一低压降稳压器的示意图。
图4是根据本发明实施例的一低压降稳压器的示意图。
图5是根据本发明实施例的一低压降稳压器的示意图。
图6是根据本发明实施例的一流程的示意图。
图7是现有技术中的一低压降稳压器的示意图。
图8是图7中低压降稳压器的多个信号波形的示意图。
其中，附图标记说明如下：
10、20、30、40、50、70 低压降稳压器
12 功率晶体管
14、24、34、44、54、74 控制电路
16 负载电路
M2、M3、M4、M5、M7、 晶体管
M34
140、240、340、440、540 驱动电路
60 流程
600～604 步骤
CLK 时钟信号
CAC 耦合电容
CC 电容
CL 负载电容
INV 反相器
ILDO、ILDO1、ILDO2、Isink、 电流
ILDO7
OP 运算放大器
RL 负载电阻
T1 第一半周期
T2 第二半周期
VLDO7 电压
VCL 低时钟电压
VCH 高时钟电压
Vripple 波纹
VDD 正电压
VBST 增量电压
VDCS 减量电压
Vc1、Vc2、Vc3、Vc4 控制电压
具体实施方式
图7是现有技术中的一低压降稳压器70的示意图。低压降稳压器70包括一功率晶体管M7和一运算放大器OP，其中一电流ILDO7流过功率晶体管M7。低压降稳压器70耦接于一负载电路16，并且用来向负载电路16提供一输出电压VLDO7。输出电压VLDO7被期待成为稳定的直流(DC)电压。负载电路16接收一时钟信号CLK并从低压降稳压器10一吸收电流Isink。在一实施例中，负载电路16可为逐次逼近寄存器模数转换器。时钟信号CLK和吸收电流Isink的时序图，如图8所示。时钟信号CLK在低时钟电压VCL与高时钟电压VCH之间交替，其中，在一第一半周期T1中，时钟信号CLK保持为低时钟电压VCL，并且在一第二半周期T2中，时钟信号CLK保持保持为高时钟电压VCH。如图8所示的实施例中，负载电路16将在第一半周期T1中(对应于低时钟电压VCL)比在第二半周期T2中(对应于高时钟电压VCH)吸收更多的吸收电流。即，在第一半周期T1中，负载电路16可吸收一第一吸收电流Is1，并且在第二周期T2中，负载电路16可吸收一第二吸收电流Is2，其中第一吸收电流Is1大于第二吸收电流Is2。在第一半周期T1中，额外吸收电流将导致输出电压VLDO7具有一些波纹(Ripple)，在图8中表示为Vripple，因此其降低了负载电路16的性能。例如，负载电路16的动态范围可能因波纹Vripple而缩小，而输出电压VLDO7不如预期的那样稳定。
为了解决波纹问题，本发明的低压降稳压器是增加流过低压降稳压器的功率晶体管的电流，以响应馈入负载电路16的时钟信号CLK。对于负载电路16，在时钟信号CLK的一低状态期间(其中，时钟信号CLK的低状态对应于时钟信号CLK为低时钟电压VCL的第一半周期T1)，吸收更多的电流。当时钟信号CLK为低电平时，本发明的低压降稳压器增加流过功率晶体管的电流，当时钟信号CLK为高电平时，低压降稳压器返回正常电流。
图1是根据本发明实施例的一低压降稳压器10的示意图。低压降稳压器10耦接到负载电路16。低压降稳压器10包括：放大器OP、一功率晶体管12和一控制电路14。功率晶体管12的一控制端耦接于放大器的一输出端。当功率晶体管12是一场效应晶体管(Field-effect Transistor，FET)时，功率晶体管12的控制端可以是一栅极(Gate)；当功率晶体管12是一双极性接面型晶体管(bipolar junction transistor，BJT)时，功率晶体管12的控制端可以是一基极(Base)。以下描述将假设功率晶体管12是场效晶体管，但不限于此。功率晶体管12的第一端耦接于放大器OP的一输入端。假设功率晶体管12是一FET，当功率晶体管12是一N型晶体管时，功率晶体管12的第一端可以是一源极端(Source)；当功率晶体管12是P型晶体管时，功率晶体管12的第一端可以是一漏极端(Drain)。功率晶体管12的第一端连接到负载电路16，以向负载电路16提供输出电压VLDO。功率晶体管12的第一端连接到一负载电阻RL和一负载电容CL。时钟信号CLK和吸收电流Isink绘示在图8中。
控制电路14用来根据时钟信号CLK控制流过功率晶体管12的一电流ILDO。具体而言，控制电路14控制功率晶体管12在第一半周期T1中具有流过其中(即流过功率晶体管12)的第一电流ILDO_1，并且在第二半周期T2中具有流过其中的第二电流ILDO_2，其中，第一电流ILDO_1大于第二电流ILDO_2。即，在第一半周期T1中，电流ILDO将等于第一电流ILDO_1；并且在第二半周期T2中，电流ILDO将等于第二电流ILDO_2，其中ILDO_1>ILDO_2。另一方面，为了控制流过功率晶体管12的电流ILDO，控制电路14产生耦合信号/电压VG到功率晶体管12的控制端，其中耦合信号/电压VG与时钟信号CLK同步。
在一个实施例中，如图1所示，控制电路14包括耦合电容CAC和驱动电路140。驱动电路140接收时钟信号CLK，而时钟信号CLK也被馈送至负载电路16，而耦合电容CAC被耦合在驱动电路140和功率晶体管12的控制端之间。驱动电路140用来驱动耦合电容CAC和电容CC，使得耦合信号/电压VG与时钟信号CLK同步。信号VG与时钟信号CLK同步代表耦合信号VG的边沿时刻(上升沿或下降沿)与时钟信号CLK中的边沿时刻对准，而不考虑时钟信号CLK和耦合信号VG的瞬时期间(transient period)(不论是从高电压到低电压，或从低电压到高电压)。
图2是根据本发明的实施例一低压降稳压器20的示意图。低压降稳压器20类似于低压降稳压器10。在低压降稳压器20中，驱动电路240包括一反相器INV。驱动电路240和耦合电容CAC形成控制电路24。在低压降稳压器20中的功率晶体管M2是NMOS，即N型晶体管，功率晶体管M2的第一端(源极端)耦接于放大器OP的一负输入端(在图2中表示为“-”)。在第一半周期T1中，当时钟信号CLK从高时钟电压VCH(例如，VCH＝VDD，其中VDD为一正电压)转变为低时钟电压VCL(例如，VCL＝0)时，假设反相器INV偏置在0V至VDD之间，在第一半周期T1中，包括反相器INV的驱动电路240会产生从0V到VDD的输出电压Vo。在第一半周期T1中，耦合信号/电压VG将获得一升压/增量电压VBST，其中升压/增量电压VBST可表示为VBST＝(CAC/(CAC+CC))*VDD。因此，在第一半周期T1中，流过功率晶体管M2的电流ILDO将增加。因此，低压降稳压器20的输出电压VLDO内的纹波电压Vripple将被抑制。
图3和图4是分别根据本发明实施例一低压降稳压器30和一低压降稳压器40的示意图。低压降稳压器30和低压降稳压器40类似于低压降稳压器20，其中包含在低压降稳压器30和40内的功率晶体管M3和M4都是NMOS，功率晶体管M3、M4的第一端(源极端)耦接于放大器OP的负输入端。与低压降稳压器20不同的是，驱动电路340包括N型晶体管M34，耦接于提供正电压VDD的正电压源与地之间。如图3所示，晶体管M34可经由电流源(电流源可以简单地为一PMOS或一主动负载)耦接于提供正电压VDD的正电压源。晶体管M34受控于时钟信号CLK控制，以进行导通或截止。当时钟信号CLK为正电压VDD时，晶体管M34导通，并且驱动电路340产生输出电压Vo,M34为0V。在第一半周期T1中，当时钟信号CLK为0V时，晶体管M34截止，驱动电路340产生输出电压Vo,M34为VDD。在图4中，驱动电路440包括一与非门(NAND Gate)NGT，与非门NGT的一输入端接收正电压VDD。值得注意的是，具有接收正电压VDD的输入端的与非门NGT等效于反相器INV，并且驱动电路440的功能类似于驱动电路240。低压降稳压器30和40的其他细节与低压降稳压器20中的其他细节相同，为简洁起见，在此不再叙述。
图5是根据本发明的实施例的低压降稳压器50的示意图。低压降稳压器50类似于低压降稳压器20、30、40。与它们不同的是，低压降稳压器50包括一P型功率晶体管M5和一驱动电路540。驱动电路540包括一缓冲器BF。缓冲器BF的一输出电压Vo具有与时钟信号CLK类似的波形，其中在第一半周期T1中保持低电平。在第一半周期T1中，耦合信号/电压VG将减小一减量电压VDCS，其中减量电压VDCS可表示为VDCS＝(CAC/(CAC+CC))*VDD，其与VBST相同。由于功率晶体管M5是P型，在第一半周期T1中的电流ILDO低压降稳压器也将被增加。另外，功率晶体管M5是PMOS，功率晶体管M5的第一端(漏极端)耦接于放大器OP的正输入端(在图5中表示为“+”)。
简言之，当低压降稳压器内的功率晶体管为N型时，在第一半周期T1中，控制电路产生一第一控制电压Vc1(如具有增量电压VBST的耦合电压VG，如图2所示)至控制功率晶体管的控制端，在第二半周期T2，控制电路产生一第二控制电压Vc1(如不具增量电压VBST的耦合电压VG)至控制功率晶体管的端，其中第一控制电压Vc1高于第二控制电压Vc2。而另一方面，当低压降稳压器内的功率晶体管是P型时，在第一半周期T1中，控制电路产生第三控制电压Vc3(例如，具有减量电压VDCS的耦合电压VG，如图5所示)到功率晶体管的控制端，并且在第二半周期T2中，控制电路产生第四控制电压Vc4(例如，没有减量电压VDCS的耦合电压VG，如图5所示)到功率晶体管的控制端，其中第三控制电压Vc3低于第四控制电压Vc4。
本发明的低压降稳压器的操作可以概括为图6中所示的流程60。流程60可以应用于低压降稳压器10、20、30、40、50。流程60包括以下步骤：
步骤600：开始。
步骤602：用来根据时钟信号CLK，控制流过功率晶体管的电流。
步骤604：结束。
流程60的细节可以参考上面陈述的段落，为简洁起见，在此不再叙述。
值得注意的是，耦合电容CAC和驱动电路不需要很大的电路面积。与现有技术相比，本发明仅需较少的电路面积即可抑制波纹。另外，通过功率晶体管的电流仅在第一半周期T1内增加，而不是一直增加。因此，本发明的低压降稳压器相较于现有低压降稳压器具有较少的功耗。
值得注意的是，以上的实施例用来说明本发明的概念。本领域技术人员可以相应地进行修改和变更，在此不做限定。例如，低压降稳压器10、20、30、40、50是为负载电路16而定制，其中，在时钟信号CLK的低状态/第一半周期T1中吸收更多的吸收电流，在第一半周期T1中增加流过功率晶体管的电流，但不限于此。在时钟信号CLK的高状态/第二半周期T2中，本发明的低压降稳压器可以增加流过功率晶体管的电流，用来在第二半周期T2中吸收更多吸收电流的负载电路。
总之，本发明利用控制电路控制流过功率晶体管的电流，以响应馈入负载电路的时钟信号，从而抑制具有低压降稳压器输出电压内的波纹。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种低压降稳压器，其特征在于，耦接于一负载电路，所述负载电路接收一时钟信号，所述低压降稳压器包括：
一放大器；
一功率晶体管，包括：
一控制端，耦接于所述放大器的一输出端；以及
一第一端，耦接于所述放大器的一第一输入端和所述负载电路；以及
一控制电路，接收该时钟信号，耦接于所述功率晶体管的所述控制端，用来产生一耦合信号，以响应所述时钟信号，控制流过所述功率晶体管的一电流。
2.如权利要求1所述低压降稳压器，其特征在于，所述控制电路控制所述功率晶体管，使得在所述时钟信号的一第一半周期中流过所述功率晶体管的一第一电流大于在所述时钟信号的一第二半周期中流过所述功率晶体管的一第二电流；在所述第一半周期中，所述时钟信号为一第一时钟电压，在所述第二半周期中，所述时钟信号为一第二时钟电压；在所述第一半周期中，所述负载电路吸收一第一吸收电流，在所述第二半周期中，所述负载电路吸收一第二吸收电流，所述第一吸收电流大于所述第二吸收电流。
3.如权利要求2所述低压降稳压器，其特征在于，所述第一时钟电压低于所述第二时钟电压。
4.如权利要求2所述低压降稳压器，其特征在于，所述功率晶体管是一N型晶体管，在所述第一半周期中，所述控制电路产生一第一控制电压至所述功率晶体管的所述控制端；在所述第二半周期中，所述控制电路产生一第二控制电压至所所述功率晶体管的所述控制端，所述第一控制电压高于所述第二控制电压。
5.如权利要求2所述低压降稳压器，其特征在于，所述功率晶体管是一P型晶体管，在所述第一半周期中，所述控制电路产生一第三控制电压至所所述功率晶体管的所述控制端；在所述第二半周期中，所述控制电路产生一第四控制电压至所所述功率晶体管的所述控制端，所述第三控制电压低于所述第四控制电压。
6.如权利要求1所述低压降稳压器，其特征在于，所述控制电路将所述耦合信号传递至所述功率晶体管的所述控制端，所述耦合信号与所述时钟信号同步。
7.如权利要求1所述低压降稳压器，其特征在于，所述控制电路包括一耦合电容，耦接于所述功率晶体管的所述控制端。
8.如权利要求7所述低压降稳压器，其特征在于，所述控制电路包括一驱动电路，耦接于所述耦合电容。
9.如权利要求8所述低压降稳压器，其特征在于，所述驱动电路包括：一反相器。
10.如权利要求8所述低压降稳压器，其特征在于，所述驱动电路包括：一缓冲器。
11.如权利要求8所述低压降稳压器，其特征在于，所述驱动电路包括：一与非门。
12.如权利要求8所述低压降稳压器，其特征在于，所述驱动电路包括：一第二晶体管，所述第二晶体管受控于所述时钟信号而导通或截止。
13.如权利要求1所述低压降稳压器，其特征在于，所述负载电路为一模数转换器。
14.一种方法，应用于一低压降稳压器，其特征在于，所述低压降稳压器包括：一放大器和一功率晶体管，并且所述功率晶体管包括：一控制端，耦接于所述放大器的一输出端；一第一端，耦接于所述放大器的一第一输入端和接收一时钟信号的一负载电路，所述低压降稳压器方法包括：根据所述时钟信号，控制流过所述功率晶体管的一电流。
15.如权利要求14所述的方法，其特征在于，还包括：
控制所述功率晶体管，使得在所述时钟信号的一第一半周期中流过所述功率晶体管的一第一电流大于在所述时钟信号的一第二半周期中流过所述功率晶体管的一第二电流；
其中，在所述第一半周期中，所述时钟信号为一第一时钟电压，在所述第二半周期中，所述时钟信号为一第二时钟电压；
其中，在所述第一半周期中，所述负载电路吸收一第一吸收电流，在所述第二半周期中，所述负载电路吸收一第二吸收电流，所述第一吸收电流低于所述第二吸收电流。
16.如权利要求15所述的方法，其特征在于，所述第一时钟电压低于所述第二时钟电压。
17.如权利要求15所述的方法，其特征在于，所述功率晶体管是一N型晶体管，并且所述方法包括：
在所述第一半周期中，产生一第一控制电压至所述功率晶体管的所述控制端；以及
在所述第二半周期中，产生一第二控制电压至所述功率晶体管的所述控制端，其中所述第一控制电压高于所述第二控制电压。
18.如权利要求15所述的方法，其特征在于，所述功率晶体管是一P型晶体管，并且所述方法包括：
在所述第一半周期中，产生一第三控制电压至所述功率晶体管的所述控制端；以及
在所述第二半周期中，产生一第四控制电压至所述功率晶体管的所述控制端，其中所述第三控制电压低于所述第四控制电压。
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