TWI668562B - 系統晶片 - Google Patents

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Abstract

一種系統晶片。系統晶片包括系統核心邏輯、穩壓器、時脈產生器及系統平衡電路。穩壓器提供操作電壓至系統核心邏輯，且接收電流設定信號，以設定穩壓器為低電流模式或高電流模式。時脈產生器提供參考時脈信號。系統平衡電路，接收參考時脈信號，以提供電流設定信號至穩壓器，並且提供系統時脈信號至系統核心邏輯，其中電流設定信號用以在系統時脈信號致能前設定穩壓器為高電流模式，並且在系統時脈信號致能後設定穩壓器為低電流模式。

Description

系統晶片
本發明是有關於一種系統晶片，且特別是有關於一種低電耗的系統晶片。
穩壓器(voltage regulator)通常是用來將外部輸入電壓降低為較低的操作電壓，以提供作為核心邏輯(Core Logic)電路運作所需要的電源。為了應付輸出負載電流劇烈的變化，穩壓器通常將其偏壓(Bias)電流設計在可以應付這些劇烈變化的需求之上。當系統進入低電壓模式(Low Power Mode)時，輸出負載的電流降至數微安培(uA)甚至數百奈安培(nA)，此時穩壓器本身的偏壓便遠大於輸出負載的電流而不適用於低電耗系統。因此，如何使穩壓器可符合低電耗系統的要求並且可應付負載電流的劇烈變化則成為設計系統晶片的一個重點。
本發明提供一種系統晶片，其透過偏壓電流可變的穩壓器，使穩壓器可符合低電耗系統的要求並且可應付負載電流的劇 烈變化。
本發明的系統晶片，包括系統核心邏輯、穩壓器、時脈產生器及系統平衡電路。穩壓器耦接系統核心邏輯，接收電源電壓，以提供操作電壓至系統核心邏輯，且接收電流設定信號，以設定穩壓器為低電流模式或高電流模式。時脈產生器提供參考時脈信號。系統平衡電路耦接於系統核心邏輯、穩壓器及時脈產生器之間，以接收參考時脈信號，並且依據參考時脈信號提供電流設定信號至穩壓器，以及提供系統時脈信號至系統核心邏輯，其中電流設定信號用以在系統時脈信號致能前設定穩壓器為高電流模式，並且在系統時脈信號致能後設定穩壓器為低電流模式。
基於上述，本發明實施例的系統晶片，在系統時脈信號致能前，穩壓器受控於電流設定信號而操作於高電流模式，因此在系統核心邏輯受系統時脈信號的觸發而啟動時，所增加的負載電流對操作電壓的影響會被降低(亦即抑制)，以確保系統核心邏輯可正常運作。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200‧‧‧系統晶片
110‧‧‧時脈產生器
120、220‧‧‧系統平衡電路
130‧‧‧穩壓器
131‧‧‧電流鏡電路
140‧‧‧系統核心邏輯
210‧‧‧預載負載
AND1‧‧‧第一及閘
AND2‧‧‧第二及閘
AND3‧‧‧第三及閘
DL1‧‧‧第一延遲器
DL2‧‧‧第二延遲器
DL3‧‧‧第三延遲器
DL4‧‧‧第四延遲器
DL5‧‧‧第五延遲器
EN‧‧‧致能端
IBS‧‧‧偏壓電流
ILD‧‧‧負載電流
INT1‧‧‧第一反相器
INT2‧‧‧第二反相器
MIB‧‧‧偏壓模式端
RCLK‧‧‧參考時脈信號
SCLK‧‧‧系統時脈信號
SCS‧‧‧電流設定信號
SEN‧‧‧致能信號
T1、T2、T3‧‧‧期間
VDD‧‧‧電源電壓
VOP‧‧‧操作電壓
圖1為依據本發明一實施例的系統晶片的系統示意圖。
圖2為依據本發明另一實施例的系統晶片的系統示意圖。
圖3為依據本發明另一實施例的系統晶片的波形示意圖。
圖1為依據本發明一實施例的系統晶片的系統示意圖。請參照圖1，在本實施例中，系統晶片100包括時脈產生器110、系統平衡電路120、穩壓器130及系統核心邏輯140。時脈產生器110提供參考時脈信號RCLK，其中參考時脈信號RCLK的頻率小於100kHz。穩壓器130耦接系統核心邏輯140，接收電源電壓VDD，以提供操作電壓VOP至系統核心邏輯140，且穩壓器130的偏壓模式端MIB接收電流設定信號SCS，以設定穩壓器130為低電流模式或高電流模式。
系統平衡電路120耦接於系統核心邏輯140、穩壓器130及時脈產生器110之間，以接收參考時脈信號RCLK，並且依據參考時脈信號RCLK提供電流設定信號SCS至穩壓器130，以及依據參考時脈信號RCLK提供系統時脈信號SCLK至系統核心邏輯140。電流設定信號SCS用以在系統時脈信號SCLK致能前設定穩壓器130為高電流模式，並且在系統時脈信號SCLK致能後設定穩壓器130為低電流模式。
依據上述，在系統時脈信號SCLK致能前(亦即系統時脈信號SCLK的上升緣之前)，穩壓器130受控於電流設定信號SCS而操作於高電流模式，亦即穩壓器130的偏壓電流提高，因此在系統核心邏輯140受系統時脈信號SCLK的觸發而啟動時， 所增加的負載電流對操作電壓VOP的影響會被降低(亦即抑制)，以確保系統核心邏輯140可正常運作。
在本實施例中。系統平衡電路120包括第一延遲器DL1、第二延遲器DL2、第一反相器INT1及第一及閘AND1。第一延遲器DL1具有接收參考時脈信號RCLK的輸入端、以及提供系統時脈信號SCLK的輸出端。第二延遲器DL2具有耦接第一延遲器DL1的輸出端、以及輸出端。第一反相器INT1具有耦接第二延遲器DL2的輸出端的輸入端、以及輸出端。第一及閘AND1具有耦接第一反相器INT1的輸出端及時脈產生器110的多個輸入端、以及提供電流設定信號SCS的輸出端。
依據上述，當參考時脈信號RCLK為禁能(例如設定為接地電壓)時，第一延遲器DL1及第二延遲器DL2會依時序逐個輸出禁能準位(例如為接地電壓)，以致於第一反相器INT1會輸出致能準位(例如電源電壓VDD)。此時，第一及閘AND1輸出具有禁能準位的電流設定信號SCS，以設定穩壓器130為低電流模式。
當參考時脈信號RCLK為致能(例如設定為電源電壓VDD)時，第一及閘AND1輸出具有致能準位的電流設定信號SCS，以設定穩壓器130為高電流模式。此時，第一延遲器DL1及第二延遲器DL2會仍輸出禁能準位。
接著，當第一延遲器DL1輸出具有致能準位的系統時脈信號SCLK時，系統核心邏輯140受系統時脈信號SCLK的觸發 而啟動。接著，當第二延遲器DL2輸出致能準位時，第一反相器INT1會輸出禁能準位，以致於第一及閘AND1輸出具有禁能準位的電流設定信號SCS。依據電流設定信號SCS的準位變化，穩壓器130在系統時脈信號SCLK致能前進入高電流模式，並且在系統時脈信號SCLK致能後切換到為低電流模式，以反應於系統核心邏輯140的負載電流的變化，提供不同的偏壓電流。
在本實施例中，系統平衡電路120是利用數位元件(例如延遲器、及閘等)所構成。並且，第一延遲器DL1的延遲時間大於等於穩壓器130由低電流模式切換至高電流模式的所需時間，並且第一延遲器DL1及第二延遲器DL2的延遲時間的總和會小於等於系統時脈信號SCLK的致能期間的一半。
此外，由於系統時脈信號SCLK的頻率是相同於參考時脈信號RCLK的頻率，因此系統時脈信號SCLK的頻率也同樣小於100kHz。
在本實施例中，穩壓器130內可配置電流鏡電路131，以反應於電流設定信號SCS提供不同的鏡射倍數，藉此提供不同的偏壓電壓。進一步來說，當電流設定信號SCS致能時，電流鏡電路131的鏡射倍數設定為最大值，以使穩壓器130操作為高電流模式；當電流設定信號SCS禁能時，電流鏡電路131的鏡射倍數設定為最小值，以使穩壓器130操作為低電流模式。
圖2為依據本發明另一實施例的系統晶片的系統示意圖。請參照圖1及圖2，在本實施例中，系統晶片200與系統晶片 100的不同之處在於預載負載210及系統平衡電路220，其中相似或相同元件使用相似或相同標號。在此，系統晶片200更包括預載負載210，預載負載210的致能端EN接收致能信號SEN，以對應致能信號SEN而啟動或關閉。其中，致能信號SEN用以在系統時脈信號SCLK致能前且穩壓器130設定為高電流模式後啟動預載負載210，並且致能信號SEN用以在系統時脈信號SCLK致能後關閉預載負載210。
在本實施例中，系統平衡電路220包括第三延遲器DL3、第四延遲器DL4、第五延遲器DL5、第二反相器INT2、第二及閘AND2及第三及閘AND3。第三延遲器DL3具有接收參考時脈信號RCLK的輸入端、以及輸出端。第四延遲器DL4具有耦接第三延遲器DL3的輸出端的輸入端、以及提供系統時脈信號SCLK的輸出端。第五延遲器DL5具有耦接第四延遲器DL4的輸出端的輸入端、以及輸出端。第二反相器INT2具有耦接第五延遲器DL5的輸出端的輸入端、以及輸出端。第二及閘AND2具有耦接第二反相器INT2的輸出端及時脈產生器110的多個輸入端、以及提供電流設定信號SCS的輸出端。第三及閘AND3具有耦接第二反相器INT2的輸出端及第三延遲器DL3的輸出端的多個輸入端、以及提供致能信號SEN的輸出端。
依據上述，當參考時脈信號RCLK為禁能(例如設定為接地電壓)時，第三延遲器DL3、第四延遲器DL4及第五延遲器DL5會依時序逐個輸出禁能準位(例如為接地電壓)，以致第二反 相器INT1會輸出致能準位(例如電源電壓VDD)。此時，第二及閘AND2輸出具有禁能準位的電流設定信號SCS，以設定穩壓器130為低電流模式，並且第三及閘AND3輸出具有禁能準位的致能信號SEN，以關閉預載負載210。
當參考時脈信號RCLK為致能(例如設定為電源電壓VDD)時，第二及閘AND2輸出具有致能準位的電流設定信號SCS，以設定穩壓器130為高電流模式。此時，第三延遲器DL3、第四延遲器DL4及第五延遲器DL5會仍輸出禁能準位。
接著，當第三延遲器DL3輸出致能準位時，第三及閘AND3輸出具有致能準位的致能信號SEN，以啟動預載負載210。接著，當第四延遲器DL4輸出具有致能準位的系統時脈信號SCLK時，系統核心邏輯140受系統時脈信號SCLK的觸發而啟動。接著，當第五延遲器DL5輸出致能準位時，第二反相器INT2會輸出禁能準位，以致於第二及閘AND2輸出具有禁能準位的電流設定信號SCS，且第三及閘AND3輸出具有禁能準位的致能信號SEN。依據電流設定信號SCS及致能信號SEN的準位變化，在系統時脈信號SCLK致能前，穩壓器130進入高電流模式，並且預載負載210會啟動；在系統時脈信號SCLK致能後，穩壓器130切換到為低電流模式，並且預載負載210會關閉，以反應於系統核心邏輯140的負載電流的變化，提供不同的偏壓電流。
在本實施例中，系統平衡電路220是利用數位元件(例如延遲器、及閘等)所構成。並且，第三延遲器DL3的延遲時間 大於等於穩壓器130由低電流模式切換至高電流模式的所需時間，第四延遲器DL4的延遲時間大於等於預載負載210啟動的所需時間，並且第三延遲器DL3、第四延遲器DL4及第五延遲器DL5的延遲時間的總和會小於等於系統時脈信號SCLK的致能期間的一半。
圖3為依據本發明另一實施例的系統晶片的波形示意圖。請參照圖2及圖3，在本實施例中，透過控制系統時脈信號SCLK的時序，使穩壓器130產生調適的偏壓電流，使預載負載210調適地啟動或關閉，以及系統平衡電路220提供調適的系統時脈信號SCLK，藉此達到以低操作頻率操作的低功耗系統的要求，並且能夠節省電路成本及設計複雜性。
如圖2所示電路，其操作方法為，當系統時脈信號SLCK送至系統核心邏輯140前，先將穩壓器130的偏壓電流切換至較大的電流，接著打開預載負載210，以使穩壓器130的輸出級電晶體(未繪示)切換至半開關狀態。最後，才將系統時脈信號SCLK送給系統核心邏輯140。當系統核心邏輯140運作完成後，便可將穩壓器130的偏壓電流切換至小電流，同時關閉預載負載，以達到使用極低功耗的情況下，系統晶片200能夠安全穩定地使用低頻時脈操作的需求。
如圖3所示，實線為本發明實施例系統晶片200的電壓電流波形，虛線為未使用系統晶片200的電壓電流波形，其中操作電壓VOP例如為1.8伏(V)，偏壓電流IBS如例以微安培(μA) 為單元，負載電流ILD如例以毫安培(mA)為單元。
以實線所示波形來看，由於在將系統時脈信號SCLK送至系統核心邏輯140前，穩壓器130的偏壓電流已經被提高來增加響應速度(如期間T1所示)，再加上啟動預載負載電流機制(如期間T2所示)，使得在系統時脈信號SCLK送至系統核心邏輯140時(如期間T3所示)，穩壓器130已經能迅速反應負載電流ILD的劇烈變化，並且在負載電流ILD回復低電流狀態後，將穩壓器130的偏壓電流IBS降低至原來的低電流，並且關閉預載負載210，以降低系統晶片200的整體功耗。相對來說，以虛線所示波形來看，操作電壓VOP可能在負載電流ILD劇烈變化時，穩壓器130會因為響應速度不足，造成巨幅的壓降，進而導致系統核心邏輯140異常而無法正常工作。
綜上所述，本發明實施例的系統晶片，在系統時脈信號致能前，穩壓器受控於電流設定信號而操作於高電流模式，因此在系統核心邏輯受系統時脈信號的觸發而啟動時，所增加的負載電流對操作電壓的影響會被降低(亦即抑制)，以確保系統核心邏輯可正常運作。並且，配合預載負載在系統時脈信號致能前啟動，更抑制負載電流對操作電壓的影響。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (9)

  1. 一種系統晶片，包括：一系統核心邏輯；一穩壓器，耦接該系統核心邏輯，接收一電源電壓，以提供一操作電壓至該系統核心邏輯，且接收一電流設定信號，以設定該穩壓器為一低電流模式或一高電流模式；一時脈產生器，提供一參考時脈信號；以及一系統平衡電路，耦接於該系統核心邏輯、該穩壓器及該時脈產生器之間，以接收該參考時脈信號，並且依據該參考時脈信號提供該電流設定信號至該穩壓器，以及提供一系統時脈信號至該系統核心邏輯，其中該電流設定信號用以在該系統時脈信號致能前設定該穩壓器為該高電流模式，並且在該系統時脈信號致能後設定該穩壓器為該低電流模式，以使該穩壓器依據該高電流模式與該低電流模式來提供不同的偏壓電流給該系統核心邏輯。
  2. 如申請專利範圍第1項所述的系統晶片，其中該系統平衡電路包括：一第一延遲器，具有接收該參考時脈信號的一輸入端及提供該系統時脈信號的一輸出端；一第二延遲器，具有耦接該第一延遲器的該輸出端的一輸入端及一輸出端；一第一反相器，具有耦接該第二延遲器的該輸出端的一輸入端及一輸出端；以及一第一及閘，具有耦接該第一反相器的該輸出端及該時脈產生器的多個輸入端及提供該電流設定信號的一輸出端。
  3. 如申請專利範圍第2項所述的系統晶片，其中該第一延遲器及該第二延遲器的延遲時間的總和小於等於該系統時脈信號的一致能期間的一半。
  4. 如申請專利範圍第1項所述的系統晶片，更包括一預載負載，接收一致能信號，以對應該致能信號而啟動或關閉，其中該致能信號用以在該系統時脈信號致能前啟動該預載負載，並且在該系統時脈信號致能後關閉該預載負載。
  5. 如申請專利範圍第4項所述的系統晶片，其中該系統平衡電路包括：一第三延遲器，具有接收該參考時脈信號的一輸入端及一輸出端；一第四延遲器，具有耦接該第三延遲器的該輸出端的一輸入端及提供該系統時脈信號的一輸出端；一第五延遲器，具有耦接該第四延遲器的該輸出端的一輸入端及一輸出端；一第二反相器，具有耦接該第五延遲器的該輸出端的一輸入端及一輸出端；一第二及閘，具有耦接該第二反相器的該輸出端及該時脈產生器的多個輸入端及提供該電流設定信號的一輸出端；以及一第三及閘，具有耦接該第二反相器的該輸出端及該第三延遲器的該輸出端的多個輸入端及提供該致能信號的一輸出端。
  6. 如申請專利範圍第5項所述的系統晶片，其中該第三延遲器、該第四延遲器及該第五延遲器的延遲時間的總和小於等於該系統時脈信號的一致能期間的一半。
  7. 如申請專利範圍第4項所述的系統晶片，其中該致能信號用以在該穩壓器設定為該高電流模式後啟動該預載負載。
  8. 如申請專利範圍第1項所述的系統晶片，其中該穩壓器具有一電流鏡電路，當該電流設定信號致能時，該電流鏡電路的一鏡射倍數設定為最大值，以使該穩壓器為該高電流模式，當該電流設定信號禁能時，該電流鏡電路的該鏡射倍數設定為最小值，以使該穩壓器為該低電流模式。
  9. 如申請專利範圍第1項所述的系統晶片，其中該系統時脈信號的頻率小於100kHz。
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