CN109765961B - 系统芯片 - Google Patents

系统芯片 Download PDF

Info

Publication number
CN109765961B
CN109765961B CN201811172738.0A CN201811172738A CN109765961B CN 109765961 B CN109765961 B CN 109765961B CN 201811172738 A CN201811172738 A CN 201811172738A CN 109765961 B CN109765961 B CN 109765961B
Authority
CN
China
Prior art keywords
clock signal
delay
output
signal
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811172738.0A
Other languages
English (en)
Other versions
CN109765961A (zh
Inventor
王政治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp
Original Assignee
Nuvoton Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp filed Critical Nuvoton Technology Corp
Publication of CN109765961A publication Critical patent/CN109765961A/zh
Application granted granted Critical
Publication of CN109765961B publication Critical patent/CN109765961B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dc-Dc Converters (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Logic Circuits (AREA)

Abstract

一种系统芯片。系统芯片包括系统核心逻辑、稳压器、时脉产生器及系统平衡电路。稳压器提供操作电压至系统核心逻辑，且接收电流设定信号，以设定稳压器为低电流模式或高电流模式。时脉产生器提供参考时脉信号。系统平衡电路，接收参考时脉信号，以提供电流设定信号至稳压器，并且提供系统时脉信号至系统核心逻辑，其中电流设定信号用以在系统时脉信号使能前设定稳压器为高电流模式，并且在系统时脉信号使能后设定稳压器为低电流模式。

Description

系统芯片
技术领域
本发明是有关于一种系统芯片，且特别是有关于一种低电耗的系统芯片。
背景技术
稳压器(voltage regulator)通常是用来将外部输入电压降低为较低的操作电压，以提供作为核心逻辑(Core Logic)电路运作所需要的电源。为了应付输出负载电流剧烈的变化，稳压器通常将其偏压(Bias)电流设计在可以应付这些剧烈变化的需求之上。当系统进入低电压模式(Low Power Mode)时，输出负载的电流降至数微安培(uA)甚至数百纳安培(nA)，此时稳压器本身的偏压便远大于输出负载的电流而不适用于低电耗系统。因此，如何使稳压器可符合低电耗系统的要求并且可应付负载电流的剧烈变化则成为设计系统芯片的一个重点。
发明内容
本发明提供一种系统芯片，其通过偏压电流可变的稳压器，使稳压器可符合低电耗系统的要求并且可应付负载电流的剧烈变化。
本发明的系统芯片，包括系统核心逻辑、稳压器、时脉产生器及系统平衡电路。稳压器耦接系统核心逻辑，接收电源电压，以提供操作电压至系统核心逻辑，且接收电流设定信号，以设定稳压器为低电流模式或高电流模式。时脉产生器提供参考时脉信号。系统平衡电路耦接于系统核心逻辑、稳压器及时脉产生器之间，以接收参考时脉信号，并且依据参考时脉信号提供电流设定信号至稳压器，以及提供系统时脉信号至系统核心逻辑，其中电流设定信号用以在系统时脉信号使能前设定稳压器为高电流模式，并且在系统时脉信号使能后设定稳压器为低电流模式。
基于上述，本发明实施例的系统芯片，在系统时脉信号使能前，稳压器受控于电流设定信号而操作于高电流模式，因此在系统核心逻辑受系统时脉信号的触发而启动时，所增加的负载电流对操作电压的影响会被降低(亦即抑制)，以确保系统核心逻辑可正常运作。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为依据本发明一实施例的系统芯片的系统示意图。
图2为依据本发明另一实施例的系统芯片的系统示意图。
图3为依据本发明另一实施例的系统芯片的波形示意图。
附图标号：
100、200：系统芯片
110：时脉产生器
120、220：系统平衡电路
130：稳压器
131：电流镜电路
140：系统核心逻辑
210：预载负载
AND1：第一与门
AND2：第二与门
AND3：第三与门
DL1：第一延迟器
DL2：第二延迟器
DL3：第三延迟器
DL4：第四延迟器
DL5：第五延迟器
EN：使能端
IBS：偏压电流
ILD：负载电流
INT1：第一反相器
INT2：第二反相器
MIB：偏压模式端
RCLK：参考时脉信号
SCLK：系统时脉信号
SCS：电流设定信号
SEN：使能信号
T1、T2、T3：期间
VDD：电源电压
VOP：操作电压
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域相关技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护的范围。
图1为依据本发明一实施例的系统芯片的系统示意图。请参照图1，在本实施例中，系统芯片100包括时脉产生器110、系统平衡电路120、稳压器130及系统核心逻辑140。时脉产生器110提供参考时脉信号RCLK，其中参考时脉信号RCLK的频率小于100kHz。稳压器130耦接系统核心逻辑140，接收电源电压VDD，以提供操作电压VOP至系统核心逻辑140，且稳压器130的偏压模式端MIB接收电流设定信号SCS，以设定稳压器130为低电流模式或高电流模式。
系统平衡电路120耦接于系统核心逻辑140、稳压器130及时脉产生器110之间，以接收参考时脉信号RCLK，并且依据参考时脉信号RCLK提供电流设定信号SCS至稳压器130，以及依据参考时脉信号RCLK提供系统时脉信号SCLK至系统核心逻辑140。电流设定信号SCS用以在系统时脉信号SCLK使能前设定稳压器130为高电流模式，并且在系统时脉信号SCLK使能后设定稳压器130为低电流模式。
依据上述，在系统时脉信号SCLK使能前(亦即系统时脉信号SCLK的上升缘之前)，稳压器130受控于电流设定信号SCS而操作于高电流模式，亦即稳压器130的偏压电流提高，因此在系统核心逻辑140受系统时脉信号SCLK的触发而启动时，所增加的负载电流对操作电压VOP的影响会被降低(亦即抑制)，以确保系统核心逻辑140可正常运作。
在本实施例中。系统平衡电路120包括第一延迟器DL1、第二延迟器DL2、第一反相器INT1及第一与门AND1。第一延迟器DL1具有接收参考时脉信号RCLK的输入端、以及提供系统时脉信号SCLK的输出端。第二延迟器DL2具有耦接第一延迟器DL1的输出端、以及输出端。第一反相器INT1具有耦接第二延迟器DL2的输出端的输入端、以及输出端。第一与门AND1具有耦接第一反相器INT1的输出端及时脉产生器110的多个输入端、以及提供电流设定信号SCS的输出端。
依据上述，当参考时脉信号RCLK为禁能(例如设定为接地电压)时，第一延迟器DL1及第二延迟器DL2会依时序逐个输出禁能准位(例如为接地电压)，以致于第一反相器INT1会输出使能准位(例如电源电压VDD)。此时，第一与门AND1输出具有禁能准位的电流设定信号SCS，以设定稳压器130为低电流模式。
当参考时脉信号RCLK为使能(例如设定为电源电压VDD)时，第一与门AND1输出具有使能准位的电流设定信号SCS，以设定稳压器130为高电流模式。此时，第一延迟器DL1及第二延迟器DL2会仍输出禁能准位。
接着，当第一延迟器DL1输出具有使能准位的系统时脉信号SCLK时，系统核心逻辑140受系统时脉信号SCLK的触发而启动。接着，当第二延迟器DL1输出使能准位时，第一反相器INT1会输出禁能准位，以致于第一与门AND1输出具有禁能准位的电流设定信号SCS。依据电流设定信号SCS的准位变化，稳压器130在系统时脉信号SCLK使能前进入高电流模式，并且在系统时脉信号SCLK使能后切换到为低电流模式，以反应于系统核心逻辑140的负载电流的变化，提供不同的偏压电流。
在本实施例中，系统平衡电路120是利用数字元件(例如延迟器、与门等)所构成。并且，第一延迟器DL1的延迟时间大于等于稳压器130由低电流模式切换至高电流模式的所需时间，并且第一延迟器DL1及第二延迟器DL2的延迟时间的总和会小于等于系统时脉信号SCLK的使能期间的一半。
此外，由于系统时脉信号SCLK的频率是相同于参考时脉信号RCLK的频率，因此系统时脉信号SCLK的频率也同样小于100kHz。
在本实施例中，稳压器130内可配置电流镜电路131，以反应于电流设定信号SCS提供不同的镜射倍数，藉此提供不同的偏压电压。进一步来说，当电流设定信号SCS使能时，电流镜电路131的镜射倍数设定为最大值，以使稳压器130操作为高电流模式；当电流设定信号SCS禁能时，电流镜电路131的镜射倍数设定为最小值，以使稳压器130操作为低电流模式。
图2为依据本发明另一实施例的系统芯片的系统示意图。请参照图1及图2，在本实施例中，系统芯片200与系统芯片100的不同之处在于预载负载210及系统平衡电路220，其中相似或相同元件使用相似或相同标号。在此，系统芯片200更包括预载负载210，预载负载210的使能端EN接收使能信号SEN，以对应使能信号SEN而启动或关闭。其中，使能信号SEN用以在系统时脉信号SCLK使能前且稳压器130设定为高电流模式后启动预载负载210，并且使能信号SEN用以在系统时脉信号SCLK使能后关闭预载负载210。
在本实施例中，系统平衡电路220包括第三延迟器DL3、第四延迟器DL4、第五延迟器DL5、第二反相器INT2、第二与门AND2及第三与门AND3。第三延迟器DL3具有接收参考时脉信号RCLK的输入端、以及输出端。第四延迟器DL4具有耦接第三延迟器DL3的输出端的输入端、以及提供系统时脉信号SCLK的输出端。第五延迟器DL5具有耦接第四延迟器DL4的输出端的输入端、以及输出端。第二反相器INT2具有耦接第五延迟器DL5的输出端的输入端、以及输出端。第二与门AND2具有耦接第二反相器INT2的输出端及时脉产生器110的多个输入端、以及提供电流设定信号SCS的输出端。第三与门AND3具有耦接第二反相器INT2的输出端及第三延迟器DL3的输出端的多个输入端、以及提供使能信号SEN的输出端。
依据上述，当参考时脉信号RCLK为禁能(例如设定为接地电压)时，第三延迟器DL3、第四延迟器DL4及第五延迟器DL5会依时序逐个输出禁能准位(例如为接地电压)，以致第二反相器INT1会输出使能准位(例如电源电压VDD)。此时，第二与门AND2输出具有禁能准位的电流设定信号SCS，以设定稳压器130为低电流模式，并且第三与门AND3输出具有禁能准位的使能信号SEN，以关闭预载负载210。
当参考时脉信号RCLK为使能(例如设定为电源电压VDD)时，第二与门AND2输出具有使能准位的电流设定信号SCS，以设定稳压器130为高电流模式。此时，第三延迟器DL3、第四延迟器DL4及第五延迟器DL5会仍输出禁能准位。
接着，当第三延迟器DL3输出使能准位时，第三与门AND3输出具有使能准位的使能信号SEN，以启动预载负载210。接着，当第四延迟器DL4输出具有使能准位的系统时脉信号SCLK时，系统核心逻辑140受系统时脉信号SCLK的触发而启动。接着，当第五延迟器DL5输出使能准位时，第二反相器INT2会输出禁能准位，以致于第二与门AND2输出具有禁能准位的电流设定信号SCS，且第三与门AND3输出具有禁能准位的使能信号SEN。依据电流设定信号SCS及使能信号SEN的准位变化，在系统时脉信号SCLK使能前，稳压器130进入高电流模式，并且预载负载210会启动；在系统时脉信号SCLK使能后，稳压器130切换到为低电流模式，并且预载负载210会关闭，以反应于系统核心逻辑140的负载电流的变化，提供不同的偏压电流。
在本实施例中，系统平衡电路220是利用数字元件(例如延迟器、与门等)所构成。并且，第三延迟器DL3的延迟时间大于等于稳压器130由低电流模式切换至高电流模式的所需时间，第四延迟器DL4的延迟时间大于等于预载负载210启动的所需时间，并且第三延迟器DL3、第四延迟器DL4及第五延迟器DL5的延迟时间的总和会小于等于系统时脉信号SCLK的使能期间的一半。
图3为依据本发明另一实施例的系统芯片的波形示意图。请参照图2及图3，在本实施例中，通过控制系统时脉信号SCLK的时序，使稳压器130产生调适的偏压电流，使预载负载210调适地启动或关闭，以及系统平衡电路220提供调适的系统时脉信号SCLK，藉此达到以低操作频率操作的低功耗系统的要求，并且能够节省电路成本及设计复杂性。
如图2所示电路，其操作方法为，当系统时脉信号SLCK送至系统核心逻辑140前，先将稳压器130的偏压电流切换至较大的电流，接着打开预载负载210，以使稳压器130的输出级晶体管(未绘示)切换至半开关状态。最后，才将系统时脉信号SCLK送给系统核心逻辑140。当系统核心逻辑140运作完成后，便可将稳压器130的偏压电流切换至小电流，同时关闭预载负载，以达到使用极低功耗的情况下，系统芯片200能够安全稳定地使用低频时脉操作的需求。
如图3所示，实线为本发明实施例系统芯片200的电压电流波形，虚线为未使用系统芯片200的电压电流波形，其中操作电压VOP例如为1.8伏(V)，偏压电流IBS如例以微安培(μA)为单元，负载电流ILD如例以毫安培(mA)为单元。
以实线所示波形来看，由于在将系统时脉信号SCLK送至系统核心逻辑140前，稳压器130的偏压电流已经被提高来增加响应速度(如期间T1所示)，再加上启动预载负载电流机制(如期间T2所示)，使得在系统时脉信号SCLK送至系统核心逻辑140时(如期间T3所示)，稳压器130已经能迅速反应负载电流ILD的剧烈变化，并且在负载电流ILD回复低电流状态后，将稳压器130的偏压电流IBS降低至原来的低电流，并且关闭预载负载210，以降低系统芯片200的整体功耗。相对来说，以虚线所示波形来看，操作电压VOP可能在负载电流ILD剧烈变化时，稳压器130会因为响应速度不足，造成巨幅的压降，进而导致系统核心逻辑140异常而无法正常工作。
综上所述，本发明实施例的系统芯片，在系统时脉信号使能前，稳压器受控于电流设定信号而操作于高电流模式，因此在系统核心逻辑受系统时脉信号的触发而启动时，所增加的负载电流对操作电压的影响会被降低(亦即抑制)，以确保系统核心逻辑可正常运作。并且，配合预载负载在系统时脉信号使能前启动，更抑制负载电流对操作电压的影响。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种系统芯片，其特征在于，包括：
一系统核心逻辑；
一稳压器，耦接该系统核心逻辑，接收一电源电压，以提供一操作电压至该系统核心逻辑，且接收一电流设定信号，以设定该稳压器为一低电流模式或一高电流模式，从而抑制负载电流对该操作电压的影响；
一时脉产生器，提供一参考时脉信号；以及
一系统平衡电路，耦接于该系统核心逻辑、该稳压器及该时脉产生器之间，以接收该参考时脉信号，并且依据该参考时脉信号提供该电流设定信号至该稳压器，以及提供一系统时脉信号至该系统核心逻辑，其中该电流设定信号用以在该系统时脉信号使能前设定该稳压器为该高电流模式，并且在该系统时脉信号使能后设定该稳压器为该低电流模式。
2.如权利要求1所述的系统芯片，其特征在于，该系统平衡电路包括：
一第一延迟器，具有接收该参考时脉信号的一输入端及提供该系统时脉信号的一输出端；
一第二延迟器，具有耦接该第一延迟器的该输出端的一输入端及一输出端；
一第一反相器，具有耦接该第二延迟器的该输出端的一输入端及一输出端；以及
一第一与门，具有耦接该第一反相器的该输出端及该时脉产生器的多个输入端及提供该电流设定信号的一输出端。
3.如权利要求2所述的系统芯片，其特征在于，该第一延迟器及该第二延迟器的延迟时间的总和小于等于该系统时脉信号的一使能期间的一半。
4.如权利要求1所述的系统芯片，其特征在于，更包括一预载负载，接收一使能信号，以对应该使能信号而启动或关闭，其中该使能信号用以在该系统时脉信号使能前启动该预载负载，并且在该系统时脉信号使能后关闭该预载负载。
5.如权利要求4所述的系统芯片，其特征在于，该系统平衡电路包括：
一第三延迟器，具有接收该参考时脉信号的一输入端及一输出端；
一第四延迟器，具有耦接该第三延迟器的该输出端的一输入端及提供该系统时脉信号的一输出端；
一第五延迟器，具有耦接该第四延迟器的该输出端的一输入端及一输出端；
一第二反相器，具有耦接该第五延迟器的该输出端的一输入端及一输出端；
一第二与门，具有耦接该第二反相器的该输出端及该时脉产生器的多个输入端及提供该电流设定信号的一输出端；以及
一第三与门，具有耦接该第二反相器的该输出端及该第三延迟器的该输出端的多个输入端及提供该使能信号的一输出端。
6.如权利要求5所述的系统芯片，其特征在于，该第三延迟器、该第四延迟器及该第五延迟器的延迟时间的总和小于等于该系统时脉信号的一使能期间的一半。
7.如权利要求4所述的系统芯片，其特征在于，该使能信号用以在该稳压器设定为该高电流模式后启动该预载负载。
8.如权利要求1所述的系统芯片，其特征在于，该稳压器具有一电流镜电路，当该电流设定信号使能时，该电流镜电路的一镜射倍数设定为最大值，以使该稳压器为该高电流模式，当该电流设定信号禁能时，该电流镜电路的该镜射倍数设定为最小值，以使该稳压器为该低电流模式。
9.如权利要求1所述的系统芯片，其特征在于，该系统时脉信号的频率小于100kHz。
CN201811172738.0A 2017-11-09 2018-10-09 系统芯片 Active CN109765961B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW106138735A TWI668562B (zh) 2017-11-09 2017-11-09 系統晶片
TW106138735 2017-11-09

Publications (2)

Publication Number Publication Date
CN109765961A CN109765961A (zh) 2019-05-17
CN109765961B true CN109765961B (zh) 2020-10-27

Family

ID=66327257

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811172738.0A Active CN109765961B (zh) 2017-11-09 2018-10-09 系统芯片

Country Status (3)

Country Link
US (1) US10551862B2 (zh)
CN (1) CN109765961B (zh)
TW (1) TWI668562B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11340641B2 (en) * 2018-11-07 2022-05-24 Mediatek Inc. Hybrid voltage regulator using bandwidth suppressed series regulator and associated voltage regulating method
US10606294B1 (en) * 2019-01-06 2020-03-31 Novatek Microelectronics Corp. Low dropout voltage regulator and related method
TWI720864B (zh) * 2020-04-06 2021-03-01 新唐科技股份有限公司 多電壓晶片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1484784A (zh) * 2000-08-21 2004-03-24 英特尔公司 具有可调工作模式的装置及其方法
CN102473030A (zh) * 2009-07-02 2012-05-23 高通股份有限公司 温度补偿自适应电压按比例调整器(avs)、系统和方法
CN103713726A (zh) * 2014-01-08 2014-04-09 闽南师范大学 一种具有省电工作模式的单片机系统
CN105589501A (zh) * 2014-10-24 2016-05-18 瑞昱半导体股份有限公司 节能的控制芯片及其控制系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI493330B (zh) 2009-03-24 2015-07-21 Nuvoton Technology Corp 電源控制裝置及電源控制系統
CN101924536B (zh) * 2009-06-12 2012-05-02 昂宝电子（上海）有限公司 用于ccfl驱动系统的突发模式调光控制的低频振荡器
CN104271880A (zh) * 2011-05-24 2015-01-07 快帽系统公司 用于高温应用的具有可再充电能量存储器的电力系统
TWI502302B (zh) 2013-10-16 2015-10-01 Ind Tech Res Inst 穩壓器及其控制方法
TWI533580B (zh) * 2014-10-17 2016-05-11 瑞昱半導體股份有限公司 節能之控制晶片及其控制系統
JP6683515B2 (ja) * 2016-03-23 2020-04-22 株式会社メガチップス 信号生成装置及びレギュレータの出力電圧の変動抑制方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1484784A (zh) * 2000-08-21 2004-03-24 英特尔公司 具有可调工作模式的装置及其方法
CN102473030A (zh) * 2009-07-02 2012-05-23 高通股份有限公司 温度补偿自适应电压按比例调整器(avs)、系统和方法
CN103713726A (zh) * 2014-01-08 2014-04-09 闽南师范大学 一种具有省电工作模式的单片机系统
CN105589501A (zh) * 2014-10-24 2016-05-18 瑞昱半导体股份有限公司 节能的控制芯片及其控制系统

Also Published As

Publication number Publication date
TW201918825A (zh) 2019-05-16
US20190138043A1 (en) 2019-05-09
CN109765961A (zh) 2019-05-17
US10551862B2 (en) 2020-02-04
TWI668562B (zh) 2019-08-11

Similar Documents

Publication Publication Date Title
CN109765961B (zh) 系统芯片
EP0569658B1 (en) Signals generator having not-overlapping phases and high frequency
KR100487536B1 (ko) 파워-온 리셋 회로
US6570367B2 (en) Voltage generator with standby operating mode
KR960003529B1 (ko) 반도체 메모리 장치의 칩 초기화 신호 발생회로
CN107342685B (zh) Dcdc转换器
US9819332B2 (en) Circuit for reducing negative glitches in voltage regulator
JP2008099203A (ja) レベルシフタ回路
US20210157350A1 (en) Switchable power supply
CN101604549B (zh) 电路及运行电路的方法
KR20140079008A (ko) 파워 온 리셋 회로
US20140266306A1 (en) High speed dynamic latch
KR100894490B1 (ko) 반도체 메모리장치의 내부전압 생성회로
US10139850B2 (en) Analog boost circuit for fast recovery of mirrored current
EP3057236B1 (en) Driver circuit for single wire protocol slave unit
US9362819B1 (en) Single capacitor, controlled output, inverter based positive/negative charge pump
US10826467B1 (en) High-accuracy dual-mode free running oscillator
US10886774B2 (en) Method and apparatus to switch power supply for low current standby operation
JP2001339285A (ja) パワーオフ検出回路
US10868467B1 (en) Pump circuit, pump device, and operation method of pump circuit
KR102627170B1 (ko) 전류 제한회로
US20230288950A1 (en) Switchable power supply
KR20090098441A (ko) 파워 온 리셋 회로
KR20230093770A (ko) 시퀀스 신호 발생기 및 그 동작 방법
KR20220122495A (ko) 전원 관리 회로, 시스템-온-칩 디바이스 및 전원 관리 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant