WO2019106989A1 - 表示装置及び電子機器 - Google Patents

Abstract

本開示の表示装置は、画素が行列状に配置されて成る画素アレイ部、画素列毎に一対のデータ線が配線されて成るデータ線群、一対のデータ線の一方に正相のデータ信号を供給し、一対のデータ線の他方に正相のデータ信号とは逆相のデータ信号を供給するデータ線駆動回路、及び、一対のデータ線のそれぞれに対して設けられ、データ線駆動回路から一対のデータ線に供給される正相のデータ信号及び逆相のデータ信号を処理する補助駆動回路を備え、補助駆動回路は、正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持つ。また、本開示の電子機器は、上記の構成の表示装置を有する。

Description

表示装置及び電子機器

　本開示は、表示装置及び電子機器に関する。

　表示装置の駆動方式として、デジタル化された映像信号によって画素を駆動するデジタル駆動方式がある。デジタル駆動方式の表示装置では、画素が行列状に配置されて成る画素アレイ部の画素列毎に配線された一対のデータ線の一方に正相のデータ信号を供給し、他方に正相のデータ信号とは逆相のデータ信号を供給することで、画素への映像信号の書き込みが行われる（例えば、特許文献１参照）。

特開２０１３－６８８３７号公報

　特許文献１に記載の表示装置では、画素列毎に一対のデータ線が配線されて成るデータ線群の各データ線の一方の端部側にデータ線駆動回路を配置し、当該データ線駆動回路によって一対のデータ線を駆動し、画素に映像信号を書き込むようにしている。しかしながら、データ線群の各データ線の一方の端部側に配置されたデータ線駆動回路による駆動の場合、データ線群の各データ線の他方の端部側の画素までの、データ線駆動回路からの距離が遠くなるため、当該画素の駆動速度が遅くなり、画質低下の一因となる。

　そこで、本開示は、画素アレイ部の全体に亘って画素の駆動速度の均一化を図り、表示画像の画質を向上することができる表示装置及び当該表示装置を有する電子機器を提供することを目的とする。

　上記の目的を達成するための本開示の表示装置は、
　画素が行列状に配置されて成る画素アレイ部、
　画素列毎に一対のデータ線が配線されて成るデータ線群、
　一対のデータ線の一方に正相のデータ信号を供給し、一対のデータ線の他方に正相のデータ信号とは逆相のデータ信号を供給するデータ線駆動回路、及び、
　一対のデータ線のそれぞれに対して設けられ、データ線駆動回路から一対のデータ線に供給される正相のデータ信号及び逆相のデータ信号を処理する補助駆動回路を備え、
　補助駆動回路は、正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持つ。

　また、上記の目的を達成するための本開示の電子機器は、上記の構成の表示装置を有する。

図１は、本開示の技術が適用される表示装置のシステム構成の一例を示すブロック図である。 図２は、画素毎の駆動回路の回路例を示す回路図である。 図３は、本開示の技術が適用される表示装置の書き込み時の波形イメージを示す波形図である。 図４は、参考例１に係る表示装置のシステム構成を示すブロック図である。 図５は、参考例２に係る表示装置のシステム構成を示すブロック図である。 図６は、本開示の実施形態に係る表示装置のシステム構成の一例を示すブロック図である。 図７は、実施例１に係る補助駆動回路の回路例を示す回路図である。 図８は、実施例１に係る補助駆動回路の回路動作を説明するための波形図である。 図９は、実施例２に係る補助駆動回路の回路例を示す回路図である。 図１０は、実施例２に係る補助駆動回路の回路動作を説明するための波形図である。 図１１は、実施例３に係る補助駆動回路の回路例を示すブロック図である。 図１２は、実施例３に係る補助駆動回路の回路動作を説明するための波形図である。 図１３は、本開示の液晶表示装置（液晶パネル）を用いる３板式投射型表示装置の光学系の概略を示す構成図である。

　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の表示装置及び電子機器、全般に関する説明
２．本開示の技術が適用される表示装置
　２－１．システム構成
　２－２．画素構成
　２－３．表示装置の動作
　　２－３－１．基本動作
　　２－３－２．問題点
３．参考例１（画素アレイ部を挟んで両側にデータ線駆動回路を配置する例）
４．参考例２（データ線駆動回路と反対側にラッチ回路を配置する例）
５．実施形態に係る表示装置
　５－１．システム構成
　５－２．表示装置の動作
　５－３．実施例１
　５－４．実施例２
　５－５．実施例３
６．変形例
７．本開示の電子機器（投射型表示装置の例）
８．本開示がとることができる構成

＜本開示の表示装置及び電子機器、全般に関する説明＞
　本開示の表示装置及び電子機器にあっては、補助駆動回路について、一対のデータ線毎に少なくとも一個設けられている構成とすることができる。また、データ線駆動回路がデータ線群の各データ線の一方の端部側に配置されているとき、補助駆動回路については、少なくとも、データ線群の各データ線の他方の端部側に配置されている構成とすることができる。更に、補助駆動回路について、データ線群の各データ線の一方の端部と他方の端部との中間部に配置されている構成とすることもできる。更に、補助駆動回路について、正相のデータ信号用の正相側回路部と、逆相のデータ信号用の逆相側回路部とから成る構成とすることもできる。

　また、本開示の表示装置及び電子機器にあっては、正相側回路部及び逆相側回路部の各々について、前段のインバータ回路及び後段のインバータ回路を有する構成とすることができる。ここで、正相のデータ信号が供給されるデータ線の電位をＶＤ、逆相のデータ信号が供給されるデータ線の電位をＶＸＤとし、正相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_a2}、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b1}とするとき、
　補助駆動回路は、ＶＤ＞ＶＸＤの場合、
　　ＶＤ＞ＶＸＤ＋Ｖth_{_b1}、又は、ＶＤ＞ＶＸＤ＋Ｖth_{_a2}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う構成とすることもできる。更に、正相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_a1}、逆相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_b2}とするとき、
　補助駆動回路は、ＶＤ＜ＶＸＤの場合、
　　ＶＤ＜ＶＸＤ－Ｖth_{_a1}、又は、ＶＤ＜ＶＸＤ－Ｖth_{_b2}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う構成とすることもできる。

　あるいは又、本開示の表示装置及び電子機器にあっては、正相側回路部及び逆相側回路部の各々について、第１の駆動信号によって駆動される前段のインバータ回路、及び、第２の駆動信号によって駆動される後段のインバータ回路を有する構成とすることができる。ここで、正相のデータ信号が供給されるデータ線の電位をＶＤ、逆相のデータ信号が供給されるデータ線の電位をＶＸＤ、第１の駆動信号をＶＧＮ、第２の駆動信号をＶＧＰとし、正相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_a2}、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b1}とするとき、
　補助駆動回路は、ＶＤ＞ＶＸＤの場合、
　　ＶＤ＞ＶＧＰ＋Ｖth_{_a2}、又は、ＶＸＤ＜ＶＧＮ－Ｖth_{_b1}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う構成とすることができる。更に、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b2}、正相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_a1}とするとき、
　補助駆動回路は、ＶＤ＜ＶＸＤの場合、
　　ＶＸＤ＞ＶＧＰ＋Ｖth_{_b2}、又は、ＶＤ＜ＶＧＮ－Ｖth_{_a1}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う構成とすることができる。

　あるいは又、本開示の表示装置及び電子機器にあっては、補助駆動回路は、第１の電源電圧及び第１の電源電圧の１／２以下の電圧値の第２の電源電圧を用い、正相側回路部及び逆相側回路部の各々について、第２の電源電圧で動作し、正相のデータ信号／逆相のデータ信号と所定の駆動信号とを入力とするＮＯＲ回路、及び、第１の電源電圧で動作し、ＮＯＲ回路の出力の高レベルを第２の電源電圧のレベルから第１の電源電圧のレベルにシフトするレベルシフト回路を有する構成とすることができる。このとき、補助駆動回路は、ＶＤ＞ＶＸＤの場合、データ線の電位ＶＤが正相側回路部のＮＯＲ回路のロジック閾値を下回った時点から動作を開始する構成とすることができる。更に、補助駆動回路は、ＶＤ＜ＶＸＤの場合、データ線の電位ＶＸＤが逆相側回路部のＮＯＲ回路のロジック閾値を下回った時点から動作を開始する構成とすることができる。

　上述した好ましい構成を含む本開示の表示装置及び電子機器にあっては、一対のデータ線のそれぞれに対して設けられ、一対のデータ線同士を選択的に短絡する短絡回路を備える構成とすることもできる。そして、短絡回路について、データ線駆動回路から一対のデータ線に対して正相のデータ信号及び逆相のデータ信号の供給が行われる前に一旦、一対のデータ線同士を短絡状態とし、一対のデータ線間の電位を正相の電位と逆相の電位との中間電位に設定した後、短絡状態を解除する構成とすることもできる。また、データ線駆動回路について、短絡回路によって一対のデータ線同士が短絡される前に一対のデータ線をハイインピーダンス状態にし、短絡回路による短絡状態の解除後、一対のデータ線に対して正相のデータ信号及び逆相のデータ信号の少なくとも一方の供給を行う構成とすることもできる。

　また、上述した好ましい構成を含む本開示の表示装置及び電子機器にあっては、補助駆動回路について、短絡回路の短絡動作に同期して、正相のデータ信号及び逆相のデータ信号の保持動作を行う構成とすることもできる。

＜本開示の技術が適用される表示装置＞
　先ず、本開示の技術が適用される表示装置について説明する。本開示の技術が適用される表示装置は、駆動方式として、デジタル化された映像信号、例えばパルス幅変調（ＰＷＭ；Pulse Width Modulation）して得たデジタル映像信号によって画素を駆動するデジタル駆動方式の表示装置である。

［システム構成］
　図１は、本開示の技術が適用される表示装置のシステム構成の一例を示すブロック図である。ここでは、本開示の技術が適用される表示装置として、液晶表示装置を例に挙げて説明する。液晶表示装置は、２枚の基板が対向配置され、これら２枚の基板間に液晶材料（液晶層）が封入されて成るパネル構造（液晶パネル）となっている。

　図１に示すように、本液晶表示装置は、画素１０が行列状に配置されて成る画素アレイ部２０、ゲート線駆動回路３０、及び、データ線駆動回路４０を有するシステム構成となっている。画素アレイ部２０のｍ行ｎ列の画素配列に対し、第１の方向である行方向に沿って画素行毎に、ゲート線２１₁～２１_m（以下、総称して「ゲート線２１」と記述する場合がある）が配線されてゲート線群を構成している。

　また、ｍ行ｎ列の画素配列に対し、第２の方向である列方向に沿って画素列毎に、一対のデータ線２２₁／２３₁～２２_n／２３_n（以下、総称して「一対のデータ線２２／２３」と記述する場合がある）が配線されてデータ線群を構成している。ゲート線群とデータ線群とは、電気的に絶縁されている。

　ゲート線駆動回路３０及びデータ線駆動回路４０は、画素アレイ部２０の周囲に配置されている。ゲート線駆動回路３０は、ゲート線群の各ゲート線２１₁～２１_mの一方の端部側に設けられており、これらゲート線２１₁～２１_mに対して適宜、ゲート信号Ｇ₁～Ｇ_m（以下、総称して「ゲート信号Ｇ」と記述する場合がある）を供給する。ゲート信号Ｇは、画素アレイ部２０の各画素１０を行単位で順次駆動する走査信号である。

　データ線駆動回路４０は、データ線群の各一対のデータ線２２₁／２３₁～２２_n／２３_nの一方の端部側に設けられている。データ線駆動回路４０には、数百～数千本の信号線５０を通して外部から映像信号が供給される。データ線駆動回路４０は、画素アレイ部２０の各画素１０に対して行方向（第１の方向）に順次、信号線５０を通して供給される映像信号に基づく画像データ信号（階調信号）を供給することにより、画素１０に映像信号を書き込む。

　より具体的には、データ線駆動回路４０は、一対のデータ線２２／２３の一方（データ線２２）に対して正相のデータ信号Ｄ₁～Ｄ_n（以下、総称して「正相のデータ信号Ｄ」と記述する場合がある）を供給する。また、データ線駆動回路４０は、一対のデータ線２２／２３の他方（データ線２３）に対して正相のデータ信号と逆相のデータ信号ＸＤ₁～ＸＤ_n（以下、総称して「逆相のデータ信号ＸＤ」と記述する場合がある）を供給する。

　画素アレイ部２０の各画素１０は、ゲート線２１と一対のデータ線２２／２３とが交差する部分に配置されている。そして、各画素１０は、一対のデータ線２２／２３の両方に接続され、正相のデータ信号Ｄと逆相のデータ信号ＸＤとの差動による映像信号の書き込みが行われるようになっている。本液晶表示装置は、例えばパルス幅変調（ＰＷＭ）して得たデジタル映像信号によるデジタル駆動方式であり、例えば論理「０」，「１」のデジタル値で映像信号が書き込まれるようになっている。

　本液晶表示装置は、画素アレイ部２０の周辺回路として、短絡回路６０₁～６０_n（以下、総称して「短絡回路６０」と記述する場合がある）を有するシステム構成となっている。短絡回路６０は、例えば、画素アレイ部２０とデータ線駆動回路４０との間に配置されている。短絡回路６０は、一対のデータ線２２₁／２３₁～２２_n／２３_nのそれぞれに対して設けられ、一対のデータ線２２₁／２３₁～２２_n／２３_n同士を選択的に短絡する。

　より具体的には、短絡回路６０は、画素アレイ部２０の各画素１０に対して映像信号の書き込みが行われる前に一旦、一対のデータ線２２／２３同士を短絡状態とし、一対のデータ線２２／２３間の電位を正相の電位と逆相の電位との中間の電位にする。しかる後、短絡回路６０は、一対のデータ線２２／２３同士の短絡状態を解除して、データ線駆動回路４０による画素１０に対する映像信号の書き込みを可能にする。

　短絡回路６０によって一対のデータ線２２／２３同士が短絡される前に、データ線駆動回路４０は、一対のデータ線２２／２３をハイインピーダンス状態にする。そして、データ線駆動回路４０は、短絡回路６０によって一対のデータ線２２／２３同士の短絡状態が解除された後、画素１０に対して映像信号の書き込みを行う。

［画素構成］
　図２は、画素１０毎の駆動回路の回路例を示す回路図である。図２に示すように、画素１０は、画素電極７１と対向電極７２との間に液晶材料（液晶層）７３が封入されて成る液晶容量７０を有している。画素電極７１は、互いに対向配置されて液晶パネルを形成する２枚の基板の一方、具体的には、画素基板（図示せず）上にマトリクス状に設けられている。画素基板としては、半導体基板あるいは絶縁基板を例示することができる。対向電極７２は、２枚の基板の他方、具体的には、半導体基板あるいは絶縁基板から成る画素基板と対向配置された対向基板（図示せず）上に、画素アレイ部２０の各画素１０に共通の電極として設けられている。

　画素１０は、液晶容量７０を駆動するための回路素子として、第１のトランスファゲート１１、第２のトランスファゲート１２、第３のトランスファゲート１３、第４のトランスファゲート１４、第１のインバータ回路１５、及び、第２のインバータ回路１６を有する回路構成となっている。

　第１のトランスファゲート１１は、ゲート線２１にゲート電極が接続され、一方のデータ線２２に一方のソース／ドレイン電極が接続されている。第２のトランスファゲート１２は、ゲート線２１にゲート電極が接続され、他方のデータ線２３に一方のソース／ドレイン電極が接続されている。

　第１のインバータ回路１５は、第１のトランスファゲート１１の他方のソース／ドレイン電極に入力端が接続され、第２のトランスファゲート１２の他方のソース／ドレイン電極に出力端が接続されている。第２のインバータ回路１６は、第２のトランスファゲート１２の他方のソース／ドレイン電極に入力端が接続され、第１のトランスファゲート１１の他方のソース／ドレイン電極に出力端が接続されている。

　すなわち、第１のインバータ回路１５の入力端と第２のインバータ回路１６の出力端とが第１のトランスファゲート１１の他方のソース／ドレイン電極に共通に接続され、第１のインバータ回路１５の出力端と第２のインバータ回路１６の入力端とが第２のトランスファゲート１２の他方のソース／ドレイン電極に共通に接続されている。

　第３のトランスファゲート１３及び第４のトランスファゲート１４は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の回路構成となっている。第３のトランスファゲート１３の第１の端子は、第１のトランスファゲート１１と第１のインバータ回路１５及び第２のインバータ回路１６との共通接続ノードに接続されている。第４のトランスファゲート１４の第１の端子は、第２のトランスファゲート１２と第１のインバータ回路１５及び第２のインバータ回路１６との共通接続ノードに接続されている。

　液晶容量７０の画素電極７１は、第３のトランスファゲート１３の第２の端子と第４のトランスファゲート１４の第２の端子との共通接続ノードに接続されている。対向電極７２には、共通電位Ｖ_comが印加される。

［表示装置の動作］
（基本動作）
　次に、上記構成の本開示の技術が適用される表示装置の動作について、図３を参照して説明する。図３は、本開示の技術が適用される表示装置の書き込み時の波形イメージを示す波形図である。図３には、一対のデータ線２２／２３の電位、ゲート線２１の電位、電源・グランド電位、電源電位、及び、グランド電位の波形イメージを示している。

　Ａ期間中のＡ₁期間、Ｂ期間中のＢ₁期間に、短絡回路６０の作用により、一対のデータ線２２／２３同士を短絡させる。一対のデータ線２２／２３同士が短絡状態になることにより、一対のデータ線２２／２３間の電位が正相の電位と逆相の電位との中間の電位となる。一対のデータ線２２／２３同士を短絡状態とする前の一対のデータ線２２／２３の電位は常に、一方がＨレベル（高レベル）、他方がＬレベル（低レベル）という関係にあるため、短絡後の中間電位は｛（１／２）×（Ｈレベル＋Ｌレベル）｝となる。

　この短絡回路６０によって一対のデータ線２２／２３同士が短絡される前に、一対のデータ線２２／２３が接続されるデータ線駆動回路４０の出力端をハイインピーダンス状態としておく。このようにすることで、一対のデータ線２２／２３同士が短絡されたとき、データ線駆動回路４０の出力端が短絡状態となることを防ぐことができる。

　一対のデータ線２２／２３の電位が中間電位となった後のＡ₂期間、Ｂ₂期間では、短絡回路６０による一対のデータ線２２／２３同士の短絡状態を解除する。この短絡状態の解除後、データ線駆動回路４０から一対のデータ線２２／２３に対してデータ信号Ｄ／ＤＸを供給し、一対のデータ線２２／２３の充放電を完了させ、その後ゲート信号ＧをＨレベルとし、画素１０へデータ信号Ｄ／ＤＸの書き込みを行う。

　上述した一連の動作によれば、一対のデータ線２２／２３の電位の変化は、一対のデータ線２２／２３に書き込むデータ信号Ｄ／ＤＸにより、Ａ期間・Ｂ期間でデータ信号Ｄとデータ信号ＤＸの変化の方向が変わるだけである。従って、一対のデータ線２２／２３の電位の変化は、常に同じ中間電位から一方が電源レベル（電源電圧Ｖ_cc）への変化、他方がグランドレベル（接地電位）への変化をすることになる。

　これにより、一対のデータ線２２／２３の充放電を担う電源・グランドの電流もＡ期間とＢ期間で差がなくなり、電源・グランド電位の変動も同様にＡ期間とＢ期間で差がなくなる。結果として、映像信号の書き込み時のデータ線群の充放電電流による電源電位及びグランド電位の変動による画質劣化を低減することができる。

　尚、上記の構成の表示装置の例では、１つの画素１０に対し一対のデータ線２２／２３の両方を接続し、１つの画素１０に正相のデータ信号Ｄ及び逆相のデータ信号ＤＸを印加して差動による映像信号の書き込みを行う構成としたが、この構成に限られるものではない。すなわち、１つの画素１０に対し一対のデータ線２２／２３の一方のみを接続し、１つの画素１０に正相のデータ信号Ｄ及び逆相のデータ信号ＤＸの一方のみを印加することで、映像信号の書き込みを行うようにしてもよい。この場合、第２の方向（列方向）において、１画素毎に正相のデータ信号Ｄと逆相のデータ信号ＤＸとが交互に映像信号として書き込まれることになる。

　また、上記の構成の表示装置の例では、短絡回路６０（６０₁～６０_n）をデータ線駆動回路４０側に配置する構成としたが、データ線駆動回路４０とは反対側に配置するようにしてもよいし、画素アレイ部２０を挟んで両側に配置するようにしてもよい。

（問題点）
　上述した本開示の技術が適用される表示装置では、データ線群の各データ線２２／２３の一方の端部側にデータ線駆動回路４０を配置し、当該データ線駆動回路４０によって一対のデータ線２２／２３を駆動し、画素１０に映像信号を書き込む構成を採っている。この構成の場合、データ線群の各データ線２２／２３の他方の端部側の画素１０までの、データ線駆動回路４０からの距離が遠くなる。これにより、データ線駆動回路４０から遠い画素１０の駆動速度が遅くなるため、画質低下の一因となる。

＜参考例１＞
　データ線駆動回路４０から遠い画素１０の駆動速度の遅延を解消するために、画素アレイ部２０を挟んで両側にデータ線駆動回路４０を配置する構成を採ることが考えられる。この構成を採る表示装置を参考例１として以下に説明する。参考例１に係る表示装置のシステム構成を図４に示す。

　図４に示すように、参考例１に係る表示装置は、画素列毎に一対のデータ線２２／２３が配線されて成るデータ線群の各データ線の一方の端部側にデータ線駆動回路４０Ａが配置され、データ線群の各データ線の他方の端部側にデータ線駆動回路４０Ｂが配置された構成となっている。すなわち、第２の方向（列方向）において、画素アレイ部２０を挟んで両側に、データ線駆動回路４０Ａとデータ線駆動回路４０Ｂとが配置された構成となっている。

　参考例１に係る表示装置によれば、データ線群の各一対のデータ線２２／２３を、その両端部側から駆動することができるため、一方側から駆動する図１の表示装置に比べて、画素アレイ部２０の全体に亘って画素１０の駆動速度の均一化を図ることができるというメリットがある。その反面、画素アレイ部２０を挟んで両側に、データ線駆動回路４０Ａ及びデータ線駆動回路４０Ｂを配置することで、数百～数千本の信号線５０の配線数が２倍となるため、消費電力が大幅に増加するというデメリットがある。

＜参考例２＞
　信号線５０の配線数を増やすことなく、データ線駆動回路４０から遠い画素１０の駆動速度の遅延を解消するために、画素アレイ部２０を挟んでデータ線駆動回路４０の反対側にラッチ回路を配置する構成を採ることが考えられる。この構成を採る表示装置を参考例２として以下に説明する。参考例２に係る表示装置のシステム構成を図５に示す。

　図５に示すように、参考例２に係る表示装置は、画素アレイ部２０を挟んでデータ線駆動回路４０の反対側に画素列毎に、即ち、一対のデータ線２２／２３のそれぞれに対してラッチ回路８０₁～８０_n（以下、総称して「ラッチ回路８０」と記述する場合がある）が配置された構成となっている。ラッチ回路８０は、データ線駆動回路４０から一対のデータ線２２／２３に供給される正相のデータ信号Ｄ及び逆相のデータ信号ＸＤをラッチ（保持）する。

　参考例２に係る表示装置によれば、データ線駆動回路４０から一対のデータ線２２／２３に供給されるデータ信号Ｄ／ＸＤをラッチ回路８０がラッチすることで、参考例１の場合と同様に、各一対のデータ線２２／２３を両端部側から駆動する場合と同様の作用、効果を得ることができる。これにより、信号線５０の配線数を増やすことなく、画素アレイ部２０の全体に亘って画素１０の駆動速度の均一化を図ることができる。

　しかしながら、参考例２に係る表示装置の場合、一対のデータ線２２／２３のＨレベルを電源電圧Ｖ_cc、Ｌレベルを接地電位とするとき、短絡回路６０による一対のデータ線２２／２３の短絡時に、一対のデータ線２２／２３の電位がＶ_cc／２近辺となる。これにより、ラッチ回路８０に貫通電流が流れることになるため消費電流が増加し、また、ラッチ回路８０の動作タイミングによっては誤動作を起こす可能性が高いなどのデメリットが考えられる。

＜実施形態に係る表示装置＞
　図６は、本開示の実施形態に係る表示装置のシステム構成の一例を示すブロック図である。本実施形態に係る表示装置も、駆動方式として、デジタル化された映像信号、例えばパルス幅変調（ＰＷＭ）して得たデジタル映像信号によって画素を駆動するデジタル駆動方式の表示装置である。ここでも、本実施形態に係る表示装置として、液晶表示装置を例に挙げて説明する。

［システム構成］
　図６に示すように、本実施形態に係る表示装置は、画素アレイ部２０の画素列毎に、即ち、一対のデータ線２２／２３のそれぞれに対して、補助駆動回路９０₁～９０_n（以下、総称して「補助駆動回路９０」と記述する場合がある）が設けられた構成となっている。補助駆動回路９０は、データ線駆動回路４０から一対のデータ線２２／２３に供給される正相のデータ信号Ｄ及び逆相のデータ信号ＸＤを処理する、具体的には、一対のデータ線２２／２３の各電位の電位差を増幅するように動作する。

　より具体的には、データ線群の各データ線２２／２３の一方の端部側にデータ線駆動回路４０が配置されているのに対して、補助駆動回路９０は、各データ線２２／２３の他方の端部側に、即ち、画素アレイ部２０を挟んでデータ線駆動回路４０と反対側に配置された構成となっている。

　また、補助駆動回路９０は、正相の電位（例えば、電源電圧Ｖ_cc）と、逆相の電位（例えば、接地電位／グランドレベル）との電位差が無い、又は当該電位差が所定値よりも小さい領域に、例えば中間電位Ｖ_cc／２付近に不感帯を持っている。ここで、不感帯についての中間電位Ｖ_cc／２付近とは、中間電位Ｖ_cc／２を中心する所定の電圧範囲をいう。補助駆動回路９０は、中間電位Ｖ_cc／２付近に不感帯を持つことで、一対のデータ線２２／２３間に電位差が無い、又は当該電位差が所定値よりも小さい状況では回路動作を行わない。

　補助駆動回路９０は、短絡回路６０の短絡動作に同期して、データ線駆動回路４０から一対のデータ線２２／２３に正相のデータ信号Ｄ及び逆相のデータ信号ＸＤが供給されるとき、一対のデータ線２２／２３の各電位の電位差を増幅する動作を行う。より具体的には、短絡回路６０が駆動信号ＤＨＩＺ，ＸＤＨＩＺによる駆動の下に、一対のデータ線２２／２３間の短絡動作を行うとき、補助駆動回路９０も、駆動信号ＤＨＩＺ，ＸＤＨＩＺによる駆動の下に、一対のデータ線２２／２３の各電位の電位差を増幅する動作を行う。ここで、駆動信号ＸＤＨＩＺは、駆動信号ＤＨＩＺの反転信号である。

　本例では、データ線２２／２３の一方の端部側にデータ線駆動回路４０を配置し、データ線２２／２３の他方の端部側に補助駆動回路９０₁～９０_nを配置する構成を例示したが、その逆の配置でもよい。すなわち、データ線２２／２３の一方の端部側に補助駆動回路９０₁～９０_nを配置し、データ線２２／２３の他方の端部側にデータ線駆動回路４０を配置するようにしてもよい。

［表示装置の動作］
　データ線駆動回路４０は、映像信号の書き込み前に、より具体的には、短絡回路６０によって一対のデータ線２２／２３同士が短絡される前に、一対のデータ線２２／２３が接続される出力端をハイインピーダンス状態にし、当該出力端が短絡回路６０によって短絡状態となることを防ぐ。この後、短絡回路６０は、駆動信号ＤＨＩＺ，ＸＤＨＩＺによる駆動の下に、一対のデータ線２２／２３同士を短絡させる。

　一対のデータ線２２／２３同士が短絡状態になることにより、一対のデータ線２２／２３間の電位が正相の電位と逆相の電位との中間電位、即ち、｛（１／２）×（Ｈレベル＋Ｌレベル）｝となる。正相の電位を電源電圧Ｖ_ccとし、逆相の電位を接地電位／グランドレベルとするとき、正相の電位と逆相の電位との中間電位は、Ｖ_cc／２となる。一対のデータ線２２／２３の電位が中間電位となった後、短絡回路６０は、駆動信号ＤＨＩＺ，ＸＤＨＩＺによる駆動の下に、一対のデータ線２２／２３同士の短絡状態を解除する。

　一対のデータ線２２／２３同士の短絡状態の解除後、データ線駆動回路４０は、一対のデータ線２２／２３に対してデータ信号Ｄ／ＤＸを供給し、一対のデータ線２２／２３の充放電を完了させ、画素１０へデータ信号Ｄ／ＤＸの書き込みを行う。この一連の動作により、映像信号の書き込み時のデータ線群の充放電電流による電源電位及びグランド電位の変動による画質劣化を低減することができる。

　また、データ線駆動回路４０からの一対のデータ線２２／２３への正相のデータ信号Ｄ及び逆相のデータ信号ＸＤの供給時、補助駆動回路９０は、駆動信号ＤＨＩＺ，ＸＤＨＩＺによる駆動の下に、一対のデータ線２２／２３間の電位差を増幅する動作を行う。これにより、データ線群の各一対のデータ線２２／２３を、その両端部側から駆動する場合と同様の作用、効果を得ることができる。そして、データ線群の各一対のデータ線２２／２３を、その両端部側から駆動することで、片側から駆動する場合よりも、画素アレイ部２０の全体に亘って画素１０の駆動速度の均一化を図ることができるため、表示画像の画質を向上することができる。

　しかも、補助駆動回路９０が正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持っていることで、一対のデータ線２２／２３間に電位差が無い、又は当該電位差が小さい状況では回路動作を行わない。そのため、短絡回路６０による一対のデータ線２２／２３の短絡時に、一対のデータ線２２／２３の電位がＶ_cc／２近辺となっても、補助駆動回路９０にアイドリング電流／貫通電流が流れたり、動作タイミングによって補助駆動回路９０が誤動作を起こしたりすることもない。従って、誤動作防止のためのタイミング調整を不要にし、且つ、アイドリング電流／貫通電流の発生を抑えつつ、画素アレイ部２０の全体に亘って画素１０の駆動速度の均一化を図ることができる。

　また、参考例１の場合のように、画素アレイ部２０を挟んで両側にデータ線駆動回路４０Ａ，４０Ｂを配置する場合と比較すると、画素１０の駆動速度の低下を抑制しつつ、消費電流を大幅に低減することが可能になる。

　以下に、補助駆動回路９０が正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持つ補助駆動回路９０の具体的な実施例について説明する。

［実施例１］
　実施例１は、補助駆動回路９０が正相の電位と逆相の電位との中間電位Ｖ_cc／２付近に不感帯を持つ例である。実施例１に係る補助駆動回路９０の回路例を図７に示す。実施例１に係る補助駆動回路９０は、正相のデータ信号Ｄ（Ｄ₁～Ｄ_n）用の正相側回路部９７（図の上段部分）と、逆相のデータ信号ＸＤ（ＸＤ₁～ＸＤ_n）用の逆相側回路部９８（図の下段部分）とから成る。正相側回路部９７は、入力回路９１、前段のインバータ回路９２、及び、後段のインバータ回路９３から構成されている。逆相側回路部９８は、入力回路９４、前段のインバータ回路９５、及び、後段のインバータ回路９６から構成されている。

　正相側回路部９７において、入力回路９１は、高電位側の電源電圧Ｖ_ccのノードと低電位側の電源電圧Ｖ_ssのノードとの間に直列に接続されたＰチャネル型トランジスタＭＰ_5a、Ｐチャネル型トランジスタＭＰ_4a、Ｎチャネル型トランジスタＭＮ_4a、及び、Ｎチャネル型トランジスタＭＮ_5aから成る。Ｐチャネル型トランジスタＭＰ_5aのゲート電極には、駆動信号ＸＤＨＩＺ（駆動信号ＤＨＩＺの反転信号）が印加され、Ｎチャネル型トランジスタＭＮ_5aのゲート電極には、駆動信号ＤＨＩＺが印加される。また、Ｐチャネル型トランジスタＭＰ_4a及びＮチャネル型トランジスタＭＮ_4aが共通に接続されたノードＮ_aには、データ線駆動回路４０から一方のデータ線２２に供給される正相のデータ信号Ｄが印加される。

　前段のインバータ回路９２は、電源電圧Ｖ_ccのノードと電源電圧Ｖ_ssのノードとの間に直列に接続されたＮチャネル型トランジスタＭＮ_1a、Ｐチャネル型トランジスタＭＰ_1a、及び、Ｎチャネル型トランジスタＭＮ_2aから成る。Ｐチャネル型トランジスタＭＰ_1a及びＮチャネル型トランジスタＭＮ_2aは、各ゲート電極が共通に接続されてＣＭＯＳインバータを構成している。そして、当該ＣＭＯＳインバータの入力端（各ゲート電極）が、正相のデータ信号Ｄが印加されるノードＮ_aに接続され、出力端（トランジスタＭＰ_1a，ＭＮ_2aの共通接続ノード）が、Ｎチャネル型トランジスタＭＮ_4aのゲート電極に接続されている。

　後段のインバータ回路９３は、電源電圧Ｖ_ccのノードと電源電圧Ｖ_ssのノードとの間に直列に接続されたＰチャネル型トランジスタＭＰ_2a、Ｎチャネル型トランジスタＭＮ_3a、及び、Ｐチャネル型トランジスタＭＰ_3aから成る。Ｐチャネル型トランジスタＭＰ_2a及びＮチャネル型トランジスタＭＮ_3aは、各ゲート電極が共通に接続されてＣＭＯＳインバータを構成している。そして、当該ＣＭＯＳインバータの入力端（各ゲート電極）が、正相のデータ信号Ｄが印加されるノードＮ_aに接続され、出力端（トランジスタＭＰ_2a，ＭＮ_3aの共通接続ノード）が、Ｐチャネル型トランジスタＭＰ_4aのゲート電極に接続されている。

　逆相側回路部９８において、入力回路９４は、電源電圧Ｖ_ccのノードと電源電圧Ｖ_ssのノードとの間に直列に接続されたＰチャネル型トランジスタＭＰ_5b、Ｐチャネル型トランジスタＭＰ_4b、Ｎチャネル型トランジスタＭＮ_4b、及び、Ｎチャネル型トランジスタＭＮ_5bから成る。Ｐチャネル型トランジスタＭＰ_5bのゲート電極には、駆動信号ＸＤＨＩＺが印加され、Ｎチャネル型トランジスタＭＮ_5bのゲート電極には、駆動信号ＤＨＩＺが印加される。また、Ｐチャネル型トランジスタＭＰ_4b及びＮチャネル型トランジスタＭＮ_4bが共通に接続されたノードＮ_bには、データ線駆動回路４０から他方のデータ線２３に供給される逆相のデータ信号ＸＤが印加される。

　前段のインバータ回路９５は、電源電圧Ｖ_ccのノードと電源電圧Ｖ_ssのノードとの間に直列に接続されたＮチャネル型トランジスタＭＮ_1b、Ｐチャネル型トランジスタＭＰ_1b、及び、Ｎチャネル型トランジスタＭＮ_2bから成る。Ｐチャネル型トランジスタＭＰ_1b及びＮチャネル型トランジスタＭＮ_2bは、各ゲート電極が共通に接続されてＣＭＯＳインバータを構成している。そして、当該ＣＭＯＳインバータの入力端（各ゲート電極）が、逆相のデータ信号ＸＤが印加されるノードＮ_bに接続され、出力端（トランジスタＭＰ_1b，ＭＮ_2bの共通接続ノード）が、Ｎチャネル型トランジスタＭＮ_4bのゲート電極に接続されている。

　後段のインバータ回路９６は、電源電圧Ｖ_ccのノードと電源電圧Ｖ_ssのノードとの間に直列に接続されたＰチャネル型トランジスタＭＰ_2b、Ｎチャネル型トランジスタＭＮ_3b、及び、Ｐチャネル型トランジスタＭＰ_3bから成る。Ｐチャネル型トランジスタＭＰ_2b及びＮチャネル型トランジスタＭＮ_3bは、各ゲート電極が共通に接続されてＣＭＯＳインバータを構成している。そして、当該ＣＭＯＳインバータの入力端（各ゲート電極）が、逆相のデータ信号ＸＤが印加されるノードＮ_bに接続され、出力端（トランジスタＭＰ_2b，ＭＮ_3bの共通接続ノード）が、Ｐチャネル型トランジスタＭＰ_4bのゲート電極に接続されている。

　正相側回路部９７のインバータ回路９２のトランジスタＭＮ_1aのゲート電極、及び、インバータ回路９３のトランジスタＭＰ_3aのゲート電極は、逆相のデータ信号ＸＤが印加されるノードＮ_b（即ち、トランジスタＭＰ_1b及びトランジスタＭＮ_2bの各ゲート電極）に接続されている。また、逆相側回路部９８のインバータ回路９５のトランジスタＭＮ_1bのゲート電極、及び、インバータ回路９６のトランジスタＭＰ_3bのゲート電極は、正相のデータ信号Ｄが印加されるノードＮ_a（即ち、トランジスタＭＰ_1a及びトランジスタＭＮ_2aの各ゲート電極）に接続されている。

　上記の構成の実施例１に係る補助駆動回路９０の回路動作について、図８の波形図を用いて説明する。図８の波形図には、一対のデータ線２２／２３の電位、ゲート線２１の電位、及び、駆動信号ＤＨＩＺの波形を示している。

　図８に示すように、期間Ａ１及び期間Ｂ１で駆動信号ＤＨＩＺがＨレベルとなる。この駆動信号ＤＨＩＺに応答して短絡回路６０が動作し、一対のデータ線２２／２３同士を短絡状態とする。一対のデータ線２２／２３が短絡状態となることで、これらデータ線２２／２３の電位が正相の電位（Ｈレベル）と逆相の電位（Ｌレベル）との中間電位、即ち、｛（１／２）×（Ｈレベル＋Ｌレベル）｝となる。

　このとき、補助駆動回路９０において、正相側回路部９７の入力回路９１のＰチャネル型トランジスタＭＰ_5a及びＮチャネル型トランジスタＭＮ_5a、並びに、逆相側回路部９８の入力回路９４のＰチャネル型トランジスタＭＰ_5b及びＮチャネル型トランジスタＭＮ_5bはオフ状態となっている。

　次に、期間Ａ２及び期間Ｂ２で駆動信号ＤＨＩＺがＬレベルとなる。この期間Ａ２及び期間Ｂ２では、一対のデータ線２２／２３がデータ線駆動回路４０によって駆動される。このとき、補助駆動回路９０において、正相側回路部９７のトランジスタＭＰ_5a，ＭＮ_5a、及び、逆相側回路部９８のトランジスタＭＰ_5b，ＭＮ_5bがオフ状態にあるため、データ線駆動回路４０によって一対のデータ線２２／２３が駆動されても、補助駆動回路９０は動作しない状態となっている。

　すなわち、補助駆動回路９０は、正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持っている、具体的には中間電位Ｖ_cc／２付近に不感帯を持っているため動作しない。これにより、参考例２に係る表示装置におけるラッチ回路８０とは異なり、一対のデータ線２２／２３が短絡状態となったときにアイドリング電流／貫通電流が流れて電流を消費したり、誤動作を起こしたりすることはない。

　補助駆動回路９０が動作を開始する条件は、次の通りである。正相のデータ信号Ｄが供給されるデータ線２２の電位をＶＤとし、逆相のデータ信号ＸＤが供給されるデータ線２３の電位をＶＸＤとするとき、データ線２２の電位ＶＤとデータ線２３の電位ＶＸＤとは以下の関係となっている。そして、補助駆動回路９０は、電位ＶＤ及び電位ＶＸＤが以下の条件を満たしたことを回路的に検知し、データ線２２の電位ＶＤ及びデータ線２３の電位ＶＸＤの電位差を増幅する動作を行う。

　このとき、補助駆動回路９０において、回路的に電位差を検知するため動作タイミングを制御する必要は無く、不要な動作マージンを確保する必要もない。また、単一の電源電圧Ｖ_ccで動作が可能である。

　ＶＤ＞ＶＸＤの場合：
　　ＶＤ＞ＶＸＤ＋Ｖth_{_b1}、又は、ＶＤ＞ＶＸＤ＋Ｖth_{_a2}
　ここで、正相側回路部９７のインバータ回路９３におけるトランジスタＭＰ_3a，ＭＮ_3aの各閾値電圧をＶth_p3a，Ｖth_n3aとし、逆相側回路部９８のインバータ回路９５におけるトランジスタＭＰ_1b，ＭＮ_1bの各閾値電圧をＶth_p1b，Ｖth_n1bとするとき、
　Ｖth_{_b1}＝Ｖth_p1b＋Ｖth_n1b
　Ｖth_{_a2}＝Ｖth_p3a＋Ｖth_n3a
である。

　すなわち、ＶＤ＞ＶＸＤの場合、逆相側回路部９８のインバータ回路９５のトランジスタＭＰ_1b、及び、正相側回路部９７のインバータ回路９３のトランジスタＭＰ_3aは、ソース電圧よりもゲート電圧が閾値電圧Ｖth_p1b，Ｖth_p3aの分だけ低い場合にオン状態となる。また、逆相側回路部９８のインバータ回路９５のトランジスタＭＮ_1b、及び、正相側回路部９７のインバータ回路９３のトランジスタＭＮ_3aは、ソース電圧よりもゲート電圧が閾値電圧Ｖth_n1b，Ｖth_n3aの分だけ高い場合にオン状態となる。

　ＶＤ＜ＶＸＤの場合：
　　ＶＤ＜ＶＸＤ－Ｖth_{_a1}、又は、ＶＤ＜ＶＸＤ－Ｖth_{_b2}
 ここで、正相側回路部９７のインバータ回路９２におけるトランジスタＭＰ_1a，ＭＮ_1aの各閾値電圧をＶth_p1a，Ｖth_n1aとし、逆相側回路部９８のインバータ回路９６におけるトランジスタＭＰ_3b，ＭＮ_3bの各閾値電圧をＶth_p3b，Ｖth_n3bとするとき、
　Ｖth_{_a1}＝Ｖth_p1a＋Ｖth_n1a
　Ｖth_{_b2}＝Ｖth_p3b＋Ｖth_n3b
である。

　すなわち、ＶＤ＜ＶＸＤの場合、正相側回路部９７のインバータ回路９２のトランジスタＭＰ_1a、及び、逆相側回路部９８のインバータ回路９６のトランジスタＭＰ_3bは、ソース電圧よりもゲート電圧が閾値電圧Ｖth_p1a，Ｖth_p3bの分だけ低い場合にオン状態となる。また、正相側回路部９７のインバータ回路９２のトランジスタＭＮ_1a、及び、逆相側回路部９８のインバータ回路９６のトランジスタＭＮ_3bは、ソース電圧よりもゲート電圧が閾値電圧Ｖth_n1a，Ｖth_n3bの分だけ高い場合にオン状態となる。

［実施例２］
　実施例２は、実施例１の変形例であり、専用の駆動信号を用いる例である。実施例２に係る補助駆動回路９０の回路例を図９に示す。正相側回路部９７の入力回路９１、インバータ回路９２、及び、インバータ回路９３の個々の回路構成、並びに、逆相側回路部９８の入力回路９４、インバータ回路９５、及び、インバータ回路９６の個々の回路構成については実施例１と同じである。

　実施例１では、正相側回路部９７のインバータ回路９２のトランジスタＭＮ_1a及びインバータ回路９３のトランジスタＭＰ_3aの駆動信号として逆相のデータ信号ＸＤを用いている。また、逆相側回路部９８のインバータ回路９５のトランジスタＭＮ_1b及びインバータ回路９６のトランジスタＭＰ_3bの駆動信号として正相のデータ信号Ｄを用いている。

　これに対し、実施例２では、トランジスタＭＮ_1a、トランジスタＭＰ_3a、トランジスタＭＮ_1b、及び、トランジスタＭＰ_3bの駆動信号として専用の駆動信号を用いるようにしている。具体的には、正相側回路部９７において、インバータ回路９２のトランジスタＭＮ_1aを第１の駆動信号ＶＧＮで駆動し、インバータ回路９３のトランジスタＭＰ_3aを第２の駆動信号ＶＧＰで駆動する。また、逆相側回路部９８において、インバータ回路９５のトランジスタＭＮ_1bを第１の駆動信号ＶＧＮで駆動し、インバータ回路９６のトランジスタＭＰ_3bを第２の駆動信号ＶＧＰで駆動する。

　上記の構成の実施例２に係る補助駆動回路９０は、データ線２２の電位ＶＤおよびデータ線２３の電位ＶＸＤが以下の条件を満たしたことを回路的に検知し、正相のデータ信号Ｄと逆相のデータ信号ＸＤとの電位差を増幅する動作を行う。

　ＶＤ＞ＶＸＤの場合：
　　ＶＤ＞ＶＧＰ＋Ｖth_{_a2}、又は、ＶＸＤ＜ＶＧＮ－Ｖth_{_b1}
　ここで、正相側回路部９７のインバータ回路９３におけるトランジスタＭＰ_3a，ＭＮ_3aの各閾値電圧をＶth_p3a，Ｖth_n3aとし、逆相側回路部９８のインバータ回路９５におけるトランジスタＭＰ_1b，ＭＮ_1bの各閾値電圧をＶth_p1b，Ｖth_n1bとするとき、
　Ｖth_{_a2}＝Ｖth_p3a＋Ｖth_n3a
　Ｖth_{_b1}＝Ｖth_p1b＋Ｖth_n1b
である。

　ＶＤ＜ＶＸＤの場合：
　　ＶＸＤ＞ＶＧＰ＋Ｖth_{_b2}、又は、ＶＤ＜ＶＧＮ－Ｖth_{_a1}
　ここで、正相側回路部９７のインバータ回路９２におけるトランジスタＭＰ_1a，ＭＮ_1aの各閾値電圧をＶth_p1a，Ｖth_n1aとし、逆相側回路部９８のインバータ回路９６におけるトランジスタＭＰ_3b，ＭＮ_3bの各閾値電圧をＶth_p3b，Ｖth_n3bとするとき、
　Ｖth_{_a1}＝Ｖth_p1a＋Ｖth_n1a
　Ｖth_{_b2}＝Ｖth_p3b＋Ｖth_n3b
である。

　実施例２に係る補助駆動回路９０では、第１の駆動信号ＶＧＮ及び第２の駆動信号ＶＧＰの設定によって、不感帯を任意の電圧範囲で設定することが可能となる。実施例２に係る補助駆動回路９０の回路動作を説明するための波形図を図１０に示す。当該波形図には、一対のデータ線２２／２３の電位、第１の駆動信号ＶＧＮ、第２の駆動信号ＶＧＰ、ゲート線２１の電位、及び、駆動信号ＤＨＩＺの波形を示している。

［実施例３］
　実施例３は、補助駆動回路９０の電源電圧として、電源電圧Ｖ_cc及びＶ_cc／２以下の電源電圧Ｖ_DDの２つの電源電位を用いる例である。電源電圧Ｖ_DDについては、表示装置の内部で生成してもよいし、表示装置の外部から与えるようにしてもよい。実施例３に係る補助駆動回路９０の回路例を図１１に示す。

　補助駆動回路９０は、正相のデータ信号Ｄ用の正相側回路部９７と、逆相のデータ信号ＸＤ用の逆相側回路部９８とから成る。

　正相側回路部９７は、Ｐチャネル型トランジスタＭＰ_6a、Ｎチャネル型トランジスタＭＮ_6a、ＮＯＲ回路９７１、インバータ回路９７２、及び、レベルシフト（ＬＳ）回路９７３を有する回路構成となっている。

　Ｐチャネル型トランジスタＭＰ_6aは、電源電圧Ｖ_ccのノードと、正相のデータ信号Ｄのデータ線２２との間に接続されている。Ｎチャネル型トランジスタＭＮ_6aは、データ線２２と電源電圧Ｖ_ssのノードとの間に接続されている。ＮＯＲ回路９７１は、正相のデータ信号Ｄと駆動信号ＤＨＩＺとを２入力としている。インバータ回路９７２は、ＮＯＲ回路９７１の出力を反転する。レベルシフト回路９７３は、インバータ回路９７２の出力を正相入力Ａとし、ＮＯＲ回路９７１の出力を逆相入力ＸＡとしている。

　上記の構成の正相側回路部９７において、ＮＯＲ回路９７１及びインバータ回路９７２は、電源電圧Ｖ_DDで動作し、レベルシフト回路９７３は、電源電圧Ｖ_ccで動作する。これにより、レベルシフト回路９７３は、ＮＯＲ回路９７１及びインバータ回路９７２の出力のＨレベルを、Ｖ_DDレベルからＶ_ccレベルにレベルシフトする。

　逆相側回路部９８は、Ｎチャネル型トランジスタＭＮ_6b、Ｐチャネル型トランジスタＭＰ_6b、ＮＯＲ回路９８１、インバータ回路９８２、及び、レベルシフト回路９８３を有する回路構成となっている。

　Ｎチャネル型トランジスタＭＮ_6bは、電源電圧Ｖ_ssのノードと、逆相のデータ信号ＸＤのデータ線２３との間に接続されている。Ｐチャネル型トランジスタＭＰ_6bは、データ線２３と電源電圧Ｖ_ccのノードとの間に接続されている。ＮＯＲ回路９８１は、逆相のデータ信号ＸＤと駆動信号ＤＨＩＺとを２入力としている。インバータ回路９８２は、ＮＯＲ回路９８１の出力を反転する。レベルシフト回路９８３は、ＮＯＲ回路９７１の出力を正相入力Ａとし、インバータ回路９８２の出力を逆相入力ＸＡとしている。

　上記の構成の逆相側回路部９８において、ＮＯＲ回路９８１及びインバータ回路９８２は、電源電圧Ｖ_DDで動作し、レベルシフト回路９８３は、電源電圧Ｖ_ccで動作する。これにより、レベルシフト回路９８３は、ＮＯＲ回路９８１及びインバータ回路９８２の出力のＨレベルを、Ｖ_DDレベルからＶ_ccレベルにレベルシフトする。

　正相側回路部９７のレベルシフト回路９７３は、正相出力Ｏを逆相側回路部９８のＰチャネル型トランジスタＭＰ_6bのゲート入力とし、逆相出力ＸＯを正相側回路部９７のＮチャネル型トランジスタＭＮ_6aのゲート入力とする。逆相側回路部９８のレベルシフト回路９８３は、正相出力Ｏを逆相側回路部９８のＮチャネル型トランジスタＭＮ_6bのゲート入力とし、逆相出力ＸＯを正相側回路部９７のＰチャネル型トランジスタＭＰ_6aのゲート入力とする。

　上記の構成の実施例３に係る補助駆動回路９０は、電源電圧Ｖ_DDの電圧値がＶ_cc／２以下に設定されているため、駆動信号ＤＨＩＺがＨレベルからＬレベルに遷移した直後は動作を開始しない。そして、補助駆動回路９０は、データ線２２の電位ＶＤがＮＯＲ回路９７１のロジック閾値Ｖth_{nor_a}を下回った時点、又は、データ線２３の電位ＶＸＤがＮＯＲ回路９７１のロジック閾値Ｖth_{nor_b}を下回った時点から動作を開始し、データ線２２の電位ＶＤとデータ線２３の電位ＶＸＤとの電位差を増幅するように動作する。

　実施例３に係る補助駆動回路９０の回路動作を説明するための波形図を図１２に示す。当該波形図には、一対のデータ線２２／２３の電位、ゲート線２１の電位、及び、駆動信号ＤＨＩＺの波形を示している。
　ＶＤ＞ＶＸＤの場合：
　データ線２２の電位ＶＤがＮＯＲ回路９７１のロジック閾値Ｖth_{nor_a}を下回った時点から補助駆動回路９０が動作を開始し、
　ＶＤ＜ＶＸＤの場合：
データ線２３の電位ＶＸＤがＮＯＲ回路９８１のロジック閾値Ｖth_{nor_b}を下回った時点から補助駆動回路９０が動作を開始する。

＜変形例＞
　以上、本開示を好ましい実施形態に基づき説明したが、本開示は当該実施形態に限定されるものではない。実施形態において説明した表示装置の構成、構造については例示であり、適宜、変更することができる。例えば、上記の実施形態では、液晶表示装置に適用した場合を例に挙げて説明したが、本開示の技術は、液晶表示装置への適用に限られるものではなく、画素列毎に配線された一対のデータ線を通して画素１０に映像信号を書き込むデジタル駆動方式の表示装置全般に対して適用することができる。

　また、上記の実施形態では、データ線群の各データ線２２／２３の一方の端部側に配置されたデータ線駆動回路４０に対して、各データ線２２／２３の他方の端部側に補助駆動回路９０を配置する構成としたが、これは一例に過ぎず、この構成に限られるものではない。例えば、各データ線２２／２３の一方の端部と他方の端部との中間部に補助駆動回路９０を更に配置したり、画素列毎に配置する補助駆動回路９０の数を更に増やしたりするようにしてもよい。要は、補助駆動回路９０が、一対のデータ線２２／２３毎、即ち画素列毎に少なくとも一個設けられた構成であれはよい。そして、画素列毎に配置する補助駆動回路９０の数が多いほど、補助駆動回路９０を設けることによって得られる作用、効果が大きい。

　また、上記の実施形態では、一対のデータ線２２／２３同士を選択的に短絡する短絡回路６０を備える表示装置を例に挙げて本開示の技術について説明したが、短絡回路６０を備えない表示装置にあっても、補助駆動回路９０を設けることによる作用、効果を得ることができる。すなわち、補助駆動回路が正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持つことで、一対のデータ線間に電位差が無い、又は当該電位差が小さい状況下での不要なアイドリング電流／貫通電流の発生を抑えることができる。

＜本開示の電子機器＞
　以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）として用いることができる。一例として、投射型表示装置（プロジェクタ）、テレビジョンセット、デジタルスチルカメラ、ビデオカメラ、パーソナルコンピュータ、携帯電話機等の携帯端末装置などの表示部として用いることができる。

　本開示の表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やフレキシブルプリントサーキット（ＦＰＣ）などが設けられていてもよい。以下に、本開示の表示装置を用いる電子機器の一具体例として、投射型表示装置（プロジェクタ）を例示する。但し、ここで例示する具体例は一例に過ぎず、これに限られるものではない。

［投射型表示装置］
　図１３は、本開示の表示装置（液晶パネル）を用いる、例えば３板式投射型表示装置の光学系の概略を示す構成図である。

　図１３において、白色ランプ等の光源１０１から発せられる白色光は、偏光変換素子１０２でＰ偏光からＳ偏光に変換された後、フライアイレンズ１０３で照明の均一化が図られてダイクロイックミラー１０４に入射する。そして、特定の色成分、例えばＲ（赤色）の光成分のみがダイクロイックミラー１０４を透過し、残りの色の光成分はダイクロイックミラー１０４で反射される。ダイクロイックミラー１０４を透過したＲの光成分は、ミラー１０５で光路変更された後、レンズ１０６Ｒを通してＲの液晶パネル１０７Ｒに入射する。

　ダイクロイックミラー１０４で反射された光成分については、例えばＧ（緑色）の光成分がダイクロイックミラー１０８で反射されるとともに、Ｂ（青色）の光成分が当該ダイクロイックミラー１０８を透過する。ダイクロイックミラー１０８で反射されたＧの光成分は、レンズ１０６Ｇを通してＧの液晶パネル１０７Ｇに入射する。ダイクロイックミラー１０８を透過したＢの光成分は、レンズ１０９を通過した後ミラー１１０で光路変更され、更にレンズ１１１を通過した後ミラー１１２で光路変更され、レンズ１０６Ｂを通してＢの液晶パネル１０７Ｂに入射する。

　尚、図１３には示していないが、液晶パネル１０７Ｒ，１０７Ｇ，１０７Ｂの入射側及び出射側にはそれぞれ偏光板が配置される。周知の通り、入射側及び出射側の一対の偏光板を、偏光方向が互いに垂直（クロスニコル）になるように設置することでノーマリホワイトモードを設定でき、偏光方向が互いに平行（パラレルニコル）になるように設置することでノーマリブラックモードを設定できる。

　液晶パネル１０７Ｒ，１０７Ｇ，１０７Ｂをそれぞれ通過したＲ，Ｇ，Ｂの各光成分は、当該ダイクロイックプリズム１１３において合成される。そして、このダイクロイックプリズム１１３で合成された光は、投射レンズ１１４に入射し、当該投射レンズ１１４によってスクリーン（図示せず）上に投射される。

　上記の構成の３板式投射型表示装置において、光変調手段（ライトバルブ）としての液晶パネル１０７Ｒ，１０７Ｇ，１０７Ｂとして、先述した実施形態に係る表示装置（表示パネル／液晶パネル）を用いることができる。そして、投射型表示装置において、その光変調手段として、先述した実施形態に係る表示装置を用いることで、当該表示装置は、データ線駆動回路から離間した位置の画素の駆動速度の低下を抑え、表示部全体に亘って画素の駆動速度の均一化を図ることができるため、投射型表示装置の表示品位の向上に寄与することができる。

＜本開示がとることができる構成＞
　本開示は、以下のような構成をとることもできる。
≪Ａ．表示装置≫
［Ａ－１］画素が行列状に配置されて成る画素アレイ部、
　画素列毎に一対のデータ線が配線されて成るデータ線群、
　一対のデータ線の一方に正相のデータ信号を供給し、一対のデータ線の他方に正相のデータ信号とは逆相のデータ信号を供給するデータ線駆動回路、及び、
　一対のデータ線のそれぞれに対して設けられ、データ線駆動回路から一対のデータ線に供給される正相のデータ信号及び逆相のデータ信号を処理する補助駆動回路を備え、
　補助駆動回路は、正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持つ、
　表示装置。
［Ａ－２］補助駆動回路は、一対のデータ線毎に少なくとも一個設けられている、
　上記［Ａ－１］に記載の表示装置。
［Ａ－３］データ線駆動回路は、データ線群の各データ線の一方の端部側に配置されており、
　補助駆動回路は、少なくとも、データ線群の各データ線の他方の端部側に配置されている、
　上記［Ａ－２］に記載の表示装置。
［Ａ－４］補助駆動回路は、データ線群の各データ線の一方の端部と他方の端部との中間部に配置されている、
　上記［Ａ－３］に記載の表示装置。
［Ａ－５］補助駆動回路は、正相のデータ信号用の正相側回路部と、逆相のデータ信号用の逆相側回路部とから成る、
　上記［Ａ－１］乃至上記［Ａ－３］のいずれかに記載の表示装置。
［Ａ－６］正相側回路部及び逆相側回路部は各々、前段のインバータ回路及び後段のインバータ回路を有し、
　正相のデータ信号が供給されるデータ線の電位をＶＤ、逆相のデータ信号が供給されるデータ線の電位をＶＸＤとし、正相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_a2}、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b1}とするとき、
　補助駆動回路は、ＶＤ＞ＶＸＤの場合、
　　ＶＤ＞ＶＸＤ＋Ｖth_{_b1}、又は、ＶＤ＞ＶＸＤ＋Ｖth_{_a2}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
　上記［Ａ－５］に記載の表示装置。
［Ａ－７］正相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_a1}、逆相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_b2}とするとき、
　補助駆動回路は、ＶＤ＜ＶＸＤの場合、
　　ＶＤ＜ＶＸＤ－Ｖth_{_a1}、又は、ＶＤ＜ＶＸＤ－Ｖth_{_b2}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
　上記［Ａ－６］に記載の表示装置。
［Ａ－８］正相側回路部及び逆相側回路部は各々、第１の駆動信号によって駆動される前段のインバータ回路、及び、第２の駆動信号によって駆動される後段のインバータ回路を有し、
　正相のデータ信号が供給されるデータ線の電位をＶＤ、逆相のデータ信号が供給されるデータ線の電位をＶＸＤ、第１の駆動信号をＶＧＮ、第２の駆動信号をＶＧＰとし、
　正相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_a2}、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b1}とするとき、
　補助駆動回路は、ＶＤ＞ＶＸＤの場合、
　　ＶＤ＞ＶＧＰ＋Ｖth_{_a2}、又は、ＶＸＤ＜ＶＧＮ－Ｖth_{_b1}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
　上記［Ａ－５］に記載の表示装置。
［Ａ－９］正相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_a1}、逆相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_b2}とするとき、
　補助駆動回路は、ＶＤ＜ＶＸＤの場合、
　　ＶＸＤ＞ＶＧＰ＋Ｖth_{_b2}、又は、ＶＤ＜ＶＧＮ－Ｖth_{_a1}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
　上記［Ａ－８］に記載の表示装置。
［Ａ－１０］補助駆動回路は、第１の電源電圧及び第１の電源電圧の１／２以下の電圧値の第２の電源電圧を用い、
　正相側回路部及び逆相側回路部は各々、第２の電源電圧で動作し、正相のデータ信号／逆相のデータ信号と所定の駆動信号とを入力とするＮＯＲ回路、及び、第１の電源電圧で動作し、ＮＯＲ回路の出力の高レベルを第２の電源電圧のレベルから第１の電源電圧のレベルにシフトするレベルシフト回路を有し、
　補助駆動回路は、ＶＤ＞ＶＸＤの場合、データ線の電位ＶＤが正相側回路部のＮＯＲ回路のロジック閾値を下回った時点から動作を開始する、
　上記［Ａ－５］に記載の表示装置。
［Ａ－１１］補助駆動回路は、ＶＤ＜ＶＸＤの場合、データ線の電位ＶＸＤが逆相側回路部のＮＯＲ回路のロジック閾値を下回った時点から動作を開始する、
　上記［Ａ－１０］に記載の表示装置。
［Ａ－１２］一対のデータ線のそれぞれに対して設けられ、一対のデータ線同士を選択的に短絡する短絡回路を備える、
　上記［Ａ－１］乃至上記［Ａ－１１］のいずれかに記載の表示装置。
［Ａ－１３］短絡回路は、データ線駆動回路から一対のデータ線に対して正相のデータ信号及び逆相のデータ信号の供給が行われる前に一旦、一対のデータ線同士を短絡状態とし、一対のデータ線間の電位を正相の電位と逆相の電位との中間電位に設定した後、短絡状態を解除する、
　上記［Ａ－１２］に記載の表示装置。
［Ａ－１４］データ線駆動回路は、短絡回路によって一対のデータ線同士が短絡される前に、一対のデータ線に対応する出力端をハイインピーダンス状態にし、短絡回路による短絡状態の解除後、一対のデータ線に対して正相のデータ信号及び逆相のデータ信号の少なくとも一方の供給を行う、
　上記［Ａ－１３］に記載の表示装置。
［Ａ－１５］補助駆動回路は、短絡回路の短絡動作に同期して、正相のデータ信号及び逆相のデータ信号の保持動作を行う、
　上記［Ａ－１３］又は上記［Ａ－１４］に記載の表示装置。

≪Ｂ．電子機器≫
［Ｂ－１］画素が行列状に配置されて成る画素アレイ部、
　画素列毎に一対のデータ線が配線されて成るデータ線群、
　一対のデータ線の一方に正相のデータ信号を供給し、一対のデータ線の他方に正相のデータ信号とは逆相のデータ信号を供給するデータ線駆動回路、及び、
　一対のデータ線のそれぞれに対して設けられ、データ線駆動回路から一対のデータ線に供給される正相のデータ信号及び逆相のデータ信号を処理する補助駆動回路を備え、
　補助駆動回路は、正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持つ、
　表示装置を有する電子機器。
［Ｂ－２］補助駆動回路は、一対のデータ線毎に少なくとも一個設けられている、
　上記［Ｂ－１］に記載の電子機器。
［Ｂ－３］データ線駆動回路は、データ線群の各データ線の一方の端部側に配置されており、
　補助駆動回路は、少なくとも、データ線群の各データ線の他方の端部側に配置されている、
　上記［Ｂ－２］に記載の電子機器。
［Ｂ－４］補助駆動回路は、データ線群の各データ線の一方の端部と他方の端部との中間部に配置されている、
　上記［Ｂ－３］に記載の電子機器。
［Ｂ－５］補助駆動回路は、正相のデータ信号用の正相側回路部と、逆相のデータ信号用の逆相側回路部とから成る、
　上記［Ｂ－１］乃至上記［Ｂ－３］のいずれかに記載の電子機器。
［Ｂ－６］正相側回路部及び逆相側回路部は各々、前段のインバータ回路及び後段のインバータ回路を有し、
　正相のデータ信号が供給されるデータ線の電位をＶＤ、逆相のデータ信号が供給されるデータ線の電位をＶＸＤとし、正相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_a2}、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b1}とするとき、
　補助駆動回路は、ＶＤ＞ＶＸＤの場合、
　　ＶＤ＞ＶＸＤ＋Ｖth_{_b1}、又は、ＶＤ＞ＶＸＤ＋Ｖth_{_a2}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
　上記［Ｂ－５］に記載の電子機器。
［Ｂ－７］正相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_a1}、逆相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_b2}とするとき、
　補助駆動回路は、ＶＤ＜ＶＸＤの場合、
　　ＶＤ＜ＶＸＤ－Ｖth_{_a1}、又は、ＶＤ＜ＶＸＤ－Ｖth_{_b2}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
　上記［Ｂ－６］に記載の電子機器。
［Ｂ－８］正相側回路部及び逆相側回路部は各々、第１の駆動信号によって駆動される前段のインバータ回路、及び、第２の駆動信号によって駆動される後段のインバータ回路を有し、
　正相のデータ信号が供給されるデータ線の電位をＶＤ、逆相のデータ信号が供給されるデータ線の電位をＶＸＤ、第１の駆動信号をＶＧＮ、第２の駆動信号をＶＧＰとし、
　正相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_a2}、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b1}とするとき、
　補助駆動回路は、ＶＤ＞ＶＸＤの場合、
　　ＶＤ＞ＶＧＰ＋Ｖth_{_a2}、又は、ＶＸＤ＜ＶＧＮ－Ｖth_{_b1}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
　上記［Ｂ－５］に記載の電子機器。
［Ｂ－９］正相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_a1}、逆相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_b2}とするとき、
　補助駆動回路は、ＶＤ＜ＶＸＤの場合、
　　ＶＸＤ＞ＶＧＰ＋Ｖth_{_b2}、又は、ＶＤ＜ＶＧＮ－Ｖth_{_a1}
の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
　上記［Ｂ－８］に記載の電子機器。
［Ｂ－１０］補助駆動回路は、第１の電源電圧及び第１の電源電圧の１／２以下の電圧値の第２の電源電圧を用い、
　正相側回路部及び逆相側回路部は各々、第２の電源電圧で動作し、正相のデータ信号／逆相のデータ信号と所定の駆動信号とを入力とするＮＯＲ回路、及び、第１の電源電圧で動作し、ＮＯＲ回路の出力の高レベルを第２の電源電圧のレベルから第１の電源電圧のレベルにシフトするレベルシフト回路を有し、
　補助駆動回路は、ＶＤ＞ＶＸＤの場合、データ線の電位ＶＤが正相側回路部のＮＯＲ回路のロジック閾値を下回った時点から動作を開始する、
　上記［Ｂ－５］に記載の電子機器。
［Ｂ－１１］補助駆動回路は、ＶＤ＜ＶＸＤの場合、データ線の電位ＶＸＤが逆相側回路部のＮＯＲ回路のロジック閾値を下回った時点から動作を開始する、
　上記［Ｂ－１０］に記載の電子機器。
［Ｂ－１２］一対のデータ線のそれぞれに対して設けられ、一対のデータ線同士を選択的に短絡する短絡回路を備える、
　上記［Ｂ－１］乃至上記［Ｂ－１１］のいずれかに記載の電子機器。
［Ｂ－１３］短絡回路は、データ線駆動回路から一対のデータ線に対して正相のデータ信号及び逆相のデータ信号の供給が行われる前に一旦、一対のデータ線同士を短絡状態とし、一対のデータ線間の電位を正相の電位と逆相の電位との中間電位に設定した後、短絡状態を解除する、
　上記［Ｂ－１２］に記載の電子機器。
［Ｂ－１４］データ線駆動回路は、短絡回路によって一対のデータ線同士が短絡される前に、一対のデータ線に対応する出力端をハイインピーダンス状態にし、短絡回路による短絡状態の解除後、一対のデータ線に対して正相のデータ信号及び逆相のデータ信号の少なくとも一方の供給を行う、
　上記［Ｂ－１３］に記載の電子機器。
［Ｂ－１５］補助駆動回路は、短絡回路の短絡動作に同期して、正相のデータ信号及び逆相のデータ信号の保持動作を行う、
　上記［Ｂ－１３］又は上記［Ｂ－１４］に記載の電子機器。

　１０・・・画素、２０・・・画素アレイ部、２１（２１₁～２１_m）・・・ゲート線、２２／２３（２２₁／２３₁～２２_n／２３_n）・・・一対のデータ線、３０・・・ゲート線駆動回路、４０，４０Ａ，４０Ｂ・・・データ線駆動回路、５０・・・信号線、６０（６０₁～６０_n）・・・短絡回路、７０・・・液晶容量、８０（８０₁～８０_n）・・・ラッチ回路、９０（９０₁～９０_n）・・・補助駆動回路、９７・・・正相側回路部、９８・・・逆相側回路部、Ｄ（Ｄ₁～Ｄ_n）・・・正相のデータ信号、ＸＤ（ＸＤ₁～ＸＤ_n）・・・逆相のデータ信号、Ｇ（Ｇ₁～Ｇ_m）・・・ゲート信号（走査信号）

Claims (16)

1. 　画素が行列状に配置されて成る画素アレイ部、
   　画素列毎に一対のデータ線が配線されて成るデータ線群、
   　一対のデータ線の一方に正相のデータ信号を供給し、一対のデータ線の他方に正相のデータ信号とは逆相のデータ信号を供給するデータ線駆動回路、及び、
   　一対のデータ線のそれぞれに対して設けられ、データ線駆動回路から一対のデータ線に供給される正相のデータ信号及び逆相のデータ信号を処理する補助駆動回路を備え、
   　補助駆動回路は、正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持つ、
   　表示装置。
2. 　補助駆動回路は、一対のデータ線毎に少なくとも一個設けられている、
   　請求項１に記載の表示装置。
3. 　データ線駆動回路は、データ線群の各データ線の一方の端部側に配置されており、
   　補助駆動回路は、少なくとも、データ線群の各データ線の他方の端部側に配置されている、
   　請求項２に記載の表示装置。
4. 　補助駆動回路は、データ線群の各データ線の一方の端部と他方の端部との中間部に配置されている、
   　請求項３に記載の表示装置。
5. 　補助駆動回路は、正相のデータ信号用の正相側回路部と、逆相のデータ信号用の逆相側回路部とから成る、
   　請求項１に記載の表示装置。
6. 　正相側回路部及び逆相側回路部は各々、前段のインバータ回路及び後段のインバータ回路を有し、
   　正相のデータ信号が供給されるデータ線の電位をＶＤ、逆相のデータ信号が供給されるデータ線の電位をＶＸＤとし、正相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_a2}、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b1}とするとき、
   　補助駆動回路は、ＶＤ＞ＶＸＤの場合、
   　　ＶＤ＞ＶＸＤ＋Ｖth_{_b1}、又は、ＶＤ＞ＶＸＤ＋Ｖth_{_a2}
   の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
   　請求項５に記載の表示装置。
7. 　正相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_a1}、逆相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_b2}とするとき、
   　補助駆動回路は、ＶＤ＜ＶＸＤの場合、
   　　ＶＤ＜ＶＸＤ－Ｖth_{_a1}、又は、ＶＤ＜ＶＸＤ－Ｖth_{_b2}
   の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
   　請求項６に記載の表示装置。
8. 　正相側回路部及び逆相側回路部は各々、第１の駆動信号によって駆動される前段のインバータ回路、及び、第２の駆動信号によって駆動される後段のインバータ回路を有し、
   　正相のデータ信号が供給されるデータ線の電位をＶＤ、逆相のデータ信号が供給されるデータ線の電位をＶＸＤ、第１の駆動信号をＶＧＮ、第２の駆動信号をＶＧＰとし、
   　正相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_a2}、逆相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_b1}とするとき、
   　補助駆動回路は、ＶＤ＞ＶＸＤの場合、
   　　ＶＤ＞ＶＧＰ＋Ｖth_{_a2}、又は、ＶＸＤ＜ＶＧＮ－Ｖth_{_b1}
   の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
   　請求項５に記載の表示装置。
9. 　正相側回路部の前段のインバータ回路を構成するトランジスタの閾値をＶth_{_a1}、逆相側回路部の後段のインバータ回路を構成するトランジスタの閾値をＶth_{_b2}とするとき、
   　補助駆動回路は、ＶＤ＜ＶＸＤの場合、
   　　ＶＸＤ＞ＶＧＰ＋Ｖth_{_b2}、又は、ＶＤ＜ＶＧＮ－Ｖth_{_a1}
   の条件を回路的に検知し、電位ＶＤ及び電位ＶＸＤの電位差を増幅する動作を行う、
   　請求項８に記載の表示装置。
10. 　補助駆動回路は、第１の電源電圧及び第１の電源電圧の１／２以下の電圧値の第２の電源電圧を用い、
    　正相側回路部及び逆相側回路部は各々、第２の電源電圧で動作し、正相のデータ信号／逆相のデータ信号と所定の駆動信号とを入力とするＮＯＲ回路、及び、第１の電源電圧で動作し、ＮＯＲ回路の出力の高レベルを第２の電源電圧のレベルから第１の電源電圧のレベルにシフトするレベルシフト回路を有し、
    　補助駆動回路は、ＶＤ＞ＶＸＤの場合、データ線の電位ＶＤが正相側回路部のＮＯＲ回路のロジック閾値を下回った時点から動作を開始する、
    　請求項５に記載の表示装置。
11. 　補助駆動回路は、ＶＤ＜ＶＸＤの場合、データ線の電位ＶＸＤが逆相側回路部のＮＯＲ回路のロジック閾値を下回った時点から動作を開始する、
    　請求項１０に記載の表示装置。
12. 　一対のデータ線のそれぞれに対して設けられ、一対のデータ線同士を選択的に短絡する短絡回路を備える、
    　請求項１に記載の表示装置。
13. 　短絡回路は、データ線駆動回路から一対のデータ線に対して正相のデータ信号及び逆相のデータ信号の供給が行われる前に一旦、一対のデータ線同士を短絡状態とし、一対のデータ線間の電位を正相の電位と逆相の電位との中間電位に設定した後、短絡状態を解除する、
    　請求項１２に記載の表示装置。
14. 　データ線駆動回路は、短絡回路によって一対のデータ線同士が短絡される前に、一対のデータ線に対応する出力端をハイインピーダンス状態にし、短絡回路による短絡状態の解除後、一対のデータ線に対して正相のデータ信号及び逆相のデータ信号の少なくとも一方の供給を行う、
    　請求項１３に記載の表示装置。
15. 　補助駆動回路は、短絡回路の短絡動作に同期して、正相のデータ信号及び逆相のデータ信号の保持動作を行う、
    　請求項１３に記載の表示装置。
16. 　画素が行列状に配置されて成る画素アレイ部、
    　画素列毎に一対のデータ線が配線されて成るデータ線群、
    　一対のデータ線の一方に正相のデータ信号を供給し、一対のデータ線の他方に正相のデータ信号とは逆相のデータ信号を供給するデータ線駆動回路、及び、
    　一対のデータ線のそれぞれに対して設けられ、データ線駆動回路から一対のデータ線に供給される正相のデータ信号及び逆相のデータ信号を処理する補助駆動回路を備え、
    　補助駆動回路は、正相の電位と逆相の電位との電位差が無い、又は当該電位差が所定値よりも小さい領域に不感帯を持つ、
    　表示装置を有する電子機器。

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