CN101853042A

CN101853042A - 带隙基准电路

Info

Publication number: CN101853042A
Application number: CN201010187374A
Authority: CN
Inventors: 段新东
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-05-28
Filing date: 2010-05-28
Publication date: 2010-10-06
Anticipated expiration: 2030-05-28
Also published as: CN101853042B

Abstract

本发明提出一种带隙基准电路，在现有带隙基准电路的基础上增加一个支路，支路包括第五CMOS、第六CMOS和第七CMOS，第五CMOS的源极、第六CMOS的源极、第七CMOS的源极相连，第五CMOS的漏极、第六CMOS的漏极和第七CMOS的栅极相连，第五CMOS的栅极和电路中的放大器的输出端相连；第八CMOS、第九CMOS、第十CMOS和第十一CMOS，第九CMOS的栅极、第九CMOS的源极、第十CMOS的栅极、第十一CMOS的源极相连，第十CMOS的源极和放大器的输出端相连，本发明在现有的带隙基准电路上增加一个支路，用于提高该带隙基准电路的转换速度。

Description

带隙基准电路

技术领域

本发明属于微电子学和固体电子学技术领域，涉及集成电路的电压基准源电路，尤其涉及一种带隙基准电路。

背景技术

基准电压源是模拟电路设计广泛采用的一个关键模块.可提供高精度和高稳定度基准量电源。该基准电压源与电源、工艺参数和温度相关性很小，但产生的基准电压精度、温度稳定性和抗噪声干扰能力直接影响整个电路系统的精度和性能。因此，设计高性能基准电压源具有主要意义。

1971年Robert Widla提出带隙基准电压源以来，相对其他类型的基准电压源而言，带隙基准电压源以其低温度系数、低电源电压，可与规则CMOS工艺相兼容的特性，广泛运用于集成电路翻。现以带隙基准电压源的产生原理为基础，提出了一种具有良好自启动和低功耗特征的CMOS带隙基准电压源。该带隙基准电压源用于BLVDS总线收发器电路，主要为BLVDS总线驱动器、接收器提供所需的1.2V偏置电压。

请参考图1，图1为现有的带隙基准电路，从图上可以看出，带隙基准电路包括若干个电阻R0、R1a、R1b、R2a、R2b，R3，场效应管M1、M2、M3，，三极管Q1、Q2，和一个运算放大器组成，用于产生一个与温度和电源无关的基准电压输出；其中，场效应管M1、M2和M3组成电流镜；M1的源极、M2的源极和M3的源极相连，M1的栅极、M2的栅极和M3的栅极相连，电阻R1a和R1b串联，两端分别和场效应管M1的漏极、三极管Q1的集电极相连；电阻R2a和R2b串联，两端分别和场效应管M2的漏极、三极管Q2的集电极相连；电阻R0两端分别和场效应管M2的漏极、三极管Q2的发射极相连；电阻R3一端连接场效应管M3的漏极，另一端接地；运算放大器的正极输入端连接于电阻R1a和电阻R1b之间，运算放大器的负极输入端连接于电阻R2a和电阻R2b之间，运算放大器的输出端连接场效应管M1、M2、M3的栅极；三极管Q1、Q2的基极、集电极均接地；场效应管MEN，其源极和场效应管M1的源极、场效应管M2的源极、场效应管M3的源极相连，场效应管MEN的漏极和放大器S的输出端相连。

所述带隙基准电路的工作原理为：通过运算放大器的反馈控制使场效应管M1漏极电压和场效应管M2漏极电压相等，由于场效应管M1、M2和M3的栅极、源极电压是一样的，且三个场效应管都工作在饱和区，所以三个场效应管的漏极电流基本相等，从而该基准源电路的输出为：

V_{REF} = \frac{R_{3}}{R_{2}} (\frac{R_{1} \ln (N)}{R_{0}} V_{T} - V_{BE})

其中R_2a＝R_2b＝R_2a＝R_2b，R₁＝R_1a+R_1b，R₂＝R_2a+R_2b，N为晶体管Q2和Q1数量的比值，V_T是指热电压，T是开尔文绝对温度，V_BE为三极管的基射极导通电压。

图1中EN信号为低时，进入待机模式，放大器S被关闭，输出信号Vo被场效应管MEN拉至高电平，场效应管M1、M2、M3关闭。当EN信号由低变至高后，进入工作状态，因为放大器S的输出级一般不能有效的将场效应管M1、M2、M3的栅极电压快速拉到正确的工作状态，栅极电荷需要等待一定时间慢慢泄放，因此影响了转换速度，图2为现有技术中带隙基准电路的转换示意图，图2中包括上下两个波形图，横坐标均表示时间，单位为us，纵坐标为电压，单位为V，上波形图为EN信号的变化示意图，下波形图为输出电压的变化示意图，在大概30us处，EN信号由低变至高后，进入工作状态，因为放大器S的输出机不能有效的将场效应管M1、M2、M3的栅极电压快速拉到正确的工作状态，栅极电荷需要等待一定时间(Ts)慢慢泄放，图中两条虚线之间的差即为等待时间Ts，输出电压由低变至高，图中显示，滞后了大概7us，影响了转换速度。

发明内容

本发明要解决的技术问题是提供一种带隙基准电路，解决带隙基准电路中使能信号由低变至高后放大器的输出段不能有效的将场效应管的栅极电压快速拉到正确工作状态从而影响转换速度的问题。

为了实现上述目的，本发明提出一种带隙基准电路，包括：第一CMOS、第二CMOS、第三CMOS和第四CMOS，所述第一CMOS的源极、所述第二CMOS的源极、所述第三CMOS的源极和所述第四CMOS的源极相连，所述第一CMOS的基极、所述第二CMOS的基极和所述第三CMOS的基极相连；第一三极管和第二三极管，所述第一三极管的集电极、基极和所述第二三极管的集电极、基极均接地，所述第一三极管的发射极和所述第一CMOS的漏极相连，所述第二三极管的发射极和所述第二CMOS的漏极相连；放大器，所述放大器的输出端和所述第一CMOS的基极、所述第二CMOS的基极、所述第三CMOS的基极和所述第四CMOS的漏极均相连，所述放大器的正极输入端连接第一电阻后接地，所述放大器的负极输入端连接第二电阻后接地；第五CMOS、第六CMOS和第七CMOS，所述第五CMOS的源极、所述第六CMOS的源极、所述第七CMOS的源极均和所述第一CMOS的源极相连，所述第五CMOS的漏极、所述第六CMOS的漏极和所述第七CMOS的栅极相连，所述第五CMOS的栅极和所述放大器的输出端相连；第八CMOS、第九CMOS、第十CMOS和第十一CMOS，所述第八CMOS的漏极、所述第九CMOS的漏极、所述第十CMOS的漏极和所述第十一CMOS的漏极均接地，所述第九CMOS的栅极、所述第九CMOS的源极、所述第十CMOS的栅极、所述第十一CMOS的源极相连，所述第十CMOS的源极和所述放大器的输出端相连。

可选的，所述带隙基准电路还包括第三电阻和第四电阻，所述第三电阻的一端和所述第一CMOS的漏极相连，另一端和所述第二电阻相连，所述第四电阻的一端和所述第二CMOS的漏极相连，另一端和所述第二三极管的发射极相连。

可选的，所述带隙基准电路还包括第五电阻，所述第五电阻的一端和所述第二CMOS的漏极相连，另一端和所述第一电阻相连。

可选的，所述带隙基准电路还包括串联的第六电阻和第七电阻，所述第六电阻的一端和所述第四CMOS的漏极相连，所述第七电阻的一端接地。

可选的，所述带隙基准电路还包括第八电阻，所述第八电阻的一端和所述放大器的正极输入端相连，另一端连接于所述第六电阻和所述第七电阻之间。

可选的，所述带隙基准电路还包括第九电阻，所述第九电阻的一端和所述放大器的负极输入端相连，另一端连接于所述第六电阻和所述第七电阻之间。

可选的，所述带隙基准电路还包括第十电阻，所述第十电阻的一端和所述第三CMOS的漏极相连，另一端接地。

可选的，所述带隙基准电路还包括第十一电阻，所述第十一电阻的一端和所述第五CMOS的漏极相连，另一端和所述第八CMOS的源极相连。

本发明带隙基准电路的有益效果主要表现在：本发明提供的带隙基准电路通过增加一个支路，大大减少了第一CMOS、第二CMOS和第三CMOS的栅极电荷需要等待的时间，提高了带隙基准电路的转换速度。

附图说明

图1为现有技术中带隙基准电路的结构示意图。

图2为现有技术中带隙基准电路的转换示意图。

图3为本发明带隙基准电路的结构示意图。

图4为本发明带隙基准电路的转换示意图。

具体实施方式

下面结合附图，对本发明做进一步的阐述。

首先，请参考图3，图3为本发明带隙基准电路的结构示意图，从图上可以看出，本发明包括：第一CMOS M1、第二CMOS M2、第三CMOS M3和第四CMOS M_EN1，所述第一CMOS M1的源极、所述第二CMOS M2的源极、所述第三CMOS M3的源极和所述第四CMOS M_EN1的源极相连，所述第一CMOS M1的基极、所述第二CMOSM2的基极和所述第三CMOS M3的基极相连；第一三极管Q1和第二三极管Q2，所述第一三极管Q1的集电极、基极和所述第二三极管Q2的集电极、基极均接地，所述第一三极管Q1的发射极和所述第一CMOS M1的漏极相连，所述第二三极管Q2的发射极和所述第二CMOS M2的漏极相连；放大器S，所述放大器S的输出端和所述第一CMOS M1的基极、所述第二CMOS M2的基极和所述第三CMOS M3的基极均相连，所述放大器S的正极输入端连接第一电阻R2b后接地，所述放大器S的负极输入端连接第二电阻R1b后接地。

图中虚线部分21，是本发明区别于现有技术所在，即增加了一个支路，所述支路包括：第五CMOS MP1、第六CMOS M_EN3和第七CMOS MP2，所述第五CMOSMP1的源极、所述第六CMOS M_EN3的源极、所述第七CMOS MP2的源极均和所述第一CMOS M1的源极相连，所述第五CMOS MP1的漏极、所述第六CMOS M_EN3的漏极和所述第七CMOS MP2的栅极相连，所述第五CMOS MP1的栅极和所述放大器S的输出端相连；第八CMOS M_EN2、第九CMOS MN1、第十CMOS MN2和第十一CMOS M_EN4，所述第八CMOS M_EN2的漏极、所述第九CMOS MN1的漏极、所述第十CMOS MN2的漏极和所述第十一CMOS M_EN4的漏极均接地，所述第九CMOS MN1的栅极、所述第九CMOS MN1的源极、所述第十CMOS MN2的栅极、所述第十一CMOS M_EN4的源极相连，所述第十CMOS MN2的源极和所述放大器的输出端相连。

从图中可以看出，CMOS带隙基准电压产生电路还包括若干电阻：

第三电阻R1a和第四电阻R0，所述第三电阻R1a的一端和所述第一CMOS M1的漏极相连，另一端和所述第二电阻R1b相连，所述第四电阻R0的一端和所述第二CMOS M2的漏极相连，另一端和所述第二三极管Q2的发射极相连。

第五电阻R2a，所述第五电阻R2a的一端和所述第二CMOS M2的漏极相连，另一端和所述第一电阻R2b相连。

串联的第六电阻R4a和第七电阻R4b，所述第六电阻R4a的一端和所述第四CMOS M12的漏极相连，所述第七电阻R4b的一端接地。

第八电阻R5，所述第八电阻R5的一端和所述放大器S的正极输入端相连，另一端连接于所述第六电阻R4a和所述第七电阻R4b之间。

第九电阻R6，所述第九电阻R6的一端和所述放大器S的负极输入端相连，另一端连接于所述第六电阻R4a和所述第七电阻R4b之间。

第十电阻R3，所述第十电阻R3的一端和所述第三CMOS M3的漏极相连，另一端接地。

第十一电阻R4，所述第十一电阻R4的一端和所述第五CMOS MP1的漏极相连，另一端和所述第八CMOS M_EN2的源极相连。

该支路提高转换速度的原理为：使能(EN)信号为低时，Enb信号为高，进入待机(standby)模式，放大器S被关闭，输出信号Vo被第四CMOS M_EN1拉至高电平，其余所有晶体管都能被关闭。当EN信号由低变至高后，进入工作状态，因为放大器S输出端一般不能有效的将第一CMOS M1、第二CMOS M2、第三CMOSM3的栅极电压快速拉到正确的工作状态，在Vo为高电压时，第五CMOS MP1被关闭，第七CMOS MP2的栅极电压为低，第七CMOS MP2和第九CMOS MN1支路有较大的电流，通过第九CMOS MN1镜像到第十CMOS MN2，第十CMOS MN2的电流可以有效的把第一CMOS M1、第二CMOS M2、第三CMOS M3、第五CMOS MP1的栅极电压拉低，此时第五CMOS MP1被打开有电流流过，因为电阻R4非常大，第七CMOS MP2栅极电压可以被充至电源电压附近，第七CMOS MP2将被关闭，电路进入了正常工作状态。

图4为本发明带隙基准电路的转换示意图，图4中包括上下两个波形图，横坐标均表示时间，单位为us，纵坐标为电压，单位为V，上波形图为EN信号的变化示意图，下波形图为输出电压的变化示意图，在大概30us处，EN信号由低变至高后，进入工作状态，图中两条虚线之间的差即为等待时间Ts，输出电压由低变至高，经计算测得，滞后了大概0.4us，远低于现有技术中滞后的时间7us。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种带隙基准电路，包括：

第一CMOS、第二CMOS、第三CMOS和第四CMOS，所述第一CMOS的源极、所述第二CMOS的源极、所述第三CMOS的源极和所述第四CMOS的源极相连，所述第一CMOS的基极、所述第二CMOS的基极和所述第三CMOS的基极相连；

第一三极管和第二三极管，所述第一三极管的集电极、基极和所述第二三极管的集电极、基极均接地，所述第一三极管的发射极和所述第一CMOS的漏极相连，所述第二三极管的发射极和所述第二CMOS的漏极相连；

放大器，所述放大器的输出端和所述第一CMOS的基极、所述第二CMOS的基极、所述第三CMOS的基极和所述第四CMOS的漏极均相连，所述放大器的正极输入端连接第一电阻后接地，所述放大器的负极输入端连接第二电阻后接地；

其特征在于：所述带隙基准电路还包括：

第五CMOS、第六CMOS和第七CMOS，所述第五CMOS的源极、所述第六CMOS的源极、所述第七CMOS的源极均和所述第一CMOS的源极相连，所述第五CMOS的漏极、所述第六CMOS的漏极和所述第七CMOS的栅极相连，所述第五CMOS的栅极和所述放大器的输出端相连；

第八CMOS、第九CMOS、第十CMOS和第十一CMOS，所述第八CMOS的漏极、所述第九CMOS的漏极、所述第十CMOS的漏极和所述第十一CMOS的漏极均接地，所述第九CMOS的栅极、所述第九CMOS的源极、所述第十CMOS的栅极、所述第十一CMOS的源极相连，所述第十CMOS的源极和所述放大器的输出端相连。

2.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙基准电路还包括第三电阻和第四电阻，所述第三电阻的一端和所述第一CMOS的漏极相连，另一端和所述第二电阻相连，所述第四电阻的一端和所述第二CMOS的漏极相连，另一端和所述第二三极管的发射极相连。

3.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙基准电路还包括第五电阻，所述第五电阻的一端和所述第二CMOS的漏极相连，另一端和所述第一电阻相连。

4.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙基准电路还包括串联的第六电阻和第七电阻，所述第六电阻的一端和所述第四CMOS的漏极相连，所述第七电阻的一端接地。

5.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙基准电路还包括第八电阻，所述第八电阻的一端和所述放大器的正极输入端相连，另一端连接于所述第六电阻和所述第七电阻之间。

6.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙基准电路还包括第九电阻，所述第九电阻的一端和所述放大器的负极输入端相连，另一端连接于所述第六电阻和所述第七电阻之间。

7.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙基准电路还包括第十电阻，所述第十电阻的一端和所述第三CMOS的漏极相连，另一端接地。

8.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙基准电路还包括第十一电阻，所述第十一电阻的一端和所述第五CMOS的漏极相连，另一端和所述第八CMOS的源极相连。