CN101271346B - 一种低功耗、高电源抑制比的带隙电压参考电路 - Google Patents

Abstract

一种带隙电压参考电路(1)包括一个带隙单元(5)和运算放大器(6)，带隙单元(5)包括第一晶体管(T1)与第二晶体管(T2)，它们被设置产生一个校准PTAT电压，该电压与第一以及第二晶体管的基极-射极电压差成正比，且被形成在两个主要电阻(R2，R5)两端。运算放大器包括第三晶体管(T3)、第四晶体管(T4)、自偏置电流镜电路(7)向第三晶体管(T3)与第四晶体管(T4)的集电极提供电流(8至10)；第一晶体管(T1)的基极-射极电压与次要电阻(R1，Rx)上电压两者叠加，从而在输出端(4)与接地端(3)之间提供电压参考，电流支路(10)的加入提高了电路的电源抑制比。

Description

一种低功耗、高电源抑制比的带隙电压参考电路

技术领域

本发明涉及一种用于低功耗、高电源抑制比的带隙基准参考源电路，该电路适合用BiCMOS工艺制造。本发明还涉及用于产生高电源抑制比基准电压源的方法。

背景技术

带隙基准源由于其低温度系数的特性，被广泛应用于各种模拟和混合信号电路系统中，例如电源管理芯片中集成一个片内电压基准源是不可缺少的。为了延长便携式电子产品中锂电池的使用时间，对产品待机功耗的要求越来越高。电源管理芯片作为便携式电子产品的供电核心，对其自身待机功耗的要求也越来越苛刻。当产品处于待机时，一些电源管理芯片的片内电压基准源仍然要正常工作，例如LDO，PFM型DC/DC转换器，锂电池充电管理芯片等，因此为了降低产品待机功耗，就要减少片内电压基准源的工作电流；同时产品工作的电源电压范围较宽，又要求提高片内电压基准源的电源电压抑制比。

在BiCMOS工艺中双极型晶体管的厄利电压较小，一般在30V左右，所以其小信号集射电阻不大，因此不能实现很高的放大器开环增益。目前应用于各种模拟和混合信号电路系统中的带隙基准源一般采用单级放大器Cascode结构来实现高输出电阻，但Cascode结构会消耗一定的电压裕度，从而使最小电源电压上升，并且Cascode结构需要额外的偏置电路，从而增加了电压基准源的静态功耗。

发明内容

本发明旨在提供一种新颖的自偏置有源负载放大器，在不增加额外电流支路的情况下，消除了双极型晶体管小信号集射电阻不大时对放大器开 环增益造成的影响，从而实现了低功耗、高电源抑制比的电压基准源。

根据本发明，其中提供了一种带隙电压参考电路，用于提高基准电压源的低频电源抑制比，所述带隙电压参考电路由带隙单元和运算放大器构成，其中，

所述带隙单元包括：

一个第一晶体管(T1)和一个第二晶体管(T2)，在对所述的晶体管提供的与绝对温度成正比的PTAT电流中，所述第二晶体管的工作电流密度低于所述第一晶体管的工作电流密度；

次要电阻(R1、Rx)，所述第一晶体管(T1)的基极-射极电压与所述次要电阻(R1、Rx)上的电压两者叠加来产生所述的电压参考；

运算放大器包括：

一个第三晶体管(T3)和一个第四晶体管(T4)，其中所述第三晶体管(T3)的基极电压保持在与所述第四晶体管(T4)的基极电压相同的电平上；

一电流支路(10)，加在所述运算放大器中的自偏置电流源中，产生高电源抑制比的带隙基准。

提供给所述第二晶体管的PTAT工作电流密度与所述第一晶体管的工作电流密度的比例是根据所述第二晶体管的射极面积对所述第一晶体管的射极面积之比来选择的；所述的被提供给第二晶体管的PTAT电流是经过所述的主要电阻(R5)提供给第二晶体管的。

提供了两个主要电阻(R2、R5)与第一及第二晶体管协同工作，从而将对应于第一及第二晶体管的基极-射极电压差的校准PTAT电压产生在所述的主要电阻(R2、R5)两端。

所述第一晶体管(T1)与一个所述主要电阻(R2)串联，并连接在第三晶体管的基极与公共电平之间；所述第二晶体管(T2)与另一个所述主要电阻(R5)串联，并连接在第四晶体管的基极与公共电平之间。

所述的次要电阻(RX、R1)与晶体管协同工作，其上电压与第一晶体管基极-射极电压相叠加，从而产生电压参考。

所述电路使用BiCMOS实现的。

所述运算放大器中的第三晶体管(T3)和第四晶体管(T4)的基极电压与所述的第一晶体管基极-射极电压电平相等。

所述运算放大器的自偏置电流镜电路中，MOS管(M1)的栅极与MOS管(M2)的漏极、MOS管(M4)的漏极、栅极相连；MOS管(M5)的漏极和MOS管(M3)的栅极、漏极相连；MOS管(M4)连接在第四晶体管集电极与MOS管(M1)的栅极，MOS管(M5)连接在第三晶体管集电极与MOS管(M3)的漏极之间。

所述运算放大器的电流支路(10)由MOS管(M6)和MOS管(M7)串连组成，MOS管(M6)的栅极与MOS管(M3)的漏极相连，MOS管(M7)的源极与MOS管(M5)的源极相连，MOS管(M7)的栅极与漏极相连。

本发明还提供了一种用于产生低功耗、高电源抑制比的带隙电压参考的方法，所述的方法包括下列步骤：

在所述的带隙电压参考电路的运算放大器中，提供一个第三晶体管和一个第四晶体管；

在所述的带隙电压参考电路的运算放大器中，由MOS管(M2、M3、M4、M5)构成自偏置电流镜，消除双极型晶体管小信号集射电阻较小对放大器开环增益造成的影响；

将运算放大器中的MOS管(M6)与MOS管(M7)串连，并且与所述自偏置电流镜中的一条支路(M3、M5)并联，进一步增大了放大器开环增益，实现电压基准源的高电源抑制比。

本发明的优点：

本发明的带隙电压参考电路提供了高电源抑制比的稳定电压参考，并且该电压参考在相对较宽的电源电压变化范围内都是稳定的，特别是在2.7至6.5V的电压范围内。实际上，该电压参考在更宽的电源电压变化范围内都是稳定的。此外，符合本发明的带隙电压参考电路是一种相对不太复杂的电路，且很容易用BiCMOS工艺实现，所需的芯片面积相对也很小。

所述带隙电压参考电路的自偏置电流源是在基本结构的基础上，将一部分电流分流出来，并且并联形成在原支路旁，该本质特性造成本发明的

附图说明

图1示出了符合本发明的带隙电压参考电路中电压参考电路的电路图；

图2示出了符合本发明的带隙电压参考电路中运算放大器的电路图；

图3示出了符合本发明的带隙电压参考电路的电路原理图；

图4示出了符合本发明的带隙电压参考电路的幅频响应曲线。

具体实施方式

首先参见图1，该图中示出了一种符合本发明的带隙电压参考电路，用标号1表示，该电压参考电路1可用于低功耗且PSRR较高的电压参考输出。该电压参考电路1利用BiCMOS工艺以集成电路的形式实现在硅片上。该电压参考电路1的供电干线2上加载了电源电压Vcc，且该电压参考电路1在接地端3处接地，PSRR较高的电压参考形成在输出端4与接地端3之间。

所述的电压参考电路1包括一个带隙单元5，该带隙单元5中包括一个第一晶体管T1和一个第二晶体管T2，所述的第一晶体管T1与第二晶体管T2被设置来产生一个校准PTAT电压，该电压与第一及第二晶体管的基极-射极电压差ΔV_be成正比，所述的校准PTAT电压ΔV_be产生在主要电阻R2和R5两端。次要电阻R1和Rx上电压与未经校准的第一晶体管T1基极-射极电压相加，从而在输出端4与接地端3之间提供电压参考。

第二晶体管T2的射极面积大于第一晶体管T1的射极面积，而且在本发明的该实施例中，第二晶体管T2的射极面积是第一晶体管T1的射极面积的n倍。

主要电阻R2被连接在第一晶体管T1的集电极与运算放大器A的正相输入端之间。第二晶体管T2的集电极与运放A的反相输入端相连。

图2示出了运算放大器的电路图，输入级包括两个晶体管T3和T4。输入级负载包括晶体管M2至M5组成的自偏置电流镜实现。M3、M4为二极管连接形式的MOS管，M4的源端与第四晶体管T4的集电极相连，M5的源端与第三晶体管T3的集电极相连。

上述的结构已经能发挥电路功能，但是电路的PSRR不高。为了避免这样的问题，增加了一路电流支路10，由M6和M7组成，它与支路9(即M3和M5)并联，M6的栅极与M3、M2的栅极相连，M7为二极管连接形式的MOS管，其源极与M5的源极相连，这样提高了所述运算放大器的输出电阻，从而提高了整个电路的PSRR。

图3示出了符合本发明的带隙电压参考电路的电路原理图；下面将说明带隙电压参考电路和运算放大器的工作原理。

利用双极型晶体管Vbe电压的负温度系数和不同电流密度偏置下两个双极型晶体管电压差ΔV_be产生的正温度系数特性，可以获得低温度系数基准电压源，表达如下：

V_ref＝V_BET1+lnn·V_T·(R1+2R_x)/(R2+R5)

其中，n为第二晶体管T2与第一晶体管T1的发射极面积之比。

运算放大器A就是本发明中实现高电压抑制比电压基准源的关键，下面将说明提高运算放大器增益的原理。

设M2由m个(W/L)的MOS管并联组成，M3由1个(W/L)的MOS管组成，M6是m-1个(W/L)的MOS管并联组成，计算M4的栅极到M3的栅极的传递函数，可计算得：

等效跨导G_m＝1/(r_oM6//r_oT3)

计算M3栅极的等效输出电阻，因为r_oT3很大，所以M6的小信号电流基本上都流到M3的栅极，可计算得：R≈1/(g_mM3+g_mM6)

M4与M5的镜像作用所产生的小信号电流记为K，输入电压变化量为ΔV则：

K＝-ΔV·G_mM5·R·g_m2＝-{ΔV/r_oT4+[ΔV·(m-1)/(m·r_oM2)]}

输出电流I＝ΔV/(m·r_oM2)

所以输出电阻R_out＝ΔV/I＝m·r_oM2，即增大了m倍。

而电压基准源的低频电压抑制比PSRR(0)＝Vcc/Vref≈AV(0)

其中AV(0)是运算放大器A的增益，所以随着运放输出电阻的增大，增益随之提高，从而提高了整个带隙电路的PSRR。

图4示出了符合本发明的带隙电压参考电路的幅频响应曲线。该曲线 是对图1所示的带隙电压参考电路进行仿真的基础上完成的。由带隙电压参考电路的幅频响应曲线可知：其低频电压抑制比达到了92db，在低功耗的前提下实现了高电源抑制比的电压基准源。

Claims (6)

1.一种带隙电压参考电路，用于提高基准电压源的低频电源抑制比，其特征在于，所述带隙电压参考电路由带隙单元、运算放大器、晶体管M1、次要电阻Rx构成，其中，

所述带隙单元包括：

一个第一晶体管T1和一个第二晶体管T2，所述的第一晶体管T1与第二晶体管T2被设置来产生一个校准PTAT电压，该电压与第一及第二晶体管的基极-射极电压差成正比，该电压产生在主要电阻R2和R5两端，在对所述的晶体管提供的与绝对温度成正比的PTAT电流中，所述第二晶体管T2的工作电流密度低于所述第一晶体管T1的工作电流密度；

带隙单元包括次要电阻R1，次要电阻R1和Rx上电压与未经校准的第一晶体管T1基极-射极电压相加，从而在输出端与接地端之间提供电压参考；

运算放大器包括：

一个第三晶体管T3和一个第四晶体管T4组成的输入级，其中所述第三晶体管T3的基极电压保持在与所述第四晶体管T4的基极电压相同的电平上，输入级负载包括由晶体管M2至M5组成的自偏置电流源实现；

一电流支路，由MOS管M6和MOS管M7串联组成，MOS管M6的栅极与MOS管M3的漏极相连，MOS管M7的源极与MOS管M5的源极相连，MOS管M7的栅极与漏极相连；该电流支路加在所述运算放大器中的自偏置电流源中，产生高电源抑制比的带隙基准；

所述运算放大器的自偏置电流源电路中，MOS管M1的栅极与MOS管M2的漏极、MOS管M4的漏极、栅极相连；MOS管M5的漏极和MOS管M3的栅极、漏极相连；MOS管M4的源端与第四晶体管T4的集电极相连；MOS管M5连接在第三晶体管T3集电极与MOS管M3的漏极之间；

带隙单元通过电阻R1和R2的连接端，以及第二晶体管T2的集电极，与运算放大器连接；带隙单元通过电阻R1和R4的连接端，与次要电阻Rx连接，次要电阻Rx与晶体管M1连接，R4的另一端与第二晶体管T2的集电极连接。

2.根据权利要求1中所述的带隙电压参考电路，其特征在于，提供给所述第二晶体管T2的PTAT工作电流密度与所述第一晶体管T1的工作电流密度的比例是根据所述第二晶体管T2的射极面积对所述第一晶体管T1的射极面积之比来选择的；所述的被提供给第二晶体管T2的PTAT电流是通过所述的主要电阻R5提供给第二晶体管T2的。

3.根据权利要求1中所述的带隙电压参考电路，其特征在于，所述第一晶体管T1与一个所述主要电阻R2串联，并连接在第三晶体管T3的基极与公共电平之间；所述第二晶体管T2与另一个所述主要电阻R5串联，并连接在第四晶体管T4的基极与公共电平之间。

4.根据权利要求1中所述的带隙电压参考电路，其特征在于，所述电路使用BiCMOS实现的。

5.根据权利要求1中所述的带隙电压参考电路，其特征在于，所述运算放大器中的第三晶体管T3和第四晶体管T4的基极电压与所述的第一晶体管T1的基极-射极电压电平相等；

6.一种用于产生低功耗、高电源抑制比的带隙电压参考的方法，其特征在于，所述的方法包括下列步骤：

在所述的带隙电压参考电路的运算放大器中，提供一个第三晶体管T3和一个第四晶体管T4；

在所述的带隙电压参考电路的运算放大器中，由MOS管M2、M3、M4、M5构成自偏置电流镜，消除双极型晶体管小信号集射电阻较小对放大器开环增益造成的影响；

将运算放大器中的MOS管M6与MOS管M7串连，并且与所述自偏置电流镜中的一条支路M3、M5并联，进一步增大了放大器开环增益，实现电压基准源的高电源抑制比。

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