CN112327986B - 一种基于钳位的带隙基准电压源 - Google Patents

Abstract

一种基于钳位的带隙基准电压源，本发明采用新型的带隙基准钳位结构，将晶体管Q1和Q2的基极相连同时与第三电阻相连，使得第二电阻上的压降精确地等于Q1和Q2的Vbe之差，解决了传统结构严重依赖X1节点与X2节点电压相等的缺点，从而降低了对第一运算放大器性能的要求和有效提高了带隙基准源的精度。另外，本发明通过将第三NMOS管与Q1并联、第四NMOS管与Q2并联，极大地减小通过Q1和Q2的电流，有效降低了晶体管的Vbe电压，从而能在低电压下实现该结构；另外通过添加第五电阻、第六电阻和第七电阻，有效地减小了第一PMOS管、第二PMOS管和第三PMOS管的失配导致电流变化的影响，从而保证了基准源的稳定性和可靠性。

Description

一种基于钳位的带隙基准电压源

技术领域

本发明属于带隙基准源技术领域，涉及一种基于钳位的带隙基准电压源电路。

背景技术

传统带隙基准源如图1所示，它的原理是通过运算放大器OP1使X1节点和X2节点的电压相等，然后电阻R2会产生一个正温度系数电压，所以通过电阻R2的是一个正温度系数电流Ir2。因为X1节点电压等于X2节点电压，那么流过晶体管Q2的也是一个正温度系数电流Iq2，所以晶体管Q2的基极-发射极电压Vbe2为负温度系数电压。因此流过电阻R3的电流为负温度系数电流Ir3，于是通过MOS管M2的电流I2等于电流Iq2和Ir3之和，可以实现零温系数，再将通过MOS管M2的电流I2镜像到MOS管M3，得到参考电压Vref。

但是传统的结构严重依赖X1节点和X2节点电压相等的关系，因此OP1需要高性能的运放，这样会增加设计难度和芯片面积，功耗也会增加，同时基准源的精度也受到限制。另外MOS管M1、M2与M3以及晶体管Q1与Q2的失配也会极大影响带隙基准源的性能。

发明内容

针对上述传统带隙基准源严重依赖X1节点和X2节点电压相等的问题，本发明提出一种基于钳位的带隙基准电压源，采用新型的带隙基准钳位结构，将第一双极结型晶体管Q1和第二双极结型晶体管Q2的基极相连，同时与第三电阻R3相连，使得第二电阻R2上的压降精确地等于Q1和Q2的基极-发射极电压Vbe之差，有效地降低了正温度系数的非线性，提高了基准源的精度。同时，本发明通过将第三NMOS管M6与第一双极结型晶体管Q1并联、第四NMOS管M7与第二双极结型晶体管Q2并联，有效降低了晶体管的Vbe电压，从而能在低电压下实现该结构。

另外针对传统带隙基准源中失配导致的对带隙基准源性能的影响，本发明在实施例中还通过在MOS管M1、M2、M3源极到电源之间添加电阻R5、R6、R7，有效地减小了MOS管M1，M2和M3的失配导致电流变化的影响。

本发明的技术方案是：

一种基于钳位的带隙基准电压源，包括第一运算放大器、第一双极结型晶体管、第二双极结型晶体管、第一PMOS管、第二PMOS管、第三PMOS管、第一电阻、第二电阻、第三电阻和第四电阻，所述带隙基准电压源还包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第二运算放大器，

第一运算放大器的正向输入端连接第一双极结型晶体管的集电极、第三NMOS管的漏极、第一PMOS管的漏极以及第一NMOS管的栅极和漏极，其负向输入端连接第二双极结型晶体管的集电极、第四NMOS管的漏极、第二PMOS管的漏极以及第二NMOS管的栅极和漏极，其输出端连接第一PMOS管、第二PMOS管、第三PMOS管的栅极；

第二运算放大器的正向输入端连接第一双极结型晶体管的发射极并通过第二电阻后接地，其负向输入端连接第三NMOS管的源极并通过第一电阻后接地，其输出端连接第三NMOS管和第四NMOS管的栅极；

第三电阻一端连接第一双极结型晶体管的基极、第二双极结型晶体管的基极、第一NMOS管的源极和第二NMOS管的源极，另一端连接第二双极结型晶体管的发射极和第四NMOS管的源极并接地；

第一PMOS管、第二PMOS管和第三PMOS管的源极连接电源电压，第三PMOS管的漏极作为所述带隙基准电压源的输出端并通过第四电阻后接地。

具体的，所述带隙基准电压源还包括第五电阻、第六电阻和第七电阻，第五电阻接在第一PMOS管的源极和电源电压之间，第六电阻接在第二PMOS管和电源电压之间，第七电阻接在第三PMOS管的源极和电源电压之间。

本发明的有益效果为：本发明采用新型的带隙基准钳位结构，将第一双极结型晶体管Q1和第二双极结型晶体管Q2的基极相连同时与第三电阻R3相连，使得第二电阻R2上的压降精确地等于Q1和Q2的Vbe之差，解决了传统结构严重依赖X1节点与X2节点电压相等的缺点，从而降低了对第一运算放大器OP1的性能要求和有效提高了带隙基准源的精度。同时本发明通过将第三NMOS管M6与第一双极结型晶体管Q1并联、第四NMOS管M7与第二双极结型晶体管Q2并联，有效降低了晶体管的Vbe电压，从而能在低电压下实现该结构。

另外本发明还能够有效降低MOS管的失配，通过添加第五电阻R5、第六电阻R6和第七电阻R7，有效地减小了第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的失配导致电流变化的影响，从而保证了基准源的稳定性和可靠性。

附图说明

下面的附图有助于更好地理解下述对本发明不同实施例的描述，这些附图示意性地示出了本发明一些实施方式的主要特征。这些附图和实施例以非限制性、非穷举性的方式提供了本发明的一些实施例。为简明起见，不同附图中具有相同功能的相同或类似的组件或结构采用相同的附图标记。

图1为传统带隙基准电压源的电路结构示意图。

图2为本发明提出的一种基于钳位的带隙基准电压源在实施例中的具体电路结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明提供的带隙基准钳位、减小MOS管失配的具体实施方式进行详细地说明。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在本发明中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。

本发明提出一种基于钳位的带隙基准电压源，包括第一运算放大器OP1、第一双极结型晶体管Q1、第二双极结型晶体管Q2、第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4，其特征在于，带隙基准电压源还包括第一NMOS管M4、第二NMOS管M5、第三NMOS管M6、第四NMOS管M7和第二运算放大器OP2，第一运算放大器OP1的正向输入端连接第一双极结型晶体管Q1的集电极、第三NMOS管M6的漏极、第一PMOS管M1的漏极以及第一NMOS管M4的栅极和漏极，其负向输入端连接第二双极结型晶体管Q2的集电极、第四NMOS管M7的漏极、第二PMOS管M2的漏极以及第二NMOS管M5的栅极和漏极，其输出端连接第一PMOS管M1、第二PMOS管M2、第三PMOS管M3的栅极；第二运算放大器OP2的正向输入端连接第一双极结型晶体管Q1的发射极并通过第二电阻R2后接地GND，其负向输入端连接第三NMOS管M6的源极并通过第一电阻R1后接地GND，其输出端连接第三NMOS管M6和第四NMOS管M7的栅极；第三电阻R3一端连接第一双极结型晶体管Q1的基极、第二双极结型晶体管Q2的基极、第一NMOS管M4的源极和第二NMOS管M5的源极，另一端连接第二双极结型晶体管Q2的发射极和第四NMOS管M7的源极并接地GND；第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源极连接电源电压VDD，第三PMOS管M3的漏极作为带隙基准电压源的输出端并通过第四电阻R4后接地GND。

为了不再像传统结构一样依赖于X1节点(即第一运算放大器OP1的正向输入端)与X2节点(即第一运算放大器OP1的负向输入端)的电压相等，本发明提出的带隙基准电压源最大的创新点是将第一双极结型晶体管Q1和第二双极结型晶体管Q2的基极相连并同时与第三电阻R3相连，因为第一双极结型晶体管Q1和第二双极结型晶体管Q2的基极直接相连，所以第二电阻R2上的压降精确地等于第一双极结型晶体管Q1和第二双极结型晶体管Q2的基极-发射极电压Vbe之差，通过第二电阻R2的电流为正温度系数。同时第二双极结型晶体管Q2的基极与发射极的压差Vbe依然是负温度系数的电压，不用额外的电路产生负温度系数电压，这样连接的好处是，可以使第二电阻R2上的压降精确地等于Q1和Q2的Vbe之差，有效地降低了正温度系数的非线性，提高了基准源的精度。

另外由于第二运算放大器OP2的钳位作用，使第一电阻R1与第二电阻R2的电压变化相同，则通过第一电阻R1的电流也是正温度系数，因此保证了通过第三NMOS管M6和第一双极结型晶体管Q1的电流Ix为正温度系数电流。这样的结构大大地减小通过晶体管的电流，有效降低了晶体管的Vbe电压，从而能在低电压下实现该结构。又因为X1节点电压等于X2节点电压，那么流过第二双极结型晶体管Q2的电流也是一个正温度系数的电流，所以X3节点(即Q1和Q2的基极)为负温度系数电压，通过第三电阻R3的电流为负温度系数，通过第一NMOS管M4的电流I4也为负温度系数。于是通过第一PMOS管M1的电流I1为电流Ix与I4之和，可以实现零温系数电流，然后零温电流I1通过第一PMOS管M1与第三PMOS管M3镜像，得到零温系数的基准电压Vref。

为了能在较低电源电压下实现该基准源电路，本发明通过将第三NMOS管M6与第一双极结型晶体管Q1并联、第四NMOS管M7与第二双极结型晶体管Q2并联，使大部分电流流过第三NMOS管M6与第四NMOS管M7，小部分电流流过第一双极结型晶体管Q1与第二双极结型晶体管Q2，极大地减小通过晶体管Q1和Q2的电流，有效降低了晶体管的Vbe电压，从而降低了需要提供的电源电压。

另外实施例中还给出了降低MOS管M1、M2和M3失配导致电流变化影响的方案，如图2所示，带隙基准电压源还设置了第五电阻R5、第六电阻R6和第七电阻R7，第五电阻R5接在第一PMOS管M1的源极和电源电压VDD之间，第六电阻R6接在第二PMOS管M2和电源电压VDD之间，第七电阻R7接在第三PMOS管M3的源极和电源电压VDD之间。通过添加第五电阻R5、第六电阻R6和第七电阻R7，有效地减小了第一PMOS管M1、第二PMOS管M2和第三PMOS管M3阈值电压变化导致电流变化的影响，保证了基准源的稳定性和可靠性，本发明与传统结构相比有效地提高了带隙基准源的精度。

但是该结构有一个缺点，即第五电阻R5和第六电阻R6会减小第一PMOS管M1和第二PMOS管M2与第一运算放大器OP1构成的反馈环的环路增益，不过由于本发明所提出的结构并不依赖于第一运算放大器OP1对节点X1与节点X2的电压精确钳位，所以这一缺点对本发明的基准电压源精度影响很小。

综上所述，本发明针对传统带隙基准源严重依赖X1节点和X2节点电压相等使得对运放OP1的性能要求高，从而增加了设计难度和芯片面积、增加了功耗且基准源的精度受限制的问题，提出基于新的钳位结构的带隙基准电压源，将第一双极结型晶体管Q1和第二双极结型晶体管Q2的基极相连，同时与第三电阻R3相连，由于两个晶体管Q1和Q2基极直接相连，所以第二电阻R2上的压降精确地等于第一双极结型晶体管Q1和第二双极结型晶体管Q2的Vbe之差，解决了传统结构严重依赖X1节点与X2节点电压相等的缺点，从而降低了对运放OP1的性能要求，这样极大地降低了运算放放大器的设计难度，减小了芯片面积和功耗，提高了可靠性。同时由于本发明将第一双极结型晶体管Q1和第二双极结型晶体管Q2基极直接相连，所以有效提高了带隙基准源的精度。

进一步地，本发明通过将第三NMOS管M6与第一双极结型晶体管Q1并联、第四NMOS管M7与第二双极结型晶体管Q2并联，极大地减小通过晶体管Q1和Q2的电流，有效降低了晶体管的Vbe电压，降低了所需提供的电源电压。

另外针对传统带隙基准源中第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的失配也会极大影响带隙基准源性能的问题，本发明。通过添加第五电阻R5、第六电阻R6和第七电阻R7，有效地减小了第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的失配导致电流变化的影响，从而保证了基准源的稳定性和可靠性。

根据仿真对比可知，传统结构的基准源温度系数很差，失配比较严重，而且提高精度需要高性能运算放大器，功耗会很高；本发明的实例，据估计，在电源电压0.9V,温度变化在-20℃到120℃范围内，其温度系数约为25PPM，而且相比于传统结构，极大地减小了电路的失配导致基准源的精度下降的不良影响。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述的原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种基于钳位的带隙基准电压源，包括第一运算放大器、第一双极结型晶体管、第二双极结型晶体管、第一PMOS管、第二PMOS管、第三PMOS管、第一电阻、第二电阻、第三电阻和第四电阻，其特征在于，所述带隙基准电压源还包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第二运算放大器，

第一运算放大器的正向输入端连接第一双极结型晶体管的集电极、第三NMOS管的漏极、第一PMOS管的漏极以及第一NMOS管的栅极和漏极，其负向输入端连接第二双极结型晶体管的集电极、第四NMOS管的漏极、第二PMOS管的漏极以及第二NMOS管的栅极和漏极，其输出端连接第一PMOS管、第二PMOS管、第三PMOS管的栅极；

第二运算放大器的正向输入端连接第一双极结型晶体管的发射极并通过第二电阻后接地，其负向输入端连接第三NMOS管的源极并通过第一电阻后接地，其输出端连接第三NMOS管和第四NMOS管的栅极；

第三电阻一端连接第一双极结型晶体管的基极、第二双极结型晶体管的基极、第一NMOS管的源极和第二NMOS管的源极，另一端连接第二双极结型晶体管的发射极和第四NMOS管的源极并接地；

第一PMOS管、第二PMOS管和第三PMOS管的源极连接电源电压，第三PMOS管的漏极作为所述带隙基准电压源的输出端并通过第四电阻后接地。

2.根据权利要求1所述的基于钳位的带隙基准电压源，其特征在于，所述带隙基准电压源还包括第五电阻、第六电阻和第七电阻，第五电阻接在第一PMOS管的源极和电源电压之间，第六电阻接在第二PMOS管和电源电压之间，第七电阻接在第三PMOS管的源极和电源电压之间。

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