JPH0513686A - 半導体定電流源回路 - Google Patents
半導体定電流源回路Info
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- JPH0513686A JPH0513686A JP3167199A JP16719991A JPH0513686A JP H0513686 A JPH0513686 A JP H0513686A JP 3167199 A JP3167199 A JP 3167199A JP 16719991 A JP16719991 A JP 16719991A JP H0513686 A JPH0513686 A JP H0513686A
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Abstract
(57)【要約】
【目的】 外部バイアス用の端子を必要とせずに、製造
後検査時に良好な電流値を設定しうる低電流源回路を提
供する。 【構成】 ＦＥＴ１１０と、このＦＥＴ１１０のゲート
−ソース間にラダー回路１２０とを備えている。ＦＥＴ
１１０は、デプレーション型であり、そのゲートはＶSS
即ち電源の負側につながれている。ラダー回路１２０で
は、多数の抵抗１２１と多数の溶断可能配線としてのヒ
ューズ１２２とがラダー状に接続されている。即ち抵抗
１２１が直列につながれ、その抵抗１２１の端点を短絡
するようにヒューズ１２２が接続されている。
後検査時に良好な電流値を設定しうる低電流源回路を提
供する。 【構成】 ＦＥＴ１１０と、このＦＥＴ１１０のゲート
−ソース間にラダー回路１２０とを備えている。ＦＥＴ
１１０は、デプレーション型であり、そのゲートはＶSS
即ち電源の負側につながれている。ラダー回路１２０で
は、多数の抵抗１２１と多数の溶断可能配線としてのヒ
ューズ１２２とがラダー状に接続されている。即ち抵抗
１２１が直列につながれ、その抵抗１２１の端点を短絡
するようにヒューズ１２２が接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、製造後検査時に調節可
能な、ＩＣ用の定電流源回路に関するものである。
能な、ＩＣ用の定電流源回路に関するものである。
【０００２】
【従来の技術】ＩＣ内部の回路ブロックへ定電流バイア
スを与えるものに、定電流源回路がある。例えば、差動
回路の定電流源要素，直流レベルシフト回路，などに広
く使われている。現在、化合物半導体ＩＣはＦＥＴ（電
界効果型トランジスタ）が基本構成素子であり、定電流
源回路をＦＥＴで構成することが一般的になっている。
このＦＥＴで構成した定電流源回路は、ＦＥＴの飽和領
域での良好なドレイン電流特性を利用するもので、回路
構成が非常に簡単になるという利点がある。図５ないし
図８に示すような回路で構成され、飽和領域においてド
レイン電流（以下、ＩD ）が一定値になることを利用し
ている。
スを与えるものに、定電流源回路がある。例えば、差動
回路の定電流源要素，直流レベルシフト回路，などに広
く使われている。現在、化合物半導体ＩＣはＦＥＴ（電
界効果型トランジスタ）が基本構成素子であり、定電流
源回路をＦＥＴで構成することが一般的になっている。
このＦＥＴで構成した定電流源回路は、ＦＥＴの飽和領
域での良好なドレイン電流特性を利用するもので、回路
構成が非常に簡単になるという利点がある。図５ないし
図８に示すような回路で構成され、飽和領域においてド
レイン電流（以下、ＩD ）が一定値になることを利用し
ている。
【０００３】図５に示す回路は最も簡単なもので、デプ
レーション型ＦＥＴ５１０のゲ−トとソースとを短絡し
た時（ゼロバイアス時）の飽和領域のドレイン電流（以
下、ＩDSS ）が定電流源回路の電流値となっている。こ
の図において、ＶSSは電源の負側をあらわしており、Ｉ
DSS の電流が吸い込まれていることを示している。図６
に示す回路は、デプレーション型ＦＥＴ６１０のゲ−ト
とソースとの間に抵抗６２０をいれた自己バイアス型の
回路であり、この定電流源回路の電流値は、ＦＥＴの伝
達静特性（ＩD −ＶGS特性）及び抵抗値ｒにより「ＶGS
＝−ｒ×ＩD 」となるＩD であたえられ、ＦＥＴはＶGS
＜０なるバイアス条件となる。このバイアス条件にて、
ＦＥＴの出力コンダクタンス（ｇd ）を小さくすること
ができる場合に、図５の回路と比較してより性能の良い
定電流源回路となる。この図では、ＩD の電流が吸い込
まれていることを示している。図７に示す定電流源回路
は、ＩＣに外部バイアス用の端子７３０を設け、この端
子に外部から所定のゲートバイアス電圧を加えるように
したものであり、図８は、図７の回路でゲートバイアス
電圧を、外部印加電圧とＶSS電位間を抵抗８４０，８５
０で分圧して与えるようにしたものである。これらは、
デプレーション型，エンハンスメント型のいずれのＦＥ
Ｔも用いることができ、２電源型の定電流源回路となっ
ている。これらの図の回路では、伝達静特性及びゲート
−ソース間電圧（以下、ＶGS）できまるＩD の電流が吸
い込まれる回路である。
レーション型ＦＥＴ５１０のゲ−トとソースとを短絡し
た時（ゼロバイアス時）の飽和領域のドレイン電流（以
下、ＩDSS ）が定電流源回路の電流値となっている。こ
の図において、ＶSSは電源の負側をあらわしており、Ｉ
DSS の電流が吸い込まれていることを示している。図６
に示す回路は、デプレーション型ＦＥＴ６１０のゲ−ト
とソースとの間に抵抗６２０をいれた自己バイアス型の
回路であり、この定電流源回路の電流値は、ＦＥＴの伝
達静特性（ＩD −ＶGS特性）及び抵抗値ｒにより「ＶGS
＝−ｒ×ＩD 」となるＩD であたえられ、ＦＥＴはＶGS
＜０なるバイアス条件となる。このバイアス条件にて、
ＦＥＴの出力コンダクタンス（ｇd ）を小さくすること
ができる場合に、図５の回路と比較してより性能の良い
定電流源回路となる。この図では、ＩD の電流が吸い込
まれていることを示している。図７に示す定電流源回路
は、ＩＣに外部バイアス用の端子７３０を設け、この端
子に外部から所定のゲートバイアス電圧を加えるように
したものであり、図８は、図７の回路でゲートバイアス
電圧を、外部印加電圧とＶSS電位間を抵抗８４０，８５
０で分圧して与えるようにしたものである。これらは、
デプレーション型，エンハンスメント型のいずれのＦＥ
Ｔも用いることができ、２電源型の定電流源回路となっ
ている。これらの図の回路では、伝達静特性及びゲート
−ソース間電圧（以下、ＶGS）できまるＩD の電流が吸
い込まれる回路である。
【０００４】これらＦＥＴで構成した定電流源回路は、
少ない素子数で構成できるという特徴がある。
少ない素子数で構成できるという特徴がある。
【０００５】
【発明が解決しようとする課題】近年化合物半導体ＩＣ
の開発が盛んであり、その集積度も向上しつつある。Ｉ
Ｃにおいて定電流源は基本的な回路要素であり、ＦＥＴ
を基本素子として用いる化合物半導体ＩＣでも定電流源
手段は重要である。ＦＥＴを用いて上記の様に構成され
る定電流源であるが、化合物半導体ＩＣでは、様々な原
因によりＩDSS の制御性が困難でそのバラツキも大きい
ことが問題となっている。図５、図６の回路はＩDSS の
バラツキの影響を受けやすいため、ＩＣ内部の他の回路
ブロックへの定電流バイアスがばらついて歩留が低下す
る。図７、図８の回路は外部印加電圧により、電流を調
整することが可能であるが、外部バイアス用の端子が必
要であり、ユーザー側での微調整が必要である。このよ
うな背景で特に化合物半導体ＩＣにおいては、製造後検
査時に所望する最適電流値に調整可能で、余分な外部調
整端子を必要としない定電流源回路手段が要望されてい
た。
の開発が盛んであり、その集積度も向上しつつある。Ｉ
Ｃにおいて定電流源は基本的な回路要素であり、ＦＥＴ
を基本素子として用いる化合物半導体ＩＣでも定電流源
手段は重要である。ＦＥＴを用いて上記の様に構成され
る定電流源であるが、化合物半導体ＩＣでは、様々な原
因によりＩDSS の制御性が困難でそのバラツキも大きい
ことが問題となっている。図５、図６の回路はＩDSS の
バラツキの影響を受けやすいため、ＩＣ内部の他の回路
ブロックへの定電流バイアスがばらついて歩留が低下す
る。図７、図８の回路は外部印加電圧により、電流を調
整することが可能であるが、外部バイアス用の端子が必
要であり、ユーザー側での微調整が必要である。このよ
うな背景で特に化合物半導体ＩＣにおいては、製造後検
査時に所望する最適電流値に調整可能で、余分な外部調
整端子を必要としない定電流源回路手段が要望されてい
た。
【０００６】本発明は、前述した点に鑑み、ＩＣに外部
バイアス用の端子を必要とせずに、製造後検査時に良好
な電流値を設定しうる半導体定電流源回路を提供するこ
とをその目的とする。
バイアス用の端子を必要とせずに、製造後検査時に良好
な電流値を設定しうる半導体定電流源回路を提供するこ
とをその目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＦＥＴと、こ
のＦＥＴのゲート−ソース間に、複数の抵抗と複数の溶
断可能配線又は複数の接続手段取り付け部（例えば接続
配線用パッドなど）とからなるラダー回路とを備えてい
る。
のＦＥＴのゲート−ソース間に、複数の抵抗と複数の溶
断可能配線又は複数の接続手段取り付け部（例えば接続
配線用パッドなど）とからなるラダー回路とを備えてい
る。
【０００８】
【作用】ラダー回路の複数の溶断可能配線を必要に応じ
て、切断し若しくは接続手段取り付け部を接続用配線で
接続して、ラダー回路内部が切断又は接続されることに
より、ラダー回路がつくる抵抗値が変わる。即ちＦＥＴ
のゲート−ソース間の抵抗が変わることにより、ＦＥＴ
のバイアス点が変わりドレイン−ソース間即ち定電流源
回路の電流が変わり、良好な電流値に調整される。
て、切断し若しくは接続手段取り付け部を接続用配線で
接続して、ラダー回路内部が切断又は接続されることに
より、ラダー回路がつくる抵抗値が変わる。即ちＦＥＴ
のゲート−ソース間の抵抗が変わることにより、ＦＥＴ
のバイアス点が変わりドレイン−ソース間即ち定電流源
回路の電流が変わり、良好な電流値に調整される。
【０００９】
【実施例】本発明の実施例を図１乃至図４を用いて説明
する。図１には、本発明の第１実施例の定電流源回路が
示されている。この図１の定電流源回路は、ＦＥＴ１１
０と、このＦＥＴ１１０のゲート−ソース間にラダー回
路１２０とを備えている。ＦＥＴ１１０は、デプレーシ
ョン型であり、そのゲートはＶSS即ち電源の負側につな
がれている。ラダー回路１２０では、多数の抵抗１２１
と多数の溶断可能配線としてのヒューズ１２２とがラダ
ー状に接続されている。即ち抵抗１２１が直列につなが
れ、その抵抗１２１の端点を短絡するようにヒューズ１
２２が接続されている。ここで、抵抗１２１について同
じ符号「１２１」が用いられているが、各抵抗の大きさ
は必ずしも同じではない。
する。図１には、本発明の第１実施例の定電流源回路が
示されている。この図１の定電流源回路は、ＦＥＴ１１
０と、このＦＥＴ１１０のゲート−ソース間にラダー回
路１２０とを備えている。ＦＥＴ１１０は、デプレーシ
ョン型であり、そのゲートはＶSS即ち電源の負側につな
がれている。ラダー回路１２０では、多数の抵抗１２１
と多数の溶断可能配線としてのヒューズ１２２とがラダ
ー状に接続されている。即ち抵抗１２１が直列につなが
れ、その抵抗１２１の端点を短絡するようにヒューズ１
２２が接続されている。ここで、抵抗１２１について同
じ符号「１２１」が用いられているが、各抵抗の大きさ
は必ずしも同じではない。
【００１０】この定電流源回路の調整は、レーザ溶断な
どの方法によりヒューズ１２２を切断しラダー回路１２
０の抵抗値を変化させることでなされている。もう少し
詳しく説明すると、製造工程の後の検査において、レー
ザ溶断などでヒューズ１２２は図の左から順番に切断さ
れて行く。ラダー回路１２０の抵抗値が大きくなるとと
もに、定電流源回路の電流は小さくなる。所望の電流値
になるとヒューズ１２２の切断が終了し、このＩＣはパ
ッケージングされて製品として出荷される。これは、図
２に示すような自己バイアス回路で、ソースに接続され
直列につながれている抵抗２２１の端点のうち所望の電
流値になるものをＶSSにつなぐのと等価である。
どの方法によりヒューズ１２２を切断しラダー回路１２
０の抵抗値を変化させることでなされている。もう少し
詳しく説明すると、製造工程の後の検査において、レー
ザ溶断などでヒューズ１２２は図の左から順番に切断さ
れて行く。ラダー回路１２０の抵抗値が大きくなるとと
もに、定電流源回路の電流は小さくなる。所望の電流値
になるとヒューズ１２２の切断が終了し、このＩＣはパ
ッケージングされて製品として出荷される。これは、図
２に示すような自己バイアス回路で、ソースに接続され
直列につながれている抵抗２２１の端点のうち所望の電
流値になるものをＶSSにつなぐのと等価である。
【００１１】このような製造後検査段階で定電流源回路
の調整により、ＦＥＴのバラツキを吸収できるので、製
造の歩留が向上し、プロセスマージンが大きくなる。特
に、ＦＥＴの特性制御の難しいＧａＡｓ，ＩｎＰ系の化
合物半導体ＦＥＴ回路に有用である。また、ユーザー側
での調整は不要になり、図７，図８に示した回路のよう
な外部バイアス用の端子を設ける必要がなく、ＩＣパッ
ケージの端子数が少なくてすむようになる。この電流源
回路は、ＩＣ内にモノシリックに作られているので、Ｆ
ＥＴ差動増幅回路，直流レベルシフト回路，など幅広く
応用可能である。
の調整により、ＦＥＴのバラツキを吸収できるので、製
造の歩留が向上し、プロセスマージンが大きくなる。特
に、ＦＥＴの特性制御の難しいＧａＡｓ，ＩｎＰ系の化
合物半導体ＦＥＴ回路に有用である。また、ユーザー側
での調整は不要になり、図７，図８に示した回路のよう
な外部バイアス用の端子を設ける必要がなく、ＩＣパッ
ケージの端子数が少なくてすむようになる。この電流源
回路は、ＩＣ内にモノシリックに作られているので、Ｆ
ＥＴ差動増幅回路，直流レベルシフト回路，など幅広く
応用可能である。
【００１２】つぎに、本発明の第２実施例について説明
する。
する。
【００１３】図３の第２実施例の定電流源回路は、ラダ
ー回路３２０において、抵抗１２１及びヒューズ１２２
が直列につながれた回路が並列に接続されている点に特
徴を有している。この定電流源回路の調整においても、
前述した第１実施例と同様、ヒューズを切断しラダー回
路３２０の抵抗値を変化させている。これは、図４に示
すような回路で、ソースに接続されている抵抗の端点の
うち所望の電流値になるものをＶSSにつなぐのと等価で
ある。
ー回路３２０において、抵抗１２１及びヒューズ１２２
が直列につながれた回路が並列に接続されている点に特
徴を有している。この定電流源回路の調整においても、
前述した第１実施例と同様、ヒューズを切断しラダー回
路３２０の抵抗値を変化させている。これは、図４に示
すような回路で、ソースに接続されている抵抗の端点の
うち所望の電流値になるものをＶSSにつなぐのと等価で
ある。
【００１４】本発明は、前述した実施例だけでなく様々
な変形が可能である。
な変形が可能である。
【００１５】ラダー回路について、図１，図３で抵抗と
ヒューズとを入れ替えても、ＦＥＴのゲート，ソースに
つながる接続を逆にしても同じ動作をする。ラダー回路
の構成は、ヒューズによりラダー回路の抵抗値を変化さ
せうるものであれば良い。また、ラダー回路の抵抗値を
変える方法として、ヒューズを用いた溶断可能配線手段
について説明したが、ヒューズなどにかえて、接続手段
取付部として設けたＩＣパッドとその間のワイアボンド
など接続用配線を用いても構成することができる。この
ときは、若干調整の仕方が異なるが原理的には同等であ
る。この点について図１を用い、ヒューズ１２２をＩＣ
パッド及びワイアボンドにおきかえて説明する。図１の
ラダー回路のＩＣパッド１２２は、調整前はワイアボン
ドで接続されておらずその回路は切断されたものとなっ
ていて、調整時においてＩＣパッド１２２がこのワイア
ボンドで右側から順次接続されてゆく。ラダー回路の抵
抗値が減少するとともに、定電流源回路の電流は大きく
なり、所望の電流値になるとワイアボンドの接続を終了
する、という調整をする。もちろん、予め最適な電流値
となるＩＣパッドを調べ、その部分のみをワイヤ接続し
てもよい。このように、この例では、調整時の電流値の
変化の方向が異なるだけでほぼ同じものになっている。
この接続手段取付部による構成でも、ラダー回路の抵抗
値を変化させうるものであれば良く、様々な構成が可能
である。
ヒューズとを入れ替えても、ＦＥＴのゲート，ソースに
つながる接続を逆にしても同じ動作をする。ラダー回路
の構成は、ヒューズによりラダー回路の抵抗値を変化さ
せうるものであれば良い。また、ラダー回路の抵抗値を
変える方法として、ヒューズを用いた溶断可能配線手段
について説明したが、ヒューズなどにかえて、接続手段
取付部として設けたＩＣパッドとその間のワイアボンド
など接続用配線を用いても構成することができる。この
ときは、若干調整の仕方が異なるが原理的には同等であ
る。この点について図１を用い、ヒューズ１２２をＩＣ
パッド及びワイアボンドにおきかえて説明する。図１の
ラダー回路のＩＣパッド１２２は、調整前はワイアボン
ドで接続されておらずその回路は切断されたものとなっ
ていて、調整時においてＩＣパッド１２２がこのワイア
ボンドで右側から順次接続されてゆく。ラダー回路の抵
抗値が減少するとともに、定電流源回路の電流は大きく
なり、所望の電流値になるとワイアボンドの接続を終了
する、という調整をする。もちろん、予め最適な電流値
となるＩＣパッドを調べ、その部分のみをワイヤ接続し
てもよい。このように、この例では、調整時の電流値の
変化の方向が異なるだけでほぼ同じものになっている。
この接続手段取付部による構成でも、ラダー回路の抵抗
値を変化させうるものであれば良く、様々な構成が可能
である。
【００１６】抵抗については、金属薄膜抵抗が用いられ
るのが一般的なのであるが、ＦＥＴを飽和領域で使用す
るのであまり大きな値のものは望ましくなく、ＦＥＴに
良好なバイアス点を与えうるものであれば材質は問わな
い。
るのが一般的なのであるが、ＦＥＴを飽和領域で使用す
るのであまり大きな値のものは望ましくなく、ＦＥＴに
良好なバイアス点を与えうるものであれば材質は問わな
い。
【００１７】
【発明の効果】以上説明したように本発明によれば、製
造後検査時にラダー回路の抵抗値を変化させることで、
所望値に定電流源回路の電流が調整されて、ＦＥＴのバ
ラツキをその調整によって吸収できるので、プロセスマ
ージンが向上し、ＩＣの製造歩留が向上する。また、ユ
ーザー側での調整は不要になり、調整用の外部バイアス
用の端子といった余分な端子を省くことができる。
造後検査時にラダー回路の抵抗値を変化させることで、
所望値に定電流源回路の電流が調整されて、ＦＥＴのバ
ラツキをその調整によって吸収できるので、プロセスマ
ージンが向上し、ＩＣの製造歩留が向上する。また、ユ
ーザー側での調整は不要になり、調整用の外部バイアス
用の端子といった余分な端子を省くことができる。
【図１】本発明の第１実施例の回路図
【図２】本発明の第１実施例の動作説明の回路図
【図３】本発明の第２実施例の回路図
【図４】本発明の第２実施例の動作説明の回路図
【図５】従来例の回路図
【図６】従来例の回路図
【図７】従来例の回路図
【図８】従来例の回路図
１１０…ＦＥＴ
１２０…ラダー回路
１２１…抵抗
１２２…ヒューズ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/04 Ｖ 8427−4Ｍ
Claims (2)
- 【請求項１】 ＦＥＴと、このＦＥＴのゲート−ソース
間に、複数の抵抗及び溶断可能配線からなるラダー回路
とを備えたことを特徴とした半導体定電流源回路。 - 【請求項２】 ＦＥＴと、このＦＥＴのゲート−ソース
間に、複数の抵抗及び接続手段取付部からなるラダー回
路とを備えたことを特徴とした半導体定電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167199A JPH0513686A (ja) | 1991-07-08 | 1991-07-08 | 半導体定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167199A JPH0513686A (ja) | 1991-07-08 | 1991-07-08 | 半導体定電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513686A true JPH0513686A (ja) | 1993-01-22 |
Family
ID=15845265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167199A Pending JPH0513686A (ja) | 1991-07-08 | 1991-07-08 | 半導体定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513686A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175418A (ja) * | 2003-11-19 | 2005-06-30 | Canon Inc | 光電変換装置 |
| JP2007005468A (ja) * | 2005-06-22 | 2007-01-11 | Ricoh Co Ltd | 半導体装置 |
| US7535286B2 (en) | 2004-02-05 | 2009-05-19 | Nec Electronics Corporation | Constant current source apparatus including two series depletion-type MOS transistors |
| US9390812B2 (en) | 2014-07-01 | 2016-07-12 | Samsung Electronics Co., Ltd. | E-fuse test device and semiconductor device including the same |
-
1991
- 1991-07-08 JP JP3167199A patent/JPH0513686A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175418A (ja) * | 2003-11-19 | 2005-06-30 | Canon Inc | 光電変換装置 |
| US7535286B2 (en) | 2004-02-05 | 2009-05-19 | Nec Electronics Corporation | Constant current source apparatus including two series depletion-type MOS transistors |
| JP2007005468A (ja) * | 2005-06-22 | 2007-01-11 | Ricoh Co Ltd | 半導体装置 |
| US9390812B2 (en) | 2014-07-01 | 2016-07-12 | Samsung Electronics Co., Ltd. | E-fuse test device and semiconductor device including the same |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040810 |
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