JP2012063848A - 定電流回路 - Google Patents
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Abstract
【課題】より低い電源電圧で動作できる定電流回路を提供する。
【解決手段】電源電圧ＶＤＤがディプレッション型ＮＭＯＳトランジスタ１０のドレイン・ソース間電圧Ｖｄｓ１０とＮＭＯＳトランジスタ１５のゲート・ソース間電圧Ｖｇｓ１５との加算電圧よりも高ければ、定電流回路は動作できる。定電流回路の電源電圧ＶＤＤとして、１つのドレイン・ソース間電圧と１つのゲート・ソース間電圧との加算電圧が必要になり、１つのドレイン・ソース間電圧と２つのゲート・ソース間電圧との加算電圧は必要ならないので、定電流回路の最低動作電源電圧が低くなる。
【選択図】図１
【解決手段】電源電圧ＶＤＤがディプレッション型ＮＭＯＳトランジスタ１０のドレイン・ソース間電圧Ｖｄｓ１０とＮＭＯＳトランジスタ１５のゲート・ソース間電圧Ｖｇｓ１５との加算電圧よりも高ければ、定電流回路は動作できる。定電流回路の電源電圧ＶＤＤとして、１つのドレイン・ソース間電圧と１つのゲート・ソース間電圧との加算電圧が必要になり、１つのドレイン・ソース間電圧と２つのゲート・ソース間電圧との加算電圧は必要ならないので、定電流回路の最低動作電源電圧が低くなる。
【選択図】図１
Description
本発明は、定電流回路に関する。
従来の定電流回路について説明する。図１３は、従来の定電流回路を示す図である。
抵抗５４に流れる電流Ｉｒｅｆが増加すると、抵抗５４に発生する電圧が高くなるので、ＮＭＯＳトランジスタ５２のゲート・ソース間電圧が高くなり、ＮＭＯＳトランジスタ５２のコンダクタンスが大きくなる。すると、ＮＭＯＳトランジスタ５３のゲート電圧が低くなるので、ＮＭＯＳトランジスタ５３のゲート・ソース間電圧が低くなり、ＮＭＯＳトランジスタ５３のコンダクタンスが小さくなる。よって、電流Ｉｒｅｆが少なくなる。抵抗５４に流れる電流Ｉｒｅｆが減少すると、同様にＮＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５３の動作によって、電流Ｉｒｅｆが多くなる。従来の定電流回路は、上述のように動作して、電流Ｉｒｅｆが一定になる（例えば、特許文献１参照）。
抵抗５４に流れる電流Ｉｒｅｆが増加すると、抵抗５４に発生する電圧が高くなるので、ＮＭＯＳトランジスタ５２のゲート・ソース間電圧が高くなり、ＮＭＯＳトランジスタ５２のコンダクタンスが大きくなる。すると、ＮＭＯＳトランジスタ５３のゲート電圧が低くなるので、ＮＭＯＳトランジスタ５３のゲート・ソース間電圧が低くなり、ＮＭＯＳトランジスタ５３のコンダクタンスが小さくなる。よって、電流Ｉｒｅｆが少なくなる。抵抗５４に流れる電流Ｉｒｅｆが減少すると、同様にＮＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５３の動作によって、電流Ｉｒｅｆが多くなる。従来の定電流回路は、上述のように動作して、電流Ｉｒｅｆが一定になる（例えば、特許文献１参照）。
ここで、電源電圧をＶＤＤとし、ＰＭＯＳトランジスタ５１のゲート・ソース間電圧をＶｇｓｐとし、ＮＭＯＳトランジスタ５３のドレイン・ソース間電圧をＶｄｓｎとし、ＮＭＯＳトランジスタ５２のゲート・ソース間電圧をＶｇｓｎとする。すると、従来の技術では、定電流回路の動作のために以下の式（３１）が満たされる必要がある。
ＶＤＤ＞｜Ｖｇｓｐ｜＋Ｖｄｓｎ＋Ｖｇｓｎ・・・（３１）
この式（３１）から、例えば、ゲート・ソース間電圧｜Ｖｇｓｐ｜及びゲート・ソース間電圧Ｖｇｓｎを０．７Ｖとし、ドレイン・ソース間電圧Ｖｄｓｎを０．２Ｖとすると、１．６Ｖよりも高い電源電圧ＶＤＤが定電流回路の動作のために必要になる。つまり、最低動作電源電圧は、１．６Ｖである。
ＶＤＤ＞｜Ｖｇｓｐ｜＋Ｖｄｓｎ＋Ｖｇｓｎ・・・（３１）
この式（３１）から、例えば、ゲート・ソース間電圧｜Ｖｇｓｐ｜及びゲート・ソース間電圧Ｖｇｓｎを０．７Ｖとし、ドレイン・ソース間電圧Ｖｄｓｎを０．２Ｖとすると、１．６Ｖよりも高い電源電圧ＶＤＤが定電流回路の動作のために必要になる。つまり、最低動作電源電圧は、１．６Ｖである。
本発明は、上記課題に鑑みてなされ、より低い電源電圧で動作できる定電流回路を提供する。
本発明は、上記課題を解決するため、以下のような構成の定電流回路とした。
ドレインが第一電源端子に接続される、電流源である第一のディプレッション型第二導電型ＭＯＳトランジスタと、入力側のトランジスタであって、ソースが第二電源端子に接続される第一の第二導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第二電源端子に接続される第二の第二導電型ＭＯＳトランジスタと、を備え、前記第一のディプレッション型第二導電型ＭＯＳトランジスタの流す電流をミラーする第一のカレントミラー回路と、入力側のトランジスタであって、ソースが前記第一電源端子に接続される第一の第一導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第一電源端子に接続される第二の第一導電型ＭＯＳトランジスタと、を備え、前記第一のカレントミラー回路の流す電流をミラーする第二のカレントミラー回路と、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのソースと前記第一の第二導電型ＭＯＳトランジスタのドレインの間に設けられた抵抗と、ゲートが前記抵抗の一方の端子と接続され、ソースが前記第二電源端子に接続され、ドレインが前記第二のカレントミラー回路の出力端子に接続された第三の第二導電型ＭＯＳトランジスタと、を備え、前記第一の第二導電型ＭＯＳトランジスタのゲートが前記抵抗の他方の端子と接続され、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのゲートが前記第二のカレントミラー回路の出力端子に接続されたことを特徴とする定電流回路。
ドレインが第一電源端子に接続される、電流源である第一のディプレッション型第二導電型ＭＯＳトランジスタと、入力側のトランジスタであって、ソースが第二電源端子に接続される第一の第二導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第二電源端子に接続される第二の第二導電型ＭＯＳトランジスタと、を備え、前記第一のディプレッション型第二導電型ＭＯＳトランジスタの流す電流をミラーする第一のカレントミラー回路と、入力側のトランジスタであって、ソースが前記第一電源端子に接続される第一の第一導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第一電源端子に接続される第二の第一導電型ＭＯＳトランジスタと、を備え、前記第一のカレントミラー回路の流す電流をミラーする第二のカレントミラー回路と、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのソースと前記第一の第二導電型ＭＯＳトランジスタのドレインの間に設けられた抵抗と、ゲートが前記抵抗の一方の端子と接続され、ソースが前記第二電源端子に接続され、ドレインが前記第二のカレントミラー回路の出力端子に接続された第三の第二導電型ＭＯＳトランジスタと、を備え、前記第一の第二導電型ＭＯＳトランジスタのゲートが前記抵抗の他方の端子と接続され、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのゲートが前記第二のカレントミラー回路の出力端子に接続されたことを特徴とする定電流回路。
また、ドレインが第一電源端子に接続される、電流源である第一のディプレッション型第二導電型ＭＯＳトランジスタと、入力側のトランジスタであって、ソースが第二電源端子に接続される第一の第二導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第二電源端子に接続される第二の第二導電型ＭＯＳトランジスタと、を備え、前記第一のディプレッション型第二導電型ＭＯＳトランジスタの流す電流をミラーする第一のカレントミラー回路と、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのソースと前記第一の第二導電型ＭＯＳトランジスタのドレインの間に設けられた抵抗と、
ゲートが前記抵抗の一方の端子と接続され、ソースが前記第二電源端子に接続された第三の第二導電型ＭＯＳトランジスタと、入力側のトランジスタであって、ソースが前記第一電源端子に接続される第一の第一導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第一電源端子に接続される第二の第一導電型ＭＯＳトランジスタと、を備え、前記第三の第二導電型ＭＯＳトランジスタの流す電流をミラーする第二のカレントミラー回路と、を備え、前記第一の第二導電型ＭＯＳトランジスタのゲートが前記抵抗の他方の端子と接続され、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのゲートが前記第二のカレントミラー回路の出力端子に接続されたことを特徴とする定電流回路。
ゲートが前記抵抗の一方の端子と接続され、ソースが前記第二電源端子に接続された第三の第二導電型ＭＯＳトランジスタと、入力側のトランジスタであって、ソースが前記第一電源端子に接続される第一の第一導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第一電源端子に接続される第二の第一導電型ＭＯＳトランジスタと、を備え、前記第三の第二導電型ＭＯＳトランジスタの流す電流をミラーする第二のカレントミラー回路と、を備え、前記第一の第二導電型ＭＯＳトランジスタのゲートが前記抵抗の他方の端子と接続され、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのゲートが前記第二のカレントミラー回路の出力端子に接続されたことを特徴とする定電流回路。
上述のように構成した本発明の定電流回路は、電源電圧が第一のディプレッション型第二導電型ＭＯＳトランジスタのドレイン・ソース間電圧と第二の第二導電型ＭＯＳトランジスタのゲート・ソース間電圧の和の電圧よりも高ければ動作する。従って、本発明の定電流回路は、従来の定電流回路と比較して最低動作電圧が低い、と言う効果がある。
以下、本発明の実施形態を、図面を参照して説明する。
まず、定電流回路の構成について説明する。図１は、本実施形態の定電流回路を示す図である。
まず、定電流回路の構成について説明する。図１は、本実施形態の定電流回路を示す図である。
本実施形態の定電流回路は、ディプレッション型ＮＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ１１及び１２、ＰＭＯＳトランジスタ１３及び１４、ＮＭＯＳトランジスタ１５、及び、抵抗２０を備える。
ＮＭＯＳトランジスタ１１のゲートは、ドレインと抵抗２０の一端とＮＭＯＳトランジスタ１２のゲートとに接続され、ソースは、接地端子に接続される。ＮＭＯＳトランジスタ１１は、飽和結線される。ＮＭＯＳトランジスタ１２のソースは、接地端子に接続される。ＰＭＯＳトランジスタ１３のゲートは、ドレインとＰＭＯＳトランジスタ１４のゲートとＮＭＯＳトランジスタ１２のドレインとに接続され、ソースは、電源端子に接続される。ＰＭＯＳトランジスタ１３は、飽和結線される。ＰＭＯＳトランジスタ１４のソースは、電源端子に接続され、ドレインは、ディプレッション型ＮＭＯＳトランジスタ１０のゲートとＮＭＯＳトランジスタ１５のドレインとに接続される。ＮＭＯＳトランジスタ１５のゲートは、ディプレッション型ＮＭＯＳトランジスタ１０のソースと抵抗２０の他端に接続され、ソースは、接地端子に接続される。ディプレッション型ＮＭＯＳトランジスタ１０のドレインは、電源端子に接続される。
なお、ＰＭＯＳトランジスタ１３及び１４はカレントミラー回路を構成し、ＰＭＯＳトランジスタ１３のドレインがカレントミラー回路の入力端子であり、ＰＭＯＳトランジスタ１４のドレインがカレントミラー回路の出力端子である。また、ＮＭＯＳトランジスタ１１及び１２はカレントミラー回路を構成し、ＮＭＯＳトランジスタ１１のドレインがカレントミラー回路の入力端子であり、ＮＭＯＳトランジスタ１２のドレインがカレントミラー回路の出力端子である。
次に、本実施形態の定電流回路の動作について説明する。
電源が投入されると、ディプレッション型ＮＭＯＳトランジスタ１０のゲート・ソース間電圧はほぼ０Ｖであるので、ディプレッション型ＮＭＯＳトランジスタ１０はドレイン電流を流す。このドレイン電流は、定電流回路を起動する。よって、定電流回路を起動するための起動回路は、定電流回路に不要になる。
電源が投入されると、ディプレッション型ＮＭＯＳトランジスタ１０のゲート・ソース間電圧はほぼ０Ｖであるので、ディプレッション型ＮＭＯＳトランジスタ１０はドレイン電流を流す。このドレイン電流は、定電流回路を起動する。よって、定電流回路を起動するための起動回路は、定電流回路に不要になる。
電源電圧をＶＤＤとし、ディプレッション型ＮＭＯＳトランジスタ１０のドレイン・ソース間電圧をＶｄｓ１０とし、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧をＶｇｓ１５とする。すると、定電流回路の動作のために以下の式（１）が満たされる必要がある。
〔数１〕
ＶＤＤ＞Ｖｄｓ１０＋Ｖｇｓ１５・・・（１）
この式（１）から、例えば、ドレイン・ソース間電圧Ｖｄｓ１０を０．２Ｖとし、ゲート・ソース間電圧Ｖｇｓ１５を０．７Ｖとすると、０．９Ｖよりも高い電源電圧ＶＤＤが定電流回路の動作のために必要になる。つまり、最低動作電源電圧は、０．９Ｖである。この最低動作電源電圧は、従来の技術での最低動作電源電圧よりも低い。
〔数１〕
ＶＤＤ＞Ｖｄｓ１０＋Ｖｇｓ１５・・・（１）
この式（１）から、例えば、ドレイン・ソース間電圧Ｖｄｓ１０を０．２Ｖとし、ゲート・ソース間電圧Ｖｇｓ１５を０．７Ｖとすると、０．９Ｖよりも高い電源電圧ＶＤＤが定電流回路の動作のために必要になる。つまり、最低動作電源電圧は、０．９Ｖである。この最低動作電源電圧は、従来の技術での最低動作電源電圧よりも低い。
ＮＭＯＳトランジスタ１５の閾値電圧がＮＭＯＳトランジスタ１１の閾値電圧よりも高く回路設計されることにより、及び／または、ＮＭＯＳトランジスタ１５のドライブ能力がＮＭＯＳトランジスタ１１のドライブ能力よりも低く回路設計されることにより、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧はＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも高く回路設計される。ＮＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１１とのゲート・ソース間電圧の差分電圧が、抵抗２０に発生する。この差分電圧及び抵抗２０の抵抗値に基づき、抵抗２０は電流Ｉｒｅｆを流す。ＮＭＯＳトランジスタ１１及び１２によるカレントミラー回路及びＰＭＯＳトランジスタ１３及び１４によるカレントミラー回路は、電流Ｉｒｅｆに基づいた電流をＮＭＯＳトランジスタ１５のドレインに流す。
ディプレッション型ＮＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１５は、共同し、電流ＩｒｅｆとＮＭＯＳトランジスタ１５のドレイン電流とが所望の電流比になるよう動作している。具体的には、抵抗２０に流れる電流Ｉｒｅｆが多くなってしまう場合、抵抗２０に発生する電圧が高くなり、電圧ＶＡも高くなる。すると、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧も高くなり、ＮＭＯＳトランジスタ１５のコンダクタンスが大きくなる。すると、ディプレッション型ＮＭＯＳトランジスタ１０のゲート電圧が低くなり、ディプレッション型ＮＭＯＳトランジスタ１０のゲート・ソース間電圧も低くなり、ディプレッション型ＮＭＯＳトランジスタ１０のコンダクタンスが小さくなる。すると、電圧ＶＡが低くなるので、電流Ｉｒｅｆが少なくなる。抵抗２０に流れる電流Ｉｒｅｆが少なくなってしまう場合、前述のように、電流Ｉｒｅｆが多くなる。このようにして、電流Ｉｒｅｆは一定になる。
次に、ディプレッション型ＮＭＯＳトランジスタ１０と抵抗２０とＮＭＯＳトランジスタ１１とに流れる電流Ｉｒｅｆについて説明する。
ここで、抵抗２０の他端の電圧をＶＡとし、抵抗２０の一端の電圧をＶＢとし、抵抗２０の抵抗値をＲｂとする。すると、下記の式（２）が成立する。
［ディプレッション型ＮＭＯＳトランジスタ１０が強反転動作し、他のトランジスタも強反転動作する時］
ＭＯＳトランジスタの、ゲート・ソース間電圧をＶｇｓとし、ドレイン電流をＩとし、閾値電圧をＶｔｈとし、移動度をμnとし、単位面積あたりのゲート絶縁膜容量をＣOXとし、ゲート幅をＷとし、ゲート長をＬとする。すると、下記の式（３）が成立する。
ＭＯＳトランジスタの、ゲート・ソース間電圧をＶｇｓとし、ドレイン電流をＩとし、閾値電圧をＶｔｈとし、移動度をμnとし、単位面積あたりのゲート絶縁膜容量をＣOXとし、ゲート幅をＷとし、ゲート長をＬとする。すると、下記の式（３）が成立する。
ＮＭＯＳトランジスタ１１のドレイン電流をＩ１１とし、閾値電圧をＶｔｈ１１とし、ＮＭＯＳトランジスタ１５のドレイン電流をＩ１５とし、閾値電圧をＶｔｈ１５とする。すると、式（２）及び（３）から、下記の式（４）が成立する。
ここで、下記の式（５）及びＶｔｈ１５＞Ｖｔｈ１１が成立する場合、式（４）から、下記の式（６）が成立する。
この時、ＮＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１５は同一極性のトランジスタであるので、閾値電圧Ｖｔｈ１１及び閾値電圧Ｖｔｈ１５の温度特性はほぼ等しい。よって、（Ｖｔｈ１５−Ｖｔｈ１１）の温度係数はほぼ０になる。ここで、抵抗値Ｒｂの温度係数が０である抵抗２０が使用されるとすると、電流Ｉｒｅｆの温度係数もほぼ０になる。また、式（６）から、電流Ｉｒｅｆは、電源電圧ＶＤＤに依存しない。
また、Ｖｔｈ１５−Ｖｔｈ１１＝０、Ｉｒｅｆ＝Ｉ１１＝Ｉ１５、β１５＝β、β１１＝αβ（αは、α＞１の定数）が成立する場合、式（４）から、下記の式（７）が成立する。式（７）から、下記の式（８）が成立する。式（８）から、下記の式（９）が成立する。
この時、抵抗値Ｒｂの温度特性がβの温度特性を打ち消すことができる抵抗２０が使用されるとすると、電流Ｉｒｅｆの温度係数も０になる。また、式（９）から、電流Ｉｒｅｆは、電源電圧ＶＤＤに依存しない。
［ディプレッション型ＮＭＯＳトランジスタ１０が強反転動作し、他のトランジスタが弱反転動作する時］
ＭＯＳトランジスタにおいて、スロープファクタをｎとし、ボルツマン係数をｋとし、温度をＴとし、電子電荷をｑとし、プロセス依存のパラメータをＩ0とする。すると、下記の式（１０）が成立する。
ＭＯＳトランジスタにおいて、スロープファクタをｎとし、ボルツマン係数をｋとし、温度をＴとし、電子電荷をｑとし、プロセス依存のパラメータをＩ0とする。すると、下記の式（１０）が成立する。
式（２）及び（１１）から、下記の式（１１）が成立する。
ここで、下記の式（１２）とＶｔｈ１５＞Ｖｔｈ１１が成立する場合、式（１１）から、下記の式（１３）が成立する。
この時、他のトランジスタが強反転動作する時と同様に、電流Ｉｒｅｆの温度係数はほぼ０になる。また、式（１３）から、電流Ｉｒｅｆは、電源電圧ＶＤＤに依存しない。
また、Ｖｔｈ１５−Ｖｔｈ１１＝０、Ｉｒｅｆ＝Ｉ１１＝γＩ１５（γ＞０）が成立する場合、式（１１）から、下記の式（１４）が成立する。
この時、抵抗値Ｒｂの温度特性が式（１４）の分子の温度特性を打ち消すことができる抵抗２０が使用されるとすると、電流Ｉｒｅｆの温度係数も０になる。また、式（１４）から、電流Ｉｒｅｆは、電源電圧ＶＤＤに依存しない。
このようにすると、電源電圧ＶＤＤがディプレッション型ＮＭＯＳトランジスタ１０のドレイン・ソース間電圧Ｖｄｓ１０とＮＭＯＳトランジスタ１５のゲート・ソース間電圧Ｖｇｓ１５との加算電圧よりも高ければ、定電流回路は動作できる。定電流回路の電源電圧ＶＤＤとして、１つのドレイン・ソース間電圧と１つのゲート・ソース間電圧との加算電圧が必要になり、１つのドレイン・ソース間電圧と２つのゲート・ソース間電圧との加算電圧は必要ならないので、定電流回路の最低動作電源電圧が低くなる。
また、上述のように構成した定電流回路は、定電流回路を起動するための起動回路を必要としない。
［変形例１］
図２は、本実施形態の定電流回路の他の例を示す図である。図１と比較し、抵抗や飽和結線されるＭＯＳトランジスタやダイオード等によって構成されるインピーダンス素子２１が追加されている。インピーダンス素子２１は、ディプレッション型ＮＭＯＳトランジスタ１０のソースと抵抗２０の他端及びＮＭＯＳトランジスタ１５のゲートの接続点との間に設けられる。
図２は、本実施形態の定電流回路の他の例を示す図である。図１と比較し、抵抗や飽和結線されるＭＯＳトランジスタやダイオード等によって構成されるインピーダンス素子２１が追加されている。インピーダンス素子２１は、ディプレッション型ＮＭＯＳトランジスタ１０のソースと抵抗２０の他端及びＮＭＯＳトランジスタ１５のゲートの接続点との間に設けられる。
このような構成にすると、インピーダンス素子２１に電流Ｉｒｅｆよる電圧が発生するので、ディプレッション型ＮＭＯＳトランジスタ１０のソース及びゲートの電圧は、図１の回路よりも高くなる。従って、ＮＭＯＳトランジスタ１５のドレイン・ソース間電圧が高くなり、ＮＭＯＳトランジスタ１５が飽和動作しやすくなる。
［変形例２］
図３は、本実施形態の定電流回路の他の例を示す図である。図１と比較し、ＮＭＯＳトランジスタ１２のカスコード回路として、ディプレッション型ＮＭＯＳトランジスタ２２が追加されている。ディプレッション型ＮＭＯＳトランジスタ２２のゲートは接地端子に接続され、ソースはＮＭＯＳトランジスタ１２のドレインに接続され、ドレインはＰＭＯＳトランジスタ１３のドレインに接続される。
図３は、本実施形態の定電流回路の他の例を示す図である。図１と比較し、ＮＭＯＳトランジスタ１２のカスコード回路として、ディプレッション型ＮＭＯＳトランジスタ２２が追加されている。ディプレッション型ＮＭＯＳトランジスタ２２のゲートは接地端子に接続され、ソースはＮＭＯＳトランジスタ１２のドレインに接続され、ドレインはＰＭＯＳトランジスタ１３のドレインに接続される。
このような回路構成にすると、電源電圧ＶＤＤが変動し、ＰＭＯＳトランジスタ１３のドレイン電圧も変動しても、ＮＭＯＳトランジスタ１２のドレイン電圧は変動しにくい。従って、ＮＭＯＳトランジスタ１１及び１２によるカレントミラー回路は、所望の電流比が維持される。なお、他の回路構成においても、ＮＭＯＳトランジスタ１２のドレインにカスコード回路を追加しても良い。
［変形例３］
図４は、本実施形態の定電流回路の他の例を示す図である。図１と比較し、ディプレッション型ＮＭＯＳトランジスタ１０のゲートがＰＭＯＳトランジスタ１３のドレインに接続され、ＰＭＯＳトランジスタ１３及び１４のゲートがＰＭＯＳトランジスタ１４のドレインに接続されている。
図４は、本実施形態の定電流回路の他の例を示す図である。図１と比較し、ディプレッション型ＮＭＯＳトランジスタ１０のゲートがＰＭＯＳトランジスタ１３のドレインに接続され、ＰＭＯＳトランジスタ１３及び１４のゲートがＰＭＯＳトランジスタ１４のドレインに接続されている。
このように接続すると、電流ＩｒｅｆがミラーされたＮＭＯＳトランジスタ１２の電流と、電圧ＶＡによってＮＭＯＳトランジスタ１５が流す電流がミラーされたＰＭＯＳトランジスタ１３が流す電流の関係によって、ディプレッション型ＮＭＯＳトランジスタ１０のゲートの電圧が制御される。そして、変形例３の回路は電流Ｉｒｅｆが変化しても、他の例と同様に、電流Ｉｒｅｆが一定になるように動作する。
［変形例４］
図５は、本実施形態の定電流回路の他の例を示す図である。図４と比較し、インピーダンス素子２１が追加されている。インピーダンス素子２１は、ディプレッション型ＮＭＯＳトランジスタ１０のソースと抵抗２０の他端及びＮＭＯＳトランジスタ１５のゲートの接続点との間に設けられる。このようにすると、変形例１と同様に、ＮＭＯＳトランジスタ１５が飽和動作しやすくなる。
図５は、本実施形態の定電流回路の他の例を示す図である。図４と比較し、インピーダンス素子２１が追加されている。インピーダンス素子２１は、ディプレッション型ＮＭＯＳトランジスタ１０のソースと抵抗２０の他端及びＮＭＯＳトランジスタ１５のゲートの接続点との間に設けられる。このようにすると、変形例１と同様に、ＮＭＯＳトランジスタ１５が飽和動作しやすくなる。
［変形例５］
図６は、本実施形態の定電流回路の他の例を示す図である。図４と比較し、ＮＭＯＳトランジスタ１５のカスコード回路として、ディプレッション型ＮＭＯＳトランジスタ２２が追加されている。ディプレッション型ＮＭＯＳトランジスタ２２のゲートは接地端子に接続され、ソースはＮＭＯＳトランジスタ１５のドレインに接続され、ドレインはＰＭＯＳトランジスタ１４のドレインに接続される。
図６は、本実施形態の定電流回路の他の例を示す図である。図４と比較し、ＮＭＯＳトランジスタ１５のカスコード回路として、ディプレッション型ＮＭＯＳトランジスタ２２が追加されている。ディプレッション型ＮＭＯＳトランジスタ２２のゲートは接地端子に接続され、ソースはＮＭＯＳトランジスタ１５のドレインに接続され、ドレインはＰＭＯＳトランジスタ１４のドレインに接続される。
このような回路構成にすると、電源電圧ＶＤＤが変動し、ＰＭＯＳトランジスタ１４のドレイン電圧も変動しても、ＮＭＯＳトランジスタ１５のドレイン電圧は変動しにくい。従って、ＮＭＯＳトランジスタ１５のドレイン電流も変動しない。なお、他の回路構成において、ＮＭＯＳトランジスタ１５のドレインにカスコード回路を追加しても良い。
［変形例６］
図７は、本実施形態の定電流回路の他の例を示す図である。図１と比較し、ＮＭＯＳトランジスタ１５のゲートがＮＭＯＳトランジスタ１１のドレインと抵抗２０との接続点に接続され、ＮＭＯＳトランジスタ１１及び１２のゲートがディプレッション型ＮＭＯＳトランジスタ１０のソースと抵抗２０との接続点に接続される。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、図１では、高く回路設計されていたが、図７では、低く回路設計される。
図７は、本実施形態の定電流回路の他の例を示す図である。図１と比較し、ＮＭＯＳトランジスタ１５のゲートがＮＭＯＳトランジスタ１１のドレインと抵抗２０との接続点に接続され、ＮＭＯＳトランジスタ１１及び１２のゲートがディプレッション型ＮＭＯＳトランジスタ１０のソースと抵抗２０との接続点に接続される。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、図１では、高く回路設計されていたが、図７では、低く回路設計される。
［変形例７］
図８は、本実施形態の定電流回路の他の例を示す図である。図２と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
図８は、本実施形態の定電流回路の他の例を示す図である。図２と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
［変形例８］
図９は、本実施形態の定電流回路の他の例を示す図である。図３と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
図９は、本実施形態の定電流回路の他の例を示す図である。図３と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
［変形例９］
図１０は、本実施形態の定電流回路の他の例を示す図である。図４と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
図１０は、本実施形態の定電流回路の他の例を示す図である。図４と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
［変形例１０］
図１１は、本実施形態の定電流回路の他の例を示す図である。図５と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
図１１は、本実施形態の定電流回路の他の例を示す図である。図５と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
［変形例１１］
図１２は、本実施形態の定電流回路の他の例を示す図である。図６と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
図１２は、本実施形態の定電流回路の他の例を示す図である。図６と比較し、変形例６と同様に、ＮＭＯＳトランジスタ１１及び１２及びＮＭＯＳトランジスタ１５のゲートの接続先が変更されている。この時、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧は、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧よりも、低く回路設計される。
１０ ディプレッション型ＮＭＯＳトランジスタ
１１、１２、１５ ＮＭＯＳトランジスタ
１３、１４ ＰＭＯＳトランジスタ
２０ 抵抗
１１、１２、１５ ＮＭＯＳトランジスタ
１３、１４ ＰＭＯＳトランジスタ
２０ 抵抗
Claims (7)
- ドレインが第一電源端子に接続される、電流源である第一のディプレッション型第二導電型ＭＯＳトランジスタと、
入力側のトランジスタであって、ソースが第二電源端子に接続される第一の第二導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第二電源端子に接続される第二の第二導電型ＭＯＳトランジスタと、を備え、前記第一のディプレッション型第二導電型ＭＯＳトランジスタの流す電流をミラーする第一のカレントミラー回路と、
入力側のトランジスタであって、ソースが前記第一電源端子に接続される第一の第一導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第一電源端子に接続される第二の第一導電型ＭＯＳトランジスタと、を備え、前記第一のカレントミラー回路の流す電流をミラーする第二のカレントミラー回路と、
前記第一のディプレッション型第二導電型ＭＯＳトランジスタのソースと前記第一の第二導電型ＭＯＳトランジスタのドレインの間に設けられた抵抗と、
ゲートが前記抵抗の一方の端子と接続され、ソースが前記第二電源端子に接続され、ドレインが前記第二のカレントミラー回路の出力端子に接続された第三の第二導電型ＭＯＳトランジスタと、を備え、
前記第一の第二導電型ＭＯＳトランジスタのゲートが前記抵抗の他方の端子と接続され、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのゲートが前記第二のカレントミラー回路の出力端子に接続されたことを特徴とする定電流回路。 - ドレインが第一電源端子に接続される、電流源である第一のディプレッション型第二導電型ＭＯＳトランジスタと、
入力側のトランジスタであって、ソースが第二電源端子に接続される第一の第二導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第二電源端子に接続される第二の第二導電型ＭＯＳトランジスタと、を備え、前記第一のディプレッション型第二導電型ＭＯＳトランジスタの流す電流をミラーする第一のカレントミラー回路と、
前記第一のディプレッション型第二導電型ＭＯＳトランジスタのソースと前記第一の第二導電型ＭＯＳトランジスタのドレインの間に設けられた抵抗と、
ゲートが前記抵抗の一方の端子と接続され、ソースが前記第二電源端子に接続された第三の第二導電型ＭＯＳトランジスタと、
入力側のトランジスタであって、ソースが前記第一電源端子に接続される第一の第一導電型ＭＯＳトランジスタと、出力側のトランジスタであって、ソースが前記第一電源端子に接続される第二の第一導電型ＭＯＳトランジスタと、を備え、前記第三の第二導電型ＭＯＳトランジスタの流す電流をミラーする第二のカレントミラー回路と、を備え、
前記第一の第二導電型ＭＯＳトランジスタのゲートが前記抵抗の他方の端子と接続され、前記第一のディプレッション型第二導電型ＭＯＳトランジスタのゲートが前記第二のカレントミラー回路の出力端子に接続されたことを特徴とする定電流回路。 - 前記第三の第二導電型ＭＯＳトランジスタのゲート・ソース間電圧は、前記第一の第二導電型ＭＯＳトランジスタのゲート・ソース間電圧よりも高いことを特徴とする請求項１または２記載の定電流回路。
- 前記第三の第二導電型ＭＯＳトランジスタのゲート・ソース間電圧は、前記第一の第二導電型ＭＯＳトランジスタのゲート・ソース間電圧よりも低いことを特徴とする請求項１または２記載の定電流回路。
- 前記第一のディプレッション型第二導電型ＭＯＳトランジスタのソースと前記抵抗の間にインピーダンス素子を設けたことを特徴とする請求項１から４のいずれかに記載の定電流回路。
- 前記第二のカレントミラー回路の入力端子にカスコード回路を設けたことを特徴とする請求項１から５のいずれかに記載の定電流回路。
- 前記カスコード回路は、
ゲートを前記第二電源端子に接続される第二のディプレッション型第二導電型ＭＯＳトランジスタで構成されることを特徴とする請求項６に記載の定電流回路。
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