KR0134487Y1 - 반도체 집적 회로 장치 - Google Patents

Abstract

본 고안은 내부 회로의 동작에 의해 발생한 전원 노이즈가 외부 입력 회로의 동작에 미치는 영향을 억제하여 오동작을 방지하는데 있다.

칩 외부에서 신호가 입력되는 외부 입력 회로(331a,331b)와, 상기 외부 입력 회로(331a,331b) 이외에 내부 회로(332a,332b)를 구비하고, 칩(100)의 내부에 외부 입력 회로(331a,331b)와 내부회로(332a,332b)에 각각 상이한 배선으로 접속된 2개의 전원단자(311a,311c)를 가지며, 각각의 전원 단자(311a,311c)는 칩(100)의 외부의 다른 리드(301a,301c)에 접속되어 있다.

Description

반도체 집적 회로 장치

본 고안은 반도체 집적 회로 장치에 관한 것으로서, 특히 복수의 전원 단자를 갖는 반도체 집적 회로 장치에 관한 것이다.

근래의 반도체 집적 회로 장치에 있어서, 회로 규모의 대형화에 의해 칩 사이즈가 증대하고, 데이터 액세스 타임이 고속화함에 따라서, 전원 전압 Vcc 또는 전원 전압 Vss 의 노이즈가 증대하고 있었다. 그래서 최근에는 이와 같은 노이즈가 회로 동작에 악영향을 미치지 않도록 전원 단자의 수가 증가하고 있는 경향에 있다.

종래의 전원 단자를 복수개 갖는 장치에 대해 다이내믹 메모리를 예로들어 설명한다. 제3도는 이 다이내믹 메모리의 중심부의개략 구성을 나타낸다. 메모리셀이 매트릭스 형상으로 배열된 셀어레이(341)에 있어서, 선택된 셀에 기억된 데이터가 센스 증폭기(342)에 의해 감지되어 증폭된다. 여기서 센스 증폭기(342)중, N 채널 센스 증폭기는 N 채널 센스 증폭 구동기(343)에 의해 구동되며, 또한 P 채널 센스 증폭기는 P 채널 센스 증폭 구동기(344)에 의해 구동된다. 이들 회로의 주변에는 칩(300)의 외부에서 신호가 입력되는 외부 입력 회로(331a,331b)와, 이 외부 입력 회로를 제외한 다른 내부 회로(332a,332b)가 배치되어 있다.

이 가운데, 셀어레이(341)와 센스 증폭기(342)를 부분적으로 상세히 나타낸 것이 제4도이다. 메모리셀이 m행 n열로 배열되어 있고, 각각의 메모리셀은 워드선(WL1~WLn)에 의해 선택되고, 비트선쌍(BL1~BLm,에서 데이터를 독출한다. 각 메모리 셀은 예를들어 N 채널 트랜지스터(501)와 커패시터(511)로 구성되며, 드레인이 비트선(BL1)에 접속되고, 게이트가 워드선(WL1)에 접속되어 있다. 비트선쌍중 다른쪽의 비트선()에는 커패시터(531)와 함께 메모리셀을 구성하는 N 채널 트랜지스터(521)의 드레인이 접속되며, 그 게이트는 워드선(WLn)에 접속되어 있다.

워드선(WL1~WLn)에 의해 선택된 메모리셀의 데이터는 각 비트선쌍 마다 설치된 N 채널 센스 증폭기와 P 채널 센스 증폭기에 의해 감지되어 증폭된다. 예를들면, 비트선쌍()에는 N 채널 센스 증폭기를 구성하는 N 채널 트랜지스터(541) 및 N 채널 트랜지스터(551)의 드레인과 게이트가 접속되며, 또한 P 채널 센스 증폭기를 구성하는 P 채널 트랜지스터(561,571)의 소스와 게이트가 접속되어 있다. 그리고 N 채널 트랜지스터(541) 및 N 채널 트랜지스터(551)의 공통 소스는 신호선()에 접속되며, P 채널 트랜지스터(561,571)의 공통 드레인은 신호선(LSAP)에 접속되어 있다.

이와같은 구성을 갖는 회로 동작을 각 신호의 파형을 나타낸 제5도에 기초하여 설명한다. 예를들어 워드선(WL1) 및 워드선(WLn)에 의해, 1 열째와 더미셀(dummy cell)이 접속된 n 열째가 선택되며, 커패시터(511)와 커패시터(531)에 각각 기억되어 있는 데이터가 트랜지스터(501)와 트랜지스터(521)에 의해 비트선쌍()에 전송된다. 먼저 N 채널 센스 증폭 구동기(343)가 동작하여 신호선()이 로우 레벨이 되고, N 채널 센스 증폭기를 구성하는 N 채널 트랜지스터(541,551)가 도통하여, 비트선쌍()중 전위가 낮은 쪽의 전위(V52)가 더욱 저하하기 시작한다. 이때, 전위가 낮은 쪽의 비트선()중 커패시터에 축적되어 있던 전하가 전원 전압(Vss)으로 방전되기 때문에 이 전원 전압(Vss)이 부상하여 정(+)의 노이즈를 발생한다.

다음에 P 채널 센스 증폭 구동기(344)가 동작하여 신호선(LSAP)의 전위가 하이 레벨이 되고, P 채널 센스 증폭기를 구성하는 P 채널 트랜지스터(561,571)가 도통한다. 이것에 의해 비트선쌍()중 전위가 높은쪽의 전위(V51)가 상승을 개시한다. 이 경우에는 전위가 높은 쪽의 비트선()의 커패시터에 충전이 이루어지기 때문에 전원 전압 Vcc 에 전류가 흘러 들어가 이 전압에 노이즈가 발생한다.

이처럼 센스 증폭기(342)가 동작해서 전원 전압(Vss)에 노이즈가 발생하면, 외부 입력 회로(331a)의 동작 마진(margin)이 저하된다. 외부 입력 회로(331a)의 초단에는 제6도에 도시한 바와같은 회로가 접속되어 있다. 칩(300)의 외부의 회로에 접속된 입력 단자(403)와 후단의 회로에 접속된 출력 단자(404)와의 사이에는 P 채널 트랜지스터(401) 및 N 채널 트랜지스터(402)로 구성된 인버터가 접속되어 있다. 여기서 제3도에 도시된 바와같은 장치에서는 일반적으로 TTL 논리 소자와 접속해서 사용되기 때문에, 통상 2.4 V 이상을 하이 레벨, 0.8 V 이상을 로우 레벨로 하고 있다. 이 때문에 제6도의 인버터 회로의 임계치는 1.6 V 로 설정되어 있다.

이와 같은 인버터 주위에 설치된 Vcc 전원이 +0.6 V 의 노이즈를 받았다고 하면, 이 인버터 회로의 임계치는 1.6 V에서 2.2 V 로 상승한다. 노이즈가 없을 경우에는 1.6 V 이상의 전압이 입력되면 하이 레벨로 간주하여 로우 레벨의 신호를 출력한다. 그러나 노이즈가 발생했을 경우, 로우 레벨의 신호를 출력하기 위해서는 2.2 V 이상의 전압을 필요로 한다. 따라서, 하이 레벨의 규정치인 2.4 V 에 대해, 노이즈가 없을 경우에는 0.8 V 의 마진이 있음에도 불구하고, 노이즈가 발생했을 경우에는 0.2 V 로 감소한다. 이것은 0.8 V를 규정치로 하는 로우 레벨 신호의 입력에 대해서도 마찬가지이다.

반대로 이 인버터 주위의 Vss 전원이 -0.6 V 의 노이즈를 받았다고 하면, 회로의 임계치는 1.6 V에서 1.0 V 까지 저하된다. 이것에 의해 노이즈가 없을 경우에는 1.6 V 이하의 전압을 입력하면 로우 레벨로 간주했지만, 노이즈를 받으면 1.0 V 이하의 전압일 것을 필요로 한다. 즉, 로우 레벨의 규정치 0.8 V 에 대해 본래 0.8 V 의 마진이 설정되어 있지만, 노이즈의 발생에 의해 0.2 V 로 감소한다. 이 경우도 2.4 V를 규정치로 하는 하이 레벨의 신호에 대해서 역시 마진이 저하한다.

이와같은 마진의 저하를 종래에는 다음과 같은 방법으로 방지하고 있었다. 제3도에 도시된 바와같이 칩(300)으로의 전원 공급은 전원 전압 Vcc 용 리드(301b)에 본딩 와이어(321b)에 의해 접속된 전원 전압 Vcc 단자(311b)와, 전원 전압 Vss용 리드(301a)에 본딩 와이어(321a)로 접속된 전원 전압 Vss 단자(311a)로 행해진다. 외부 입력 회로용의 Vss 전원은 센스 증폭기(342)의 동작에 의한 노이즈의 영향을 받지 못하게 하기 위하여, 전원 전압 Vss 단자(311a)로부터의 배선을 두갈래로 나누어서, 각각을 내부 회로(332a,332b)와, 외부 입력 회로(331a,331b)로 사용하고 있었다. 센스 증폭기(342)가 동작하면, N 채널 센스 증폭 구동기(343) 주위의 Vss 전원이 노이즈를 받는다. 그러나, 이 Vss 전원에서부터 외부 입력 회로용의 Vss 전원까지의 배선을 나누는 것에서 도중에 커패시터와 저항을 개재시켜 노이즈가 전달되지 않도록 하고 있었지만, 마진의 개선은 극히 미약했다.

이처럼 종래 기술은 센스 증폭기등의 내부 회로의 동작에 의해 발생하는 전원 노이즈에 의한 마진의 저하를 충분히 방지할 수 없으며, 오 동작을 초래하는 문제가 있었다.

본 고안은 상기 사정을 감안하여 이루어진 것이며, 내부 회로의 동작에 의해 전원에 발생하는 노이즈가 외부 입력 회로의 동작에 미치는 영향을 억제하여 오동작을 방지할 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.

제1도는 본 고안의 일실시예에 의한 반도체 집적 회로 장치의 개략 구성을 나타낸 블록도.

제2도는 반도체 집적 회로 장치 및 종래의 장치에 있어서의 전원 전압의 변화를 비교한 파형도.

제3도는 종래의 반도체 집적 회로 장치의 개략 구성을 나타낸 블록도.

제4도는 반도체 집적 회로 장치의 셀 어레이 및 센스 증폭기의 구성을 나타낸 회로도.

제5도는 반도체 집적 회로 장치에 있어서의 각 신호의 동작 파형을 나타낸 파형도.

제6도는 반도체 집적 회로 장치에 있어서의 외부 입력 회로의 초단 회로를 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : 칩 301a, 301c : 전원 전압 Vss 용 리드

301b : 전원 전압 Vcc 용 리드 311a, 311c : 전원 전압 Vss 용 단자

311b : 전원 전압 Vcc 용 단자 321a, 321b,321c : 본딩 와이어

331a, 331b : 외부 입력 회로 332a, 332b : 내부 회로

341 : 셀어레이 342 : 센스 증폭기

343 : N 채널 센스 증폭기 344 : P 채널 센스 증폭기

본 고안은 칩 외부에서 신호가 입력되는 외부 입력 회로와, 상기 외부 입력회로 이외에 내부 회로를 구비한 반도체 집적 회로 장치로서, 칩 내부에는 외부 입력 회로와 내부 회로에 각각 상이한 배선으로 접속된 최소한 2 개의 전원 단자를 가지며, 상기 각각의 전원 단자는 칩 외부의 다른 리드에 각각 접속되어 있는 것을 특징으로 하고 있다.

외부 입력 회로와 내부 회로는 상이한 리드에 접속된 전원 단자에서 상이한 배선을 통해 전원이 공급되기 때문에, 내부 회로의 동작에 의해 상기 내부 회로에 접속된 전원 단자의 전압에 노이즈가 발생했을 경우에도 외부 입력 회로에 그 영향이 미치는 것이 방지되며, 외부 입력 회로의 동작 마진이 확보되어 정상적으로 동작할 수 있다.

이하, 본 고안의 일실시예에 대해 도면을 참조하여 설명한다.

제1도에 본 실시예에 의한 본다체 집적 회로 장치의 구성을 나타낸다. 종래는 상술한 바와같이, 내부 회로(332a,332b)와, 외부 입력(331a,331b)를 공통의 전원 Vss 단자(311a)에 접속하고 있었다. 이것에 대해 본 실시예에서는 칩(100)의 외부에 설치된 2 개의 전원 Vss 용 리드(301a,301c)가 각각 칩(100)의 내부에 2 개의 전원 Vss 단자(311a,311c)에 접속되어 있으며, 이들 2 개의 단자(311a,311c)에서 외부 입력 회로(331a,331b)와, 내부 회로(332a,332b)에 별도로 전원 Vss 가 공급된다. 즉, 칩(100)의 내부에서 내부 회로와 외부 입력 회로가 동일한 전원 Vss 단자에서 전원 Vss 가 공급되는 것이 아니라 칩(100) 외부의 2 개의 리드(301a,301c)에서, 본딩 와이어(321a) 및 전원 Vss 단자(311a), 또는 본딩 와이어(321c) 및 전원 Vss 단자(311c)를 각각 통해서 별도로 공급되는 점이 종래와 다르다. 그 밖의 종래와 동일한 구성 요소에 대해서는 동일한 번호를 붙여 설명을 생략한다.

이 장치에 있어서, 센스 증폭기(342)가 동작했을 경우의 전원 Vss 전압의 변화에 대해 설명한다. 제2도는 센스 증폭기(342)가 시점 t1 에서 동작을 개시한 다음에 있어서의 본 실시예의 외부 입력 회로(331a,331b)의 전원 전압 Vss(21), 종래의 장치에 있어서의 외부 입력 회로(331a,331b)의 전원 전압 Vss(22), 또한 본 실시예 및 종래의 장치에 있어서의 내부 회로(332a,332b)의 전원 전압 Vss(23)의 각각의 파형의 변화를 나타낸 것이다.

센스 증폭기(342)가 시점 t1 동작하여 약 20[nsec] 경과하면, 내부 회로(332a,332b)의 전원 전압 Vss(23)에는 본 실시예와 종래의 경우에 공통해서 약 0.7 V 의 노이즈가 발생하고 있다. 이 경우의 외부 입력 회로(331a,331b)의 전원 전압 Vss를 비교하면, 종래의 전압 Vss(22)에는 약 0.7 V의 노이즈가 생기고 있지만, 본 실시예에서는 전원 전압 Vss(21)에 생긴 노이즈는 약 0.2 V 이다. 이것으로부터, 센스 증폭기(342)의 동작에 의해 전원 전압 Vss(23)에 노이즈가 발생했을 경우에도 그 영향이 본 실시예의 외부 전원 전압 Vss(21)에 미치는 것을 억제하는 효과가 있으며, 동작 마진을 확보하여 오동작을 방지할 수 있다.

상술한 실시예는 일예이며, 본 고안을 한정하는 것은 아니다. 예를들면 본실시예에서는 전원 Vss 단자 및 칩 외부의 리드를 각각 2 개씩 설치하고 있지만, 2 개 이상 설치하고 이 가운데서 최소한 하나가 외부 입력 회로에 접속되어 있으면 된다.

지금까지 본 고안을 양호한 실시예로서 설명하였지만 본원의 실용신안등록 청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 고안의 이해를 용이하게 하기 위한 것이고, 본원 고안의 기술적 범위를 도면에 도시한 실시예로 한정하는 병기한 것은 아니다.

이상 설명한 바와같이 본 고안에 의하면, 외부 입력 회로와 내부 회로가 상이한 리드에 접속된 전원 단자에서 각각 상이한 배선을 통해 각각 전원이 공급되기 때문에 내부 회로의 동작에 의해 상기 내부 회로에 접속된 전원 단자의 전압에 노이즈가 발생했을 경우에 외부 입력 회로에 접속된 전원 단자의 전압에 미치는 영향이 억제되어 동작 마진이 확보되어서 정상적으로 동작할 수 있다.

Claims (1)

1. 칩(100) 외부에서 신호가 입력되는 외부 입력 회로(331a,331b)와, 상기 외부 입력 회로 이외에 내부 회로(332a,332b)를 구비한 반도체 집적 회로 장치에 있어서, 상기 칩 내부에는 상기 외부 입력 회로와 상기 내부 회로에 각각 상이한 배선으로 접속된 최소한 2 개의 전원 단자(311a,311c)를 가지며, 상기 각각의 전원 단자는 상기 칩 외부의 상이한 리드(301a,301c)에 각각 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.