TWI550823B - 晶片封裝結構 - Google Patents

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Description

晶片封裝結構
本發明係有關於一種晶片封裝結構，特別是有關於一種導線架封裝的晶片封裝結構。
隨著消費市場的變遷，消費者對於產品輕薄短小的需求也日益增加，尤其是電子產品，往往需要在有限體積內，提供更多功能，更大的資料容量或更快運算速度。然而，在半導體技術上，藉由奈米技術的發展，晶片的積集度不斷提升，相對在半導體晶片封裝上也要求密度更高、腳位更多。因此，封裝體內部晶片的堆疊與整合，或者封裝體間的堆疊技術，都廣泛地應用於許多電子產品中。舉例而言，動態隨機存取記憶體、快閃記憶體、固態硬碟等都應用了晶片堆疊(stacked die)或封裝堆疊(Package on Package,PoP)技術，以提高其記憶體容量。此外，封裝堆疊也可以應用於記憶體晶片封裝與邏輯晶片封裝的堆疊。
因此，無論晶片堆疊封裝，或者封裝體堆疊，都是近年來熟習此技藝者致力開發與研究的課題。
本發明的觀點之一就是提供一種晶片封裝結構，將二個晶片上有引腳(LOC)/引腳上有晶片(COL)的導線架封裝半成品疊合成一封裝單體，以利於封裝體之堆疊。
本發明的另一觀點就是提供一種晶片封裝結構，利用導線架封裝，將二個相同或不同的晶片堆疊成一封裝單體，以利於封裝體之堆疊。
本發明的再一觀點就是提供一種晶片封裝結構，將二個導線架疊合並形成一封裝單體，使其上下二面都具有對外接點，以利於封裝體之堆疊。
根據本發明上述及其他觀點，提出一種晶片封裝結構，包括：一封裝材料，具有一封裝上表面及相對之一封裝下表面；多個第一引腳，每一第一引腳分別具有一第一內引腳部及一第一外引腳部，第一引腳配置於封裝材料中，第一外引腳部之一第一表面暴露於封裝上表面；一第一晶片，配置於封裝材料中，第一晶片位於第一內引腳部上並與第一引腳電性連接；多個第二引腳，每一第二引腳分別具有一第二內引腳部及一第二外引腳部，第二引腳配置於封裝材料中，第二外引腳部之一第二表面暴露於封裝下表面；一第二晶片，配置於封裝材料中，第二晶片位於第二內引腳部上並與第二引腳電性連接；以及一黏合層，配置於封裝材料中並位於第一引腳與第二引腳之間，使得第一引腳與第二引腳相互連接。
在本發明的某些實施例中，第一內引腳部之厚度小於第一外引腳部之厚度，使得第一內引腳部與封裝上表面間形成一第一容置空間，第一晶片位於第一容置空間中。第二內引腳部之厚度小於第二外引腳部之厚度，使得第二內引腳部與封裝下表面間形成一第二容置空間，第二晶片位於第二容置空間中。
在本發明的某些實施例中，黏合層包括一非導電膠，第一引腳分別對應第二引腳，並藉由非導電膠電性隔離。
在本發明的某些實施例中，黏合層包括一導電膠，部分第一引腳分別對應部分第二引腳，並藉由導電膠電性連接。黏合層更包括一非導電膠，其他部分第一引腳分別對應其他部分第二引腳，並藉由非導電膠電性隔離。在其他實施例中，其他部分第一引腳與其他部分第二引腳錯位排列，以使彼此電性隔離。
根據本發明上述及其他觀點，本發明的另一態樣是提出一種電子裝置，包括：一晶片封裝結構以及一線路板。晶片封裝結構，包括：一封裝材料，具有一封裝上表面及相對之一封裝下表面；多個第一引腳，每一第一引腳分別具有一第一內引腳部及一第一外引腳部，第一引腳配置於封裝材料中，第一外引腳部之一第一表面暴露於封裝上表面；一第一晶片，配置於封裝材料中，第一晶片位於第一內引腳部上並與第一引腳電性連接；多個第二引腳，每一第二引腳分別具有一第二內引腳部及一第二外引腳部，第二引腳配置於封裝材料中，第二外引腳部之一第二表面暴露於封裝下表面；一第二晶片，配置於封裝材料中，第二晶片位於第二內引腳部上並與第二引腳電性連接；以及一黏合層，配置於封裝材料中並位於第一引腳與第二引腳之間，使得第一引腳與第二引腳相互連接。晶片封裝結構設置於線路板上，並透過第二外引腳部之第二表面與線路板電性連接。
在本發明的某些實施例中，更包括一導電元件，電性連接第一外引腳部之第一表面與線路板。
在本發明的某些實施例中，第一內引腳部之厚度小於第一外引腳部之厚度，使得第一內引腳部與封裝上表面間形成一第一容置空間，第一晶片位於第一容置空間中。第二內引腳部之厚度小於第二外引腳部之 厚度，使得第二內引腳部與封裝下表面間形成一第二容置空間，第二晶片位於第二容置空間中。
在本發明的某些實施例中，黏合層包括一非導電膠，第一引腳分別對應第二引腳，並藉由非導電膠電性隔離。
在本發明的某些實施例中，黏合層包括一導電膠，部分第一引腳分別對應部分第二引腳，並藉由導電膠電性連接。黏合層更包括一非導電膠，其他部分第一引腳分別對應其他部分第二引腳，並藉由非導電膠電性隔離。在其他實施例中，其他部分第一引腳與其他部分第二引腳錯位排列，以使彼此電性隔離。
本發明的晶片封裝結構，將二個晶片上有引腳(LOC)/引腳上有晶片(COL)的導線架封裝半成品疊合成一封裝單體，以利於封裝體之堆疊，其中利用內引腳部厚度較小，以形成容納晶片的空間，進一步薄化晶片封裝結構。
本發明的晶片封裝結構，利用導線架封裝，將二個相同或不同的晶片堆疊成一封裝單體，以利於封裝體之堆疊，其中利用導電膠及/或非導電膠黏合外引腳部，可以依需求選擇性電性連接或電性隔離特定的外引腳，使得晶片封裝結構的線路設計及腳位配置更具彈性。
本發明的晶片封裝結構，將二個導線架疊合並形成一封裝單體，使其上下二面都具有對外接點，以利於二個封裝單體之間彼此堆疊，同時堆疊後的上表面及下表面仍具有接點，可以進一步對外連接，使得晶片封裝結構的線路設計及腳位配置更具彈性。
100‧‧‧晶片封裝結構
110C‧‧‧第二表面
102‧‧‧封裝材料
102A‧‧‧封裝上表面
102B‧‧‧封裝下表面
104‧‧‧第一引腳
104A‧‧‧第一內引腳部
104B‧‧‧第一外引腳部
104C‧‧‧第一表面
106‧‧‧第一晶片
106A‧‧‧第一主動表面
106B‧‧‧第一背面
108‧‧‧銲線
110‧‧‧第二引腳
110A‧‧‧第二內引腳部
110B‧‧‧第二外引腳部
112、212‧‧‧第二晶片
112A、212A‧‧‧第二主動表面
112B、212B‧‧‧第二背面
114‧‧‧黏合層
120‧‧‧第一容置空間
130‧‧‧第二容置空間
510、520‧‧‧封裝單體
512、522、610、620‧‧‧表面
530‧‧‧貼合材料
600‧‧‧堆疊封裝結構
630‧‧‧導電元件
640‧‧‧焊接材料
650‧‧‧線路板
圖一繪示依照本發明一實施例，一種晶片封裝結構的剖面示意圖。
圖二繪示依照本發明另一實施例，一種晶片封裝結構的剖面示意圖。
圖三繪示依照本發明一實施例，對應圖一中區域A的局部放大立體示意圖。
圖四繪示依照本發明另一實施例，對應圖一中區域A的局部放大立體示意圖。
圖五繪示依照本發明一實施例，晶片封裝結構彼此堆疊的剖面示意圖。
圖六繪示依照本發明一實施例，晶片封裝結構彼此堆疊後設置於一線路板上的剖面示意圖。
關於本發明的優點，精神與特徵，將以實施例並參照所附圖式，進行詳細說明與討論。值得注意的是，為了讓本發明能更容易理解，後附的圖式僅為示意圖，相關尺寸並非以實際比例繪示。
為了讓本發明的優點，精神與特徵可以更容易且明確地了解，後續將以實施例並參照所附圖式進行詳述與討論。值得注意的是，這些實施例僅為本發明代表性的實施例，其中所舉例的特定方法，裝置，條件，材質等並非用以限定本發明或對應的實施例。
請參照圖一，圖一繪示依照本發明一實施例，一種晶片封裝結構的剖面示意圖。本發明的晶片封裝結構100係採用導線架(lead frame)作 為封裝載體，如圖一所示，係由上下二個導線架構成。對於上部的導線架而言，具有多個第一引腳104，每一第一引腳104分別具有一第一內引腳部104A及一第一外引腳部104B。在本發明某些實施例中，第一內引腳部104A之厚度小於第一外引腳部104B之厚度，使得第一內引腳部104A的區域形成一第一容置空間120。第一晶片106設置於第一容置空間120中，且位於第一內引腳部104A上。第一晶片106具有第一主動表面106A及第一背面106B，第一晶片106係以第一背面106B貼附於第一內引腳部104A，較佳是以一絕緣膠或絕緣貼帶(未繪示)貼附，而第一晶片106以第一背面106B與第一內引腳部104A連接所形成之架構，本發明所屬領域中稱之為引腳上有晶片(Chip On Lead,COL)的架構。而第一晶片106的第一主動表面106A具有多個接點(未繪示)，分別藉由銲線108與第一引腳104電性連接，連接的位置較佳是在第一內引腳部104A。
對於下部的導線架而言，與前述結構類似，而方向為倒置，具有多個第二引腳110，每一第二引腳110分別具有一第二內引腳部110A及一第二外引腳部110B。同樣地，第二內引腳部110A之厚度小於第二外引腳部110B之厚度，使得第二內引腳部110A的區域形成一第二容置空間130。第二晶片112設置於第二容置空間130中，且位於第二內引腳部110A上，同樣為引腳上有晶片(Chip On Lead,COL)的架構。第二晶片112具有第二主動表面112A及第二背面112B，第二晶片112係以第二背面112B貼附於第二內引腳部110A，較佳是以一絕緣膠或絕緣貼帶(未繪示)貼附。而第二晶片112的第二主動表面112A具有多個接點(未繪示)，分別藉由銲線108與第二引腳110電性連接，連接的位置較佳是在第二內引腳部110A。
請同時參照圖一、圖三與圖四，圖三繪示依照本發明一實施例，對應圖一中區域A的局部放大立體示意圖；圖四繪示依照本發明另一實施例，對應圖一中區域A的局部放大立體示意圖。上述二個導線架在進行晶片貼附(die attachment)及打線(wire bonding)之後，接著會將二個半成品貼合，此外，若不考慮製程複雜度，製程順序上更可以是先將上述二個導線架貼合之後，再分別進行晶片貼附及打線，以形成二個黏合之半成品。由於本發明的晶片封裝結構可以包含二個相同或不同晶片的堆疊，因此二個導線架的腳位配置可以有多種不同的變化。舉例而言，第一晶片106及第二晶片112可以同樣為記憶體晶片，而第一晶片106及第二晶片112的接點為鏡像配置(mirror layout)，因此第一引腳104與第二引腳110的腳位配置(pin assignment)可以剛好對應重合。如圖三所示，此時第一引腳104與第二引腳110的位置可以互相對應，而藉由黏合層114互相連接，由於第一引腳104與第二引腳110的腳位配置互相對應，所以當黏合層114為非導電膠時，第一引腳104與第二引腳110可以藉由黏合層114電性隔離；而當黏合層114為導電膠時，舉例而言，黏合層為異方性導電膠(anisotropic conductive paste,ACP)或異方性導電膜(anisotropic conductive film,ACF)，則第一引腳104與第二引腳110可以藉由黏合層114電性連接。黏合層114也可以同時包括導電膠與非導電膠，使得第一引腳104與第二引腳110之間部分導電，而部分不導電。
在本發明的其他實施例中，第一晶片106及第二晶片112可以是不同的晶片，舉例而言，第一晶片106為記憶體晶片，而第二晶片112為邏輯晶片。因此，部分第一晶片106的接點要獨立輸入/輸出，而部分第二晶片112的接點也要獨立輸入/輸出。此時如圖三所示，第一引腳104與第二引 腳110的位置亦可以互相對應，而藉由黏合層114互相連接，但黏合層114為非導電膠，使得第一引腳104與第二引腳110電性隔離，得以獨立輸入/輸出。另一方面，如圖四所示，部分第一引腳104與第二引腳110的位置亦可以錯位排列，此時不論黏合層114為非導電膠或導電膠，第一引腳104與第二引腳110皆可透過錯位排列而電性隔離。值得一提的是，圖三及圖四所示第一引腳104與第二引腳110的重合排列或錯位排列，可以依照需求組合運用在同一晶片封裝結構中，只要搭配黏合層的電性特性，即可以達到部分第一引腳104與第二引腳110電性連接，另一部分第一引腳104與第二引腳110電性隔離，使得晶片封裝結構的線路設計及腳位配置更具彈性。
接著，進行封膠製程，將二個貼合後的導線架及晶片，以一封裝材料102包覆第一晶片106、第二晶片112、銲線108、第一內引腳部104A、第二內引腳部110A、部分的第一外引腳部104B及部分的第二外引腳部110B，且暴露出第一外引腳部104B的第一表面104C及第二外引腳部110B的第二表面110C。封裝材料102的材質比如是環氧樹脂(epoxy)，或者其他絕緣材料。封裝材料102具有封裝上表面102A及相對的封裝下表面102B，而第一外引腳部104B的第一表面104C暴露於封裝上表面102A，第二外引腳部110B的第二表面110C暴露於封裝下表面102B。後續的導線架/封裝結構的切割/沖壓、封裝材料的去除毛邊及引腳的電鍍製程，與習知技術相似，在此不再贅述。
第一表面104C與第二表面110C分別作為第一引腳104與第二引腳110對外的接點，可以供晶片封裝結構100與其他封裝結構進一步進行堆疊，或者與比如線路板的其他元件進行接合。如上述實施例，在某些 腳位上，如果第一引腳104與第二引腳110以黏合層114電性連接，則此腳位可以選擇由第一表面104C或第二表面110C作為對外接點。值得一提的是，在某些實施例中，為了進行堆疊，某些引腳可以不與晶片直接連接。舉例而言，某個第一引腳104可以為空腳位，即不與第一晶片106連接，而與某個第二引腳110以黏合層114電性連接，此時此腳位可以分別以第一表面104C與第二表面110C與其他封裝及/或線路板電性連接。也就是說，第二晶片112的某個接點可以透過第二引腳110及/或第一引腳104對外連接，使得腳位配置上更具彈性。
請參照圖二，圖二繪示依照本發明另一實施例，一種晶片封裝結構的剖面示意圖。在本發明的某些實施例中，晶片與導線架的連接方式除了上述的COL結構外，也可以是晶片上有引腳(Lead On Chip,LOC)，亦即晶片之主動表面與引腳接觸的結構。圖二中，與圖一相同標號即意指類似或相同的元件，在此不再贅述，僅說明與圖一差異的部分。如圖二所示，第二晶片212位於第二容置空間130中，且第二內引腳部110A位於第二晶片212上。第二晶片212具有第二主動表面212A及第二背面212B，第二晶片212係以第二主動表面212A貼附於第二內引腳部110A，也就是晶片上有引腳(Lead On Chip,LOC)的架構，而第二晶片212與第二內引腳部110A較佳地是以一絕緣膠或絕緣貼帶(未繪示)貼附。而第二晶片212的第二主動表面212A靠近中央的部分具有多個接點(未繪示)，分別藉由銲線108與第二引腳110電性連接，連接的位置較佳是在第二內引腳部110A。值得注意的是，在此實施例中，可以選擇性的縮小第二容置空間130，亦即縮小第二內引腳部110A及第二外引腳部110B之間的厚度差異，使得封裝後第二晶片212的第二背面 212B可以暴露於封裝下表面102B(未繪示)。藉此，可以有助於封裝厚度之縮減與第二晶片212之散熱。
請參照圖五，圖五繪示依照本發明一實施例，晶片封裝結構彼此堆疊的剖面示意圖。在圖一及圖二中的晶片封裝結構，都可以形成一個封裝單體，以進行二個以上的封裝體疊合。各封裝單體的細部結構，可以參照圖一與圖二，在此不再贅述。如圖五所示，封裝單體510與封裝單體520可以彼此疊合，透過貼合材料530，可以將封裝單體510下端外引腳外露的表面512(對應圖一的110C)，與封裝單體520上端外引腳外露的表面522(對應圖一的104C)彼此連接，而形成堆疊封裝結構。而貼合材料530可以包括導電材料或/及非導電材料，使封裝單體510與封裝單體520彼此電性連接、電性絕緣或選擇性的電性連接。本實施例中僅是以二個封裝單體堆疊為例，熟習此技藝者應知，可以將多個封裝單體依上述方式進行堆疊。
請參照圖六，圖六繪示依照本發明一實施例，一種電子裝置的剖面示意圖，即晶片封裝結構彼此堆疊後設置於一線路板上的剖面示意圖。同樣地，各封裝單體的細部結構，可以參照圖一與圖二，在此不再贅述。晶片封裝結構堆疊後的堆疊封裝結構600(如圖五)，可以設置在一線路板650上，比如印刷電路板(Printed Circuit Board,PCB)。如前所述，本發明的晶片封裝結構在封裝上表面及封裝下表面都有外露的外引腳表面，可以做為對外接點。在組裝上，堆疊封裝結構600最下方的封裝單體之外引腳外露的表面620(對應圖一的110C)，可以利用表面黏著技術(Surface Mount Technology,SMT)，以焊接材料640與線路板650電性連接。堆疊封裝結構600最上方的封裝單體之外引腳外露的表面610(對應圖一的104C)，則可以藉由 比如軟性電路板(flexible PCB)的導電元件630與線路板650電性連接。
綜上所述，本發明的晶片封裝結構，將二個晶片上有引腳(LOC)/引腳上有晶片(COL)的導線架封裝半成品疊合成一封裝單體，以利於封裝體之堆疊，並利用內引腳部厚度較小，以形成容納晶片的空間，進一步薄化晶片封裝結構。藉由本發明的晶片封裝結構，利用導線架的接合，將二個相同或不同的晶片結合於一封裝單體，以利於封裝體之堆疊，其中利用導電膠及/或非導電膠黏合外引腳部，可以依需求選擇性電性連接或電性隔離特定的外引腳，甚至可以選擇性與晶片電性連接，使得晶片封裝結構的線路設計及腳位配置更具彈性。此外，本發明的晶片封裝結構，將二個導線架疊合並形成一封裝單體，使其上下二面都具有對外接點，以利於多個封裝單體之間彼此堆疊，同時堆疊後的上表面及下表面仍具有接點，可以進一步對外連接，使得晶片封裝結構的線路設計及腳位配置更具彈性。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本創作之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片封裝結構
102‧‧‧封裝材料
102A‧‧‧封裝上表面
102B‧‧‧封裝下表面
104‧‧‧第一引腳
104A‧‧‧第一內引腳部
104B‧‧‧第一外引腳部
104C‧‧‧第一表面
106‧‧‧第一晶片
106A‧‧‧第一主動表面
106B‧‧‧第一背面
108‧‧‧銲線
110‧‧‧第二引腳
110A‧‧‧第二內引腳部
110B‧‧‧第二外引腳部
110C‧‧‧第二表面
112‧‧‧第二晶片
112A‧‧‧第二主動表面
112B‧‧‧第二背面
114‧‧‧黏合層
120‧‧‧第一容置空間
130‧‧‧第二容置空間

Claims (15)

  1. 一種晶片封裝結構，包括：一封裝材料，具有一封裝上表面及相對之一封裝下表面；多個第一引腳，每一該些第一引腳分別具有一第一內引腳部及一第一外引腳部，該些第一引腳配置於該封裝材料中，該些第一外引腳部之一第一表面暴露於該封裝上表面；一第一晶片，配置於該封裝材料中，該第一晶片位於該些第一內引腳部上並與該些第一引腳電性連接；多個第二引腳，每一該些第二引腳分別具有一第二內引腳部及一第二外引腳部，該些第二引腳配置於該封裝材料中，該些第二外引腳部之一第二表面暴露於該封裝下表面；一第二晶片，配置於該封裝材料中，該第二晶片位於該些第二內引腳部上並與該些第二引腳電性連接；以及一黏合層，配置於該封裝材料中並位於該些第一引腳與該些第二引腳之間，使得該些第一引腳與該些第二引腳相互連接。
  2. 如請求項1所述之晶片封裝結構，其中該些第一內引腳部之厚度小於該些第一外引腳部之厚度，使得該些第一內引腳部與該封裝上表面間形成一第一容置空間，該第一晶片位於該第一容置空間中。
  3. 如請求項1所述之晶片封裝結構，其中該些第二內引腳部之厚度小於該些第二外引腳部之厚度，使得該些第二內引腳部與該封裝下表面間形成一第二容置空間，該第二晶片位於該第二容置空間中。
  4. 如請求項1所述之晶片封裝結構，其中該黏合層包括一非導電膠，該些第 一引腳分別對應該些第二引腳，並藉由該非導電膠電性隔離。
  5. 如請求項1所述之晶片封裝結構，其中該黏合層包括一導電膠，部分該些第一引腳分別對應部分該些第二引腳，並藉由該導電膠電性連接。
  6. 如請求項5所述之晶片封裝結構，其中該黏合層更包括一非導電膠，其他部分該些第一引腳分別對應其他部分該些第二引腳，並藉由該非導電膠電性隔離。
  7. 如請求項5所述之晶片封裝結構，其中其他部分該些第一引腳與其他部分該些第二引腳錯位排列，以使彼此電性隔離。
  8. 一種電子裝置，包括：一晶片封裝結構，包括：一封裝材料，具有一封裝上表面及相對之一封裝下表面；多個第一引腳，每一該些第一引腳分別具有一第一內引腳部及一第一外引腳部，該些第一引腳配置於該封裝材料中，該些第一外引腳部之一第一表面暴露於該封裝上表面；一第一晶片，配置於該封裝材料中，該第一晶片位於該些第一內引腳部上並與該些第一引腳電性連接；多個第二引腳，每一該些第二引腳分別具有一第二內引腳部及一第二外引腳部，該些第二引腳配置於該封裝材料中，該些第二外引腳部之一第二表面暴露於該封裝下表面；一第二晶片，配置於該封裝材料中，該第二晶片位於該些第二內引腳部上並與該些第二引腳電性連接；以及一黏合層，配置於該封裝材料中並位於該些第一引腳與該些第二引腳 之間，使得該些第一引腳與該些第二引腳相互連接；以及一線路板，該晶片封裝結構設置於該線路板上，並透過該些第二外引腳部之該第二表面與該線路板電性連接。
  9. 如請求項8所述之電子裝置，更包括一導電元件，電性連接該些第一外引腳部之該第一表面與該線路板。
  10. 如請求項8所述之電子裝置，其中該些第一內引腳部之厚度小於該些第一外引腳部之厚度，使得該些第一內引腳部與該封裝上表面間形成一第一容置空間，該第一晶片位於該第一容置空間中。
  11. 如請求項8所述之電子裝置，其中該些第二內引腳部之厚度小於該些第二外引腳部之厚度，使得該些第二內引腳部與該封裝下表面間形成一第二容置空間，該第二晶片位於該第二容置空間中。
  12. 如請求項8所述之電子裝置，其中該黏合層包括一非導電膠，該些第一引腳分別對應該些第二引腳，並藉由該非導電膠電性隔離。
  13. 如請求項8所述之電子裝置，其中該黏合層包括一導電膠，部分該些第一引腳分別對應部分該些第二引腳，並藉由該導電膠電性連接。
  14. 如請求項13所述之電子裝置，其中該黏合層更包括一非導電膠，其他部分該些第一引腳分別對應其他部分該些第二引腳，並藉由該非導電膠電性隔離。
  15. 如請求項13所述之電子裝置，其中其他部分該些第一引腳與其他部分該些第二引腳錯位排列，以使彼此電性隔離。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018100946A1 (de) * 2018-01-17 2019-07-18 Osram Opto Semiconductors Gmbh Bauteil und verfahren zur herstellung eines bauteils

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200824090A (en) * 2006-09-28 2008-06-01 Stats Chippac Ltd Integrated circuit package system employing bump technology

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4342013B2 (ja) * 1998-05-06 2009-10-14 株式会社ハイニックスセミコンダクター 超高集積回路のｂｌｐスタック及びその製造方法
JP2001053243A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
US20030038347A1 (en) * 2001-08-22 2003-02-27 Walton Advanced Electronics Ltd Stackable-type semiconductor package
KR100486832B1 (ko) * 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
JP2004014823A (ja) * 2002-06-07 2004-01-15 Renesas Technology Corp 半導体装置及びその製造方法
KR100585100B1 (ko) * 2003-08-23 2006-05-30 삼성전자주식회사 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법
KR101037246B1 (ko) * 2004-10-18 2011-05-26 스태츠 칩팩, 엘티디. 멀티 칩 리드 프레임 패키지
CN2779618Y (zh) * 2005-01-21 2006-05-10 资重兴 可层叠的封装芯片结构改良
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
DE102006051199A1 (de) * 2006-10-30 2008-05-08 Robert Bosch Gmbh Elektrisches Bauelement mit äußerer Kontaktierung
JP2009064854A (ja) * 2007-09-05 2009-03-26 Nec Electronics Corp リードフレーム、半導体装置、及び半導体装置の製造方法
JP2011060927A (ja) * 2009-09-09 2011-03-24 Hitachi Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200824090A (en) * 2006-09-28 2008-06-01 Stats Chippac Ltd Integrated circuit package system employing bump technology

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