JPH07107578A - 簡易型時分割交換方式 - Google Patents
簡易型時分割交換方式Info
- Publication number
- JPH07107578A JPH07107578A JP24496993A JP24496993A JPH07107578A JP H07107578 A JPH07107578 A JP H07107578A JP 24496993 A JP24496993 A JP 24496993A JP 24496993 A JP24496993 A JP 24496993A JP H07107578 A JPH07107578 A JP H07107578A
- Authority
- JP
- Japan
- Prior art keywords
- data
- channel
- highway
- transmission
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 メモリに無駄を生じることなく、安価に、か
つ小型にできる簡易型時分割交換方式を提供する。 【構成】 Ｍチャネルの受信ハイウェイ(11)から所望の
ｎ（ｎ＜Ｍ）チャネルのデータを取り出すためのタイミ
ング信号を生成するｎ個の受信タイミング生成回路(14-
1 〜14-n) と、取り出されたｎチャネルのデータを保持
するｎ個のデータ保持回路(12-1 〜12-n) と、これらデ
ータ保持回路(12-1 〜12-n) に保持されたｎチャネルの
データをｎチャネルの送信ハイウェイ(13)に所望の順序
で送出するためのタイミング信号を生成するｎ個の送信
タイミング生成回路(15-1 〜15-n)とを有し、Ｍチャネ
ルの受信ハイウェイ(11)の所望のｎチャネルに時分割さ
れたデータを、ｎチャネルの送信ハイウェイ(13)に所望
の順序に時分割交換して送出する。
つ小型にできる簡易型時分割交換方式を提供する。 【構成】 Ｍチャネルの受信ハイウェイ(11)から所望の
ｎ（ｎ＜Ｍ）チャネルのデータを取り出すためのタイミ
ング信号を生成するｎ個の受信タイミング生成回路(14-
1 〜14-n) と、取り出されたｎチャネルのデータを保持
するｎ個のデータ保持回路(12-1 〜12-n) と、これらデ
ータ保持回路(12-1 〜12-n) に保持されたｎチャネルの
データをｎチャネルの送信ハイウェイ(13)に所望の順序
で送出するためのタイミング信号を生成するｎ個の送信
タイミング生成回路(15-1 〜15-n)とを有し、Ｍチャネ
ルの受信ハイウェイ(11)の所望のｎチャネルに時分割さ
れたデータを、ｎチャネルの送信ハイウェイ(13)に所望
の順序に時分割交換して送出する。
Description
【０００１】
【産業上の利用分野】この発明は、データ伝送ハイウェ
イを有する時分割交換方式、特に、送信ハイウェイが１
伝送ハイウェイのタイムスロット数よりも少ないタイム
スロット数を有する簡易型の時分割交換方式に関するも
のである。
イを有する時分割交換方式、特に、送信ハイウェイが１
伝送ハイウェイのタイムスロット数よりも少ないタイム
スロット数を有する簡易型の時分割交換方式に関するも
のである。
【０００２】
【従来の技術】従来の時分割交換方式においては、図３
に示すように、入力データ伝送路１から送られてくる時
分割多重化された１伝送ハイウェイの全タイムスロット
のシリアルデータを、入力用シリアル−パラレル変換器
２でパラレルデータに変換し、これらのデータを接続チ
ャネル選択用双方向メモリ３およびチャネル選択カウン
タ４により書き込みアドレスを制御して、データ交換用
双方向メモリ５に書き込み、その後、書き込まれたデー
タを接続チャネル選択用双方向メモリ３の制御のもとに
読み出して、それらを出力用パラレル−シリアル変換器
６でシリアルデータに変換して出力データ伝送路７に送
出するようにしている。
に示すように、入力データ伝送路１から送られてくる時
分割多重化された１伝送ハイウェイの全タイムスロット
のシリアルデータを、入力用シリアル−パラレル変換器
２でパラレルデータに変換し、これらのデータを接続チ
ャネル選択用双方向メモリ３およびチャネル選択カウン
タ４により書き込みアドレスを制御して、データ交換用
双方向メモリ５に書き込み、その後、書き込まれたデー
タを接続チャネル選択用双方向メモリ３の制御のもとに
読み出して、それらを出力用パラレル−シリアル変換器
６でシリアルデータに変換して出力データ伝送路７に送
出するようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の時分割交換方式にあっては、１伝送ハイウェイ
のデータ全てを取り込んで、指定の順に出力伝送路７に
送出するようにしているため、データ交換用双方向メモ
リ５として少なくとも１伝送ハイウェイ分のデータ保存
用メモリが必要となる。このため、かかる時分割交換方
式を、送信ハイウェイのタイムスロット数が１伝送ハイ
ウェイのタイムスロット数よりも少ない簡易型の時分割
交換方式に適用した場合には、メモリに無駄が生じ、コ
ストアップになると共に、装置も大型になるという問題
がある。
た従来の時分割交換方式にあっては、１伝送ハイウェイ
のデータ全てを取り込んで、指定の順に出力伝送路７に
送出するようにしているため、データ交換用双方向メモ
リ５として少なくとも１伝送ハイウェイ分のデータ保存
用メモリが必要となる。このため、かかる時分割交換方
式を、送信ハイウェイのタイムスロット数が１伝送ハイ
ウェイのタイムスロット数よりも少ない簡易型の時分割
交換方式に適用した場合には、メモリに無駄が生じ、コ
ストアップになると共に、装置も大型になるという問題
がある。
【０００４】この発明は、上述した問題点に着目してな
されたもので、メモリに無駄を生じることなく、したが
って安価に、かつ小型にできる簡易型時分割交換方式を
提供することを目的とする。
されたもので、メモリに無駄を生じることなく、したが
って安価に、かつ小型にできる簡易型時分割交換方式を
提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明では、Ｍチャネルの受信ハイウェイから所
望のｎ（ｎ＜Ｍ）チャネルのデータを取り出すためのタ
イミング信号を生成するｎ個の受信タイミング生成回路
と、取り出されたｎチャネルのデータを保持するｎ個の
データ保持回路と、これらデータ保持回路に保持された
ｎチャネルのデータをｎチャネルの送信ハイウェイに所
望の順序で送出するためのタイミング信号を生成するｎ
個の送信タイミング生成回路とを有する。
め、この発明では、Ｍチャネルの受信ハイウェイから所
望のｎ（ｎ＜Ｍ）チャネルのデータを取り出すためのタ
イミング信号を生成するｎ個の受信タイミング生成回路
と、取り出されたｎチャネルのデータを保持するｎ個の
データ保持回路と、これらデータ保持回路に保持された
ｎチャネルのデータをｎチャネルの送信ハイウェイに所
望の順序で送出するためのタイミング信号を生成するｎ
個の送信タイミング生成回路とを有する。
【０００６】
【作用】図１は、この発明の原理図を示すものである。
Ｍチャネルの受信ハイウェイ１１は、所望のｎ個のデー
タ保持回路（データバッファ）１２−１〜１２−ｎの入
力端子に並列に接続し、これらのデータバッファ１２−
１〜１２−ｎの出力端子をｎ（ｎ＜Ｍ）チャネルの送信
ハイウェイ１３に並列に接続する。また、データバッフ
ァ１２−１〜１２−ｎには、受信タイミング生成回路１
４−１〜１４−ｎおよび送信タイミング生成回路１５−
１〜１５−ｎを、１つのデータバッファに１つの受信タ
イミング生成回路および１つの送信タイミング生成回路
を対応させて接続する。
Ｍチャネルの受信ハイウェイ１１は、所望のｎ個のデー
タ保持回路（データバッファ）１２−１〜１２−ｎの入
力端子に並列に接続し、これらのデータバッファ１２−
１〜１２−ｎの出力端子をｎ（ｎ＜Ｍ）チャネルの送信
ハイウェイ１３に並列に接続する。また、データバッフ
ァ１２−１〜１２−ｎには、受信タイミング生成回路１
４−１〜１４−ｎおよび送信タイミング生成回路１５−
１〜１５−ｎを、１つのデータバッファに１つの受信タ
イミング生成回路および１つの送信タイミング生成回路
を対応させて接続する。
【０００７】受信タイミング生成回路１４−１〜１４−
ｎおよび送信タイミング生成回路１５−１〜１５−ｎ
は、ＣＰＵ１６により制御し、これにより受信タイミン
グ生成回路１４−１〜１４−ｎから、対応するデータバ
ッファ１２−１〜１２−ｎに、受信ハイウェイ１１の所
望のｎチャネルのデータを取り出すためのタイミング信
号を供給すると共に、送信タイミング生成回路１４−１
〜１４−ｎから、対応するデータバッファ１２−１〜１
２−ｎに、取り出したｎチャネルのデータを所望の順序
で送信ハイウェイ１３に送出するためのタイミング信号
を供給する。
ｎおよび送信タイミング生成回路１５−１〜１５−ｎ
は、ＣＰＵ１６により制御し、これにより受信タイミン
グ生成回路１４−１〜１４−ｎから、対応するデータバ
ッファ１２−１〜１２−ｎに、受信ハイウェイ１１の所
望のｎチャネルのデータを取り出すためのタイミング信
号を供給すると共に、送信タイミング生成回路１４−１
〜１４−ｎから、対応するデータバッファ１２−１〜１
２−ｎに、取り出したｎチャネルのデータを所望の順序
で送信ハイウェイ１３に送出するためのタイミング信号
を供給する。
【０００８】かかる構成において、Ｍチャネルの受信ハ
イウェイ１１の所望のｎチャネルに時分割されたデータ
は、受信タイミング生成回路１４−１〜１４−ｎからの
タイミング信号によって取り出されてデータバッファ１
２−１〜１２−ｎに保持され、その後、送信タイミング
生成回路１４−１〜１４−ｎからのタイミング信号によ
り読み出されて、ｎチャネルの送信ハイウェイ１３に所
望の順序で連続して送出されることになる。
イウェイ１１の所望のｎチャネルに時分割されたデータ
は、受信タイミング生成回路１４−１〜１４−ｎからの
タイミング信号によって取り出されてデータバッファ１
２−１〜１２−ｎに保持され、その後、送信タイミング
生成回路１４−１〜１４−ｎからのタイミング信号によ
り読み出されて、ｎチャネルの送信ハイウェイ１３に所
望の順序で連続して送出されることになる。
【０００９】
【実施例】図２は、この発明の一実施例を示すものであ
る。この実施例は、Ｍ（Ｍ＞３）チャネルの受信ハイウ
ェイ１１の所定の２チャネルに時分割多重化された２個
の端末１７−１および１７−２からのデータを、２チャ
ネルの送信ハイウェイ１３に時分割交換して送出するも
のである。このため、２チャネルの各データを格納する
ための２個のデータバッファ１２−１および１２−２を
設け、これらデータバッファ１２−１，１２−２の入力
端子を受信ハイウェイ１１に並列に接続し、出力端子を
２チャネルの送信ハイウェイ１３に並列に接続する。
る。この実施例は、Ｍ（Ｍ＞３）チャネルの受信ハイウ
ェイ１１の所定の２チャネルに時分割多重化された２個
の端末１７−１および１７−２からのデータを、２チャ
ネルの送信ハイウェイ１３に時分割交換して送出するも
のである。このため、２チャネルの各データを格納する
ための２個のデータバッファ１２−１および１２−２を
設け、これらデータバッファ１２−１，１２−２の入力
端子を受信ハイウェイ１１に並列に接続し、出力端子を
２チャネルの送信ハイウェイ１３に並列に接続する。
【００１０】また、データバッファ１２−１，１２−２
には、受信タイミング生成回路１４−１，１４−２およ
び送信タイミング生成回路１５−１，１５−２をそれぞ
れ接続し、これらをＣＰＵ１６により制御して、受信タ
イミング生成回路１４−１，１４−２から、対応するデ
ータバッファ１２−１，１２−２に、受信ハイウェイ１
１の所望の２チャネルのデータを取り出すためのタイミ
ング信号を供給すると共に、送信タイミング生成回路１
５−１，１５−２から、対応するデータバッファ１２−
１，１２−２に、取り出した２チャネルのデータを所望
の順序で送信ハイウェイ１３に送出するためのタイミン
グ信号を供給する。
には、受信タイミング生成回路１４−１，１４−２およ
び送信タイミング生成回路１５−１，１５−２をそれぞ
れ接続し、これらをＣＰＵ１６により制御して、受信タ
イミング生成回路１４−１，１４−２から、対応するデ
ータバッファ１２−１，１２−２に、受信ハイウェイ１
１の所望の２チャネルのデータを取り出すためのタイミ
ング信号を供給すると共に、送信タイミング生成回路１
５−１，１５−２から、対応するデータバッファ１２−
１，１２−２に、取り出した２チャネルのデータを所望
の順序で送信ハイウェイ１３に送出するためのタイミン
グ信号を供給する。
【００１１】このようにして、データバッファ１２−１
において、受信タイミング生成回路１４−１からのタイ
ミング信号により、受信ハイウェイ１１の所定のチャネ
ル、例えば端末１７−１に対応するチャネルのデータを
格納し、データバッファ１２−２において、受信タイミ
ング生成回路１４−２からのタイミング信号により、受
信ハイウェイ１１の端末１７−２に対応するチャネルの
データを格納する。また、データバッファ１２−１およ
び１２−２にそれぞれ格納されたデータは、送信タイミ
ング生成回路１５−１および１５−２からのタイミング
信号により所望の順序で読み出し、これによりＭチャネ
ルの受信ハイウェイ１１の所望の２チャネルに時分割さ
れたデータを、２チャネルの送信ハイウェイ１３に所望
の順序に時分割交換して連続して送出する。
において、受信タイミング生成回路１４−１からのタイ
ミング信号により、受信ハイウェイ１１の所定のチャネ
ル、例えば端末１７−１に対応するチャネルのデータを
格納し、データバッファ１２−２において、受信タイミ
ング生成回路１４−２からのタイミング信号により、受
信ハイウェイ１１の端末１７−２に対応するチャネルの
データを格納する。また、データバッファ１２−１およ
び１２−２にそれぞれ格納されたデータは、送信タイミ
ング生成回路１５−１および１５−２からのタイミング
信号により所望の順序で読み出し、これによりＭチャネ
ルの受信ハイウェイ１１の所望の２チャネルに時分割さ
れたデータを、２チャネルの送信ハイウェイ１３に所望
の順序に時分割交換して連続して送出する。
【００１２】この実施例によれば、受信ハイウェイ１１
が３チャネル以上あっても、送信ハイウェイ１３が２チ
ャネルであれば、２個のデータバッファ１２−１，１２
−２で済むので、データバッファの無駄がなく、したが
って安価に、かつ小型にできる。また、１チャネルに対
して、それぞれ１つのデータバッファ、受信タイミング
生成回路および送信タイミング生成回路を対応させれば
よいので、送信ハイウェイのチャネル増加にも容易に対
処することができる。
が３チャネル以上あっても、送信ハイウェイ１３が２チ
ャネルであれば、２個のデータバッファ１２−１，１２
−２で済むので、データバッファの無駄がなく、したが
って安価に、かつ小型にできる。また、１チャネルに対
して、それぞれ１つのデータバッファ、受信タイミング
生成回路および送信タイミング生成回路を対応させれば
よいので、送信ハイウェイのチャネル増加にも容易に対
処することができる。
【００１３】
【発明の効果】以上のように、この発明によれば、送信
ハイウェイのチャネル数に対応して、データ保持回路、
受信タイミング生成回路および送信タイミング生成回路
を設けて、受信ハイウェイの所望のチャネルに時分割多
重化されたデータを時分割交換して送出するようにした
ので、データ保持回路に無駄を生じることがない。した
がって、安価に、かつ小型にできると共に、送信ハイウ
ェイのチャネル増加にも容易に対処できる簡易型時分割
交換方式を実現することができる。
ハイウェイのチャネル数に対応して、データ保持回路、
受信タイミング生成回路および送信タイミング生成回路
を設けて、受信ハイウェイの所望のチャネルに時分割多
重化されたデータを時分割交換して送出するようにした
ので、データ保持回路に無駄を生じることがない。した
がって、安価に、かつ小型にできると共に、送信ハイウ
ェイのチャネル増加にも容易に対処できる簡易型時分割
交換方式を実現することができる。
【図１】この発明の原理を示すブロック図である。
【図２】この発明の一実施例を示すブロック図である。
【図３】従来の技術を説明するためのブロック図であ
る。
る。
１１ 受信ハイウェイ １２−１〜１２−ｎ データバッファ（データ保持回
路） １３ 送信ハイウェイ １４−１〜１４−ｎ 受信タイミング生成回路 １５−１〜１５−ｎ 送信タイミング生成回路 １６ ＣＰＵ １７−１，１７−２ 端末
路） １３ 送信ハイウェイ １４−１〜１４−ｎ 受信タイミング生成回路 １５−１〜１５−ｎ 送信タイミング生成回路 １６ ＣＰＵ １７−１，１７−２ 端末
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大野 寛 東京都品川区西五反田２丁目18番２号 株 式会社長谷川電機製作所内
Claims (1)
- 【請求項１】 Ｍチャネルの受信ハイウェイから所望の
ｎ（ｎ＜Ｍ）チャネルのデータを取り出すためのタイミ
ング信号を生成するｎ個の受信タイミング生成回路と、
取り出されたｎチャネルのデータを保持するｎ個のデー
タ保持回路と、これらデータ保持回路に保持されたｎチ
ャネルのデータをｎチャネルの送信ハイウェイに所望の
順序で送出するためのタイミング信号を生成するｎ個の
送信タイミング生成回路とを有することを特徴とする簡
易型時分割交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24496993A JPH07107578A (ja) | 1993-09-30 | 1993-09-30 | 簡易型時分割交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24496993A JPH07107578A (ja) | 1993-09-30 | 1993-09-30 | 簡易型時分割交換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07107578A true JPH07107578A (ja) | 1995-04-21 |
Family
ID=17126651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24496993A Pending JPH07107578A (ja) | 1993-09-30 | 1993-09-30 | 簡易型時分割交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107578A (ja) |
-
1993
- 1993-09-30 JP JP24496993A patent/JPH07107578A/ja active Pending
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